一种智能化多通道宽带干扰信号产生装置

摘要

本发明公开了一种智能化多通道宽带干扰信号产生装置，其采用智能化设计，操作简单；采用多通道设计，减少干扰源模块，降低干扰设备体积、重量，且降低成本；其干扰方式针对性强，针对不同目标产生相应干扰信号，干扰效果达到最佳；此外，还可作为仪器使用，用于实验室信号发生装置。

权利要求

1.一种智能化多通道宽带干扰信号产生装置，其特征在于，包括：FPGA与DSP单元，所述的DSP单元内部设有ARM与DSP；

所述ARM，用于接收上位机发送的发射功率参数，并产生相应的控制指令给所述DSP，以及将装置的工作参数与工作状态反馈给上位机；还用于控制FPGA进行DDS模式、存储模式与混合模式的切换；

所述DSP，用于根据解析控制指令，完成干扰波形的计算，再将相应的干扰波形数据传输至FPGA；

所述FPGA作为协处理器，在存储模式下，存储DSP计算的干扰波形数据；在DDS模式下产生相应的调制方式对干扰波形数据进行调试，并通过其内部的DAC完成数模转换，产生模拟的干扰波形信号。

2.根据权利要求1所述的一种智能化多通道宽带干扰信号产生装置，其特征在于，所述FPGA包括：GPIO端口、接口逻辑模块、时序逻辑模块、控制逻辑模块、双口RAM、多个DAC、以及多个数据并串转换器；

所述GPIO端口一端连接DSP单元，另一端通过接口逻辑模块连接双口RAM；时序逻辑模块、控制逻辑模块与双口RAM依次连接，且控制逻辑模块还与接口逻辑模块连接；所述双口RAM分别与每一数据并串转换器连接，数据并串转换器与DAC一对一连接；

所述接口逻辑模块，实现FPGA与DSP单元通信的接口逻辑；时序逻辑模块，产生逻辑时钟和接口时钟；控制逻辑模块：通过接口逻辑模块接收来自DSP单元的指令并进行相应的逻辑控制。

3.根据权利要求1或2所述的一种智能化多通道宽带干扰信号产生装置，其特征在于，该装置还包括：显示屏与按键，二者均与FPGA内的GPIO端口连接；

所述显示屏，用于显示装置的工作参数、工作状态以及计算出的干扰波形数据；

所述按键，用于人工操作模式下产生按键方案驱动DSP计算干扰波形。

4.根据权利要求1或所述的一种智能化多通道宽带干扰信号产生装置，其特征在于，所述DSP单元内集成有ARM与DSP，以及一系列外围接口；所述一系列外围接口至少包括：与FPGA内的GPIO端口连接的GPIO端口、UART端口、EMIFA端口与UPP端口，与外部存储器连接的EMIFA端口、以及与mDDR连接的EMIFB端口。

5.根据权利要求4或所述的一种智能化多通道宽带干扰信号产生装置，其特征在于，所述外部存储器，包括：NVRAM与Norflash，所述NVRAM用于存储干扰信号数据；所述Norflash用于存储DPS单元程序与FPGA程序。

6.根据权利要求5或所述的一种智能化多通道宽带干扰信号产生装置，其特征在于，所述DPS单元程序包括：ARM程序与DSP程序；

DPS单元内部ROM内有DSP和ARM两部分启动代码，DPS单元上电复位后DSP的BOOTLOADER先运行，通过PRU加载ARM初始化代码，然后DSP通过PSC使能ARM的电源，运行ARM的BOOTLOADER，ARM将DSP置于复位态，并关闭其时钟，ARM读取BOOT设置将用户选择Norflash中的代码搬运到内存中，并将程序入口地址写到PC指针，完成ARM启动，在确保DSP处于复位状态下，ARM将DSP代码的入口地址写入HOSTCFG1寄存器，DSP的入口地址要求1K字节对齐，ARM使能DSP的时钟，使得DSP片上内存能够被访问。

7.根据权利要求1所述的一种智能化多通道宽带干扰信号产生装置，其特征在于，该装置还包括：网口，所述网口包括：依次连接的MAC、PHY、网络变压器；其中，MAC集成在DPS单元内部，PHY为端口物理层，网络变压器实现接口隔离。

8.根据权利要求1所述的一种智能化多通道宽带干扰信号产生装置，其特征在于，该装置内部的时钟方案如下：DAC时钟模块产生的时钟经过时钟分配器产生多路时钟一对一个供给FPGA内部的DAC，并经过DAC分配后返回给FPGA，由FPGA做同步处理后发送回相应的DAC；由有源晶振产生一定频率的时钟，并由FPGA倍频后作为FPGA的系统时钟；

由有源晶振产生一定频率的时钟，并由DSP单元倍频后与分频后供ARM、DSP以及其他外部设备使用；DSP单元内部RTC时钟以及网口内PHY的时钟由不同晶体产生。

说明书

一种智能化多通道宽带干扰信号产生装置

技术领域

[0001] 本发明涉及干扰信号技术领域，尤其涉及一种智能化多通道宽带干扰信号产生装置。

背景技术

[0002] 随着电磁环境日益复杂化，对无线电信号进行干扰的技术也需要不断地升级换代，要求干扰设备的干扰信号要能够更加灵活的针对电磁环境的变化进行相应的调整，干扰信号样式需要随时随地的变化，对无线电干扰信号的产生技术提出了更高的要求。如果每次随着干扰信号的变化都需要人为通过电脑及控制软件进行干扰信号的重新计算和调整，再把产生的干扰信号数据固化到干扰设备内，整个操作时间大大增加，当突发事件发生时很难满足现场及时使用，还随时面临着因为操作人员水平参差不齐而导致的现场干扰效果不佳，本专利利用特殊的技术和算法自动计算并产生干扰信号，实现现场干扰信号智能计算和信号输出，可以节省操作时间，简化了干扰设备的操作。

[0003] 随着无线通信技术的发展，用于无线通信的装置越来越多，给干扰技术带来了很大的困难，常规干扰方式造成设备体积、重量越来越大，造价越来越高，本专利利用特殊的技术和算法实现多个通道宽带干扰信号实时产生，可以节省设备造价，同时可较少设备重量及体积。

[0004] 现有干扰设备主要以白噪声、多音、扫频等干扰方式为主，设备体积庞大、操作复杂、干扰效果不佳；下面简述目前常用的三种干扰方案：

[0005] 1)用模拟电路产生噪声或扫频干扰信号：对常规信号有一定干扰效果，但对带有调制的宽带目标信号干扰效果不加，且无法修改频率或频段，无法在干扰信号上加调制信号，且干扰存在盲目性，难以达到最佳干扰效果。

[0006] 2)用DDS芯片产生干扰信号；每个DDS芯片只可产生一个干扰信号，如需产生多个信号则需要相应数量DDS芯片，对于宽带目标信号，需要DDS芯片数量多，且体积庞大，重量重，需要功率极高，成本极高，但其整体干扰效果不理想。

[0007] 3)用简单FPGA等数字芯片产生多音等方式干扰信号；其干扰信号可以加相关调制，但需要操作平台(笔记本和控制软件)配置相关数据，操作复杂，且通道数量最多为2个，信号带宽较窄。

[0008] 然而，上述方干扰方案操作复杂，设备体积庞大、重量重、造价成本高，并且干扰效果不理想。

发明内容

[0009] 本发明的目的是提供一种智能化多通道宽带干扰信号产生装置，其操作智能化，设备体积小且成本低，并可提高干扰效果。

[0010] 本发明的目的是通过以下技术方案实现的：

[0011] 一种智能化多通道宽带干扰信号产生装置，包括：FPGA与DSP单元，所述的DSP单元内部设有ARM与DSP；

[0012] 所述ARM，用于接收上位机发送的发射功率参数，并产生相应的控制指令给所述DSP，以及将装置的工作参数与工作状态反馈给上位机；还用于控制FPGA进行DDS模式、存储模式与混合模式的切换；

[0013] 所述DSP，用于根据解析控制指令，完成干扰波形的计算，再将相应的干扰波形数据传输至FPGA；

[0014] 所述FPGA作为协处理器，在存储模式下，存储DSP计算的干扰波形数据；在DDS模式下产生相应的调制方式对干扰波形数据进行调试，并通过其内部的DAC完成数模转换，产生模拟的干扰波形信号。

[0015] 由上述本发明提供的技术方案可以看出，1)智能化设计，操作简单；2)多通道设计，减少干扰源模块，降低干扰设备体积、重量，且降低成本；3)干扰方式针对性强，针对不同目标产生相应干扰信号，干扰效果达到最佳；4)可作为仪器使用，用于实验室信号发生装置。

附图说明

[0016] 为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。

[0017] 图1为本发明实施例提供的一种智能化多通道宽带干扰信号产生装置的示意图；

[0018] 图2为本发明实施例提供的FPGA内部双口RAM与DAC传输通路示意图；

[0019] 图3为本发明实施例提供的DAC结构示意图；

[0020] 图4为本发明实施例提供的DSP单元结构示意图；

[0021] 图5为本发明实施例提供的UART芯片结构示意图；

[0022] 图6为本发明实施例提供的DSP单元的时钟拓扑图；

[0023] 图7为本发明实施例提供的装置的时钟方案示意图；

[0024] 图8为本发明实施例提供的电源的详细方案示意图；

[0025] 图9为本发明实施例提供的装置的软件程序框架示意图；

[0026] 图10为本发明实施例提供的装置程序流程图。

具体实施方式

[0027] 下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。

[0028] 本发明实施例提供一种智能化多通道宽带干扰信号产生装置，采用多通道宽带干扰信号产生技术，每个通道独立工作，针对不同目标采用不同干扰信号，通过DSP单元实现干扰信号智能化处理，如图1所示，其主要包括：FPGA与DSP单元，所述的DSP单元内部设有ARM与DSP；

[0029] 所述ARM，用于接收上位机发送的发射功率参数，并产生相应的控制指令给所述DSP，以及将装置的工作参数与工作状态反馈给上位机；还用于控制FPGA进行DDS模式、存储模式与混合模式的切换；

[0030] 所述DSP，用于根据解析控制指令，完成干扰波形的计算，再将相应的干扰波形数据传输至FPGA；

[0031] 所述FPGA作为协处理器，在存储模式下，存储DSP计算的干扰波形数据；在DDS模式下产生相应的调制方式对干扰波形数据进行调试，并通过其内部的DAC完成数模转换，产生模拟的干扰波形信号。

[0032] 该装置还包括：显示屏与按键，二者均与FPGA内的GPIO端口连接；

[0033] 所述显示屏，用于显示装置的工作参数、工作状态以及计算出的干扰波形数据；

[0034] 所述按键，用于人工操作模式下产生按键方案驱动DSP计算干扰波形。

[0035] 该装置还包括：外部存储器NVRAM与Norflash，所述NVRAM用于存储干扰信号数据；所述Norflash用于存储DPS单元程序与FPGA程序。

[0036] 该装置还包括：网口，所述网口包括：依次连接的MAC(媒体访问控制子层协议)、PHY、网络变压器；其中，MAC集成在DPS单元内部，PHY为端口物理层，网络变压器实现接口隔离。

[0037] 为了便于理解，下面针对上述装置做详细的介绍。

[0038] 一、FPGA。

[0039] 所述FPGA主要完成干扰信号的存储、干扰信号的生成、数据并串转换。存储器用来存储波形数据，DAC完成数模转换功能，将数字波形转换成模拟波形，主要用于粘和逻辑，提供外围器件的逻辑接口转换功能。

[0040] 请参见图1，所述FPGA主要包括：GPIO端口(通用目的输入/输出端口)、接口逻辑模块、时序逻辑模块、控制逻辑模块、双口RAM、多个DAC、以及多个数据并串转换器；

[0041] 接口逻辑模块：主要实现FPGA与DSP单元(OMAP-L138)的通信的接口逻辑，如EMIF总线SPI UPP等接口实现；

[0042] 时序逻辑模块：主要产生逻辑时钟和接口时钟；

[0043] 控制逻辑模块：通过接口逻辑模块接收来自DSP单元(OMAP-L138)的指令来控制GPIO DAC复位串口，另外它还控制射频功放的发射功率、读取温度电流衰减等信息发送回DSP单元(OMAP-L138)等。

[0044] 所述GPIO端口一端连接DSP单元，另一端通过接口逻辑模块连接双口RAM；时序逻辑模块、控制逻辑模块与双口RAM依次连接，且控制逻辑模块还与接口逻辑模块连接；所述双口RAM分别与每一数据并串转换器连接，数据并串转换器与DAC一对一连接。

[0045] 示例性的，FPGA在装置中作为协处理器选型主要考虑：

[0046] 1)LVDS(oserdes)速率需要达到1200Mb/s；

[0047] 2)IO(输入输出端口)：假设FPGA内设有4片DAC，则需要156个IO，EMIFA需要44根，UPP总线接口50根，串口12根，IO 50根(EMIFA UPP总线由FPGA IO连接到OMAP-L138，由FPGA内部接口逻辑实现通信)，所以设计中的IO数应不小于312个；

[0048] 3)数据存储方式，请参见图2，其给出了FPGA内部双口RAM与DAC传输通路。如图2所示，如果DAC最大速度是1.2GSPS，带宽为1.2G*14＝16.8GHZ，这也就要求存储器读取数据的速度也要达到16.8G带宽，由FPGA内部的双口RAM来提供，在频率分辨率5K 1.2GSPS时需要存储240K个点，每个点14bit，4片DAC需要14M的存储空间，因而可以选择XC7K410T。

[0049] 本发明实施例中，DAC可以选择AD9736，其结构如图3所示；其具有1200MSPS的采样速率，1路输出，可以产生高达各自奈奎斯特频率的多载波，14位的分辨率，输出电流可以在8.66mA到31.66mA范围内进行编程，1.8V和3.3V电源供电旁路模式下的总功耗为380mW。

[0050] 二、DSP单元。

[0051] 请参见图1，所述DSP单元内集成有ARM与DSP，以及一系列外围接口；所述一系列外围接口至少包括：与FPGA内的GPIO端口连接的GPIO端口，主要用作FPGA的中断产生和接口预留；UART端口，连接到FPGA串口，和一些与DAC相关的指令如存储模式下的数据下载到存储器中；EMIFA端口，DSP程序存储器NORFLASH读写，与FPGA的指令通信；UPP端口，与FPGA的数据传输，数据量较大的数据，这个接口比EMIFA传输数据快；与mDDR连接的EMIFB端口，运行内存接口，数据掉电丢失。

[0052] DSP单元在装置中作为主控单元主要实现显控、信号调制、FPGA的波形数据加载、与上位机通信、射频通信控制、功放通信控制的功能，功能较多由单核来做的话可能会造成系统实时响应较差，所以采用双核处理器来处理，ARM对显示、控制、通信等有优势，DSP对信号调制有优势，OMAP-L138是TI公司推出的一款基于ARM926EJ-S和C674x的ARM+DSP双核处理，两个核主频最高能达到456MHz，C674x在性能上能达到3648MIPS和2746MFLOPS，其有丰富的外围接口如网口、串口、USB2.0、SATA、NANDFlash、Mddr/DDR2控制器、LCD显示、upp、EDMA3、SPI、丰富的IO，能满足我们项目的要求，而且还有一定的可扩展性，方便系统增加其它功能，其结构如图4所示。

[0053] 三、存储器。

[0054] 本发明实施例所述的存储器只要是指：FPGA程序加载用存储器(图1的Norflash)、DSP单元程序加载用存储器(即图1的Norflash)、波形固化存储器(NVRAM)、DSP单元RAM、FPGA RAM。

[0055] 1、FPGA程序加载用存储器。

[0056] 如表1所示，Master Serial、Master SelectMAP、Slave SelectMAP、Slave Serial模式是FPGA专用接口协议，使用环境受限制。Master BPI模式是使用并口FLASH存放Bitstream文件，可以达到最大的配置速率，但是缺点很明显，管脚占用太多。Master SPI模式使用SPI接口的FLASH，占用管脚少，速率较快，但是能达到的最大速度比BPI模式要小。设计中FPGA对程序加载时间要求不高，所以FPGA程序加载采用SPI FLASH方式，7系列产品程序较大所以选择N25Q128A13ESF40F，SOP2-16的封装兼容256Mb深度的FLASH方便扩展。程序代码可能包含两个版本，两个版本分别对应于DDS模式和存储模式所以硬件上有两片SPIFLASH，FPGA程序具体加载哪个程序由ARM控制或逻辑来实现。

[0057]Configuration Mode M[2：0] Bus Width CCLK Direction
Master Serial 000 x1 Output
Master SPI 001 x1，x2，x4 Output
Master BPI 010 x8，x16 Output
Master SelectMAP 100 x8，x16 OutPut
JTAG 101 x1 Not Applicable
Slave SelectMAP 110 x8，x16，x32(1) Input
Slave Serial(2) 111 x1 Input

[0058] 表1 FPGA配置模式

[0059] 2、DSP单元程序加载用存储器。

[0060] 所述DPS单元程序包括：ARM程序与DSP程序；DPS单元内部ROM内有DSP和ARM两部分启动代码，DPS单元上电复位后DSP的BOOTLOADER先运行，通过PRU(可编程实时单元)加载ARM初始化代码，然后DSP通过PSC(电源及睡眠控制器)使能ARM的电源，运行ARM的BOOTLOADER，ARM将DSP置于复位态，并关闭其时钟，ARM读取BOOT设置将用户选择Norflash的代码搬运到内存中，并将程序入口地址写到PC指针，完成ARM启动，在确保DSP处于复位状态下，ARM将DSP代码的入口地址写入HOSTCFG1寄存器，DSP的入口地址要求1K字节对齐，ARM使能DSP的时钟(即PSC0.MDCTL15[NEXT]＝3)，使得DSP片上内存能够被访问。ARM加载DSP代码对于ARM使用带文件系统的操作系统来说DSP可以作为文件系统的一个文件存储，如果使用DSP LINK，其驱动直接解析.out文件进行加载，对于没有文件系统的场景通常将DSP代码转换成二进制文件，存放在FLASH上指定的位置，ARM代码从指定位置按照文件组织格式进行读取加载。ARM释放DSP的复位PSC0.MDCTL15[LRST]＝1，DSP从HOSTCFG1设置的入口地址开始运行，基于以上启动过程DSP和ARM的代码可以放到同一介质中，ARM还可能会用到文件系统和操作系统占用空间较大，OMAP-L138带有ECC，另外为了软件开发速度更快，和开发板选择同一款NANDFLASH K9F1G08U0A-Y,P。

[0061] 3、波形固化存储器。

[0062] 波形固化存储器用来存储固化的波形数据，DAC运行最快为1.2GSPS，14位分辨率，系统需要5k的频率分辨率，如果有4路DAC，则需要的存储空间为4×(1.2G/5K)×16＝15.36Mb空间。设计中选择2片NVRAM CY14B116N。每一片给两片DAC存储波形。

[0063] 4、DSP单元RAM。

[0064] DSP和ARM在运行时，内部RAM较小，DSP核(32KB L1P 32KB L1D 256KBL2)ARM核(16KB指令缓存16KB数据缓存)，所以需要加外部RAM，按手册存储空间映射最大支持256MB空间内存，本发明实施例中可以中选择K4T1G164QF-BCE7作为DSP单元的RAM。

[0065] 四、UART(通用异步收发传输器)端口。

[0066] 信号源通过串口分别控制两路功放、两路射频(图1中每个数模转换器后会接一个射频和一个功放)，需要四个串口，可选择镁信的MAX3232ESE+，其芯片结构可参见图5。

[0067] 五、网口。

[0068] 网口主要由MAC、PHY(端口物理层)、网络变压器组成，其中MAC已经在OMAP-L138集成。

[0069] 1)PHY：PHY可选择LAN8710A，它是一款高性能、小封装、10BASE-T/100BASE-TX的Microchip芯片，它实现了MII/RMII子层、PCS、PMA、PMD、MDI的全部功能。

[0070] 2)网络变压器：可选择YT37-1107S，实现接口隔离。

[0071] 六、时钟。

[0072] 本发明实施例中，根据装置内部各器件的具体选型可以确定时钟需求，表2示例性的给出了时钟需求。

[0073]

[0074]

[0075] 表2系统时钟需求

[0076] DSP单元的时钟拓扑如图6所示，DSP单元需要两个时钟：1、系统参考时钟；2、RTC时钟。具体指标如表3所示，CVDD为1.25V左右。

[0077]

[0078] 表3 DSP单元的时钟输入需求

[0079] DAC选型如果为AD9736，由于DAC AD9736支持最高1.2GSPS速度，它时钟最大是1.2GHz它的时钟输入要求如表4所示

[0080]

[0081] 图4 DAC输入时钟要求

[0082] 所以时钟选择最好能大于等于1.2GHz，时钟模块输出主时钟芯片可以为ADF4350，它的输出频率范围是：137.5MHz到4400MHz，可编程1/2/4/8/16时钟输出，抖动小于0.5ps rms(典型值)。输出功率-4dBm-+5dBm并且为交流耦合输出，它的输出特性如表5所示。

[0083]

[0084] 图5 DAC的输出特性

[0085] 基于上述介绍，整个装置的时钟方案可如图7所示：DAC时钟模块产生的时钟(1.2GHz时钟)经过时钟分配器产生多路时钟(4路1.2GHz)一对一个供给FPGA内部的DAC，并经过DAC分配后返回给FPGA，由FPGA做同步处理后发送回相应的DAC；由有源晶振产生一定频率(20MHz)的时钟，并由FPGA倍频后(倍频到200MHz)作为FPGA的系统时钟；

[0086] 由有源晶振产生一定频率(24MHz)的时钟，并由DSP单元倍频后与分频后(由其内部PLL产生150MHz及其它分频时钟)供ARM、DSP以及FPGA内部的逻辑用；DSP单元内部RTC时钟以及网口内PHY的时钟由不同晶体产生，具体如表2所示，晶体32.768K时钟供RTC用，晶体25M时钟供PHY用。

[0087] 七、电源设计

[0088] 下面结合装置内部各器件的具体选型进行电源设计，装置内部器件功耗与电源需求分别如表6、表7所示。

[0089]

[0090] 表6器件功耗

[0091]序号 电压网络 电压(V) 电流(mA)
1 VCC_1V0 1 6528
2 VCC_1V3 1.3 987.3
3 VCC_1V8 1.8 1211
4 FPGA_2V5 2.5 289
5 VCC_3V3 3.3 530.25
6 VCC_5V0 5 507
7 VCC_3V3_DAC 3.3 100
8 VCC_1V8_DAC 1.8 188
总功耗     15.844w

[0092] 表7系统电源需求

[0093] 根据表7所示电源有8路，装置电源效率按80％算总功耗最大约19805W。电源的详细方案可参见图8。

[0094] 以上主要针对装置的硬件结构进行介绍，为保证硬件能良好工作，需实现硬件的软件功能，下面主要针对软件进行详细的介绍。

[0095] 如图9所示，为装置的软件程序框架。整个软件程序分为DSP单元(即，OMAP-L138)和FPGA两部分，OMAP-L138分为两个核：ARM核是ARM926EJ-S，DSP核是C674x。程序流程如图10所示，左侧部分为产生干扰信号产生过程，右侧主要为系统初始化、自检过程、通信过程、指令执行与信息显示的示意。

[0096] 1、ARM程序主要功能包括：

[0097] 1)具备与主控计算机之间的通信功能，主控计算机可实现预留频率、发射功率参数设置，同时实时监测干扰机的工作状态；

[0098] 2)可通过面板接收键盘控制工作状态及设置参数；

[0099] 3)具备远程代码升级更新功能，ARM、FPGA、DSP的代码都可以通过网口实现远程更新；

[0100] 4)具有模块自检功能(射频、功放电压和电流检测、FLASH、DDR3、串口、SD卡)；

[0101] 5)具有工作参数上报上位机功能；

[0102] 6)具有控制FPGA，进行DDS模式、存储模式、混合模式切换功能；

[0103] 7)射频、功放的控制管理：射频、功放的状态读取和控制

[0104] 8)ARM、DSP的启动引导。

[0105] 2、DSP程序主要功能包括：

[0106] 1)干扰波形(多音、梳状谱、线性调频、白噪声、调制等)计算功能；

[0107] 2)接受ARM命令并解析；

[0108] 3)加载、固化干扰波形、干扰信号控制；

[0109] 4)调制带宽：窄带为5kHz～200kHz；宽带为1MHz～20MHz。

[0110] 3、FPGA程序主要功能包括：

[0111] 1)存储模式：存储PC/DSP计算的波形数据；

[0112] 2)工作模式：接受ARM控制指令，进行DDS模式、存储模式、混合模式切换；

[0113] 3)4路DAC的控制

[0114] 4)SPI FLASH的读写

[0115] 5)串口的逻辑转换

[0116] 6)具有工作参数上报给ARM的功能；

[0117] 7)DDS模式：产生FM、CW、AM、ASK、2FSK、4FSK、8PSK、BPSK、QPSK、16QAM、64QAM调制方式；

[0118] 8)载频数量：8个/通道；

[0119] 9)保证输出频率准确度：宽带信号，≤带宽*5％；单音信号，≤fo×10-6Hz；

[0120] 10)频谱分辨率：≤100Hz(DDS模式)；≤5KHz(存储模式)。

[0121] 本发明实施例上述方案主要优点如下：

[0122] 1)智能化设计，操作简单；只需要一根网线连接到PC，在PC上通过一个APP就可以控制设备的全部操作。

[0123] 2)多通道设计，减少干扰源模块，降低干扰设备体积、重量，且降低成本。

[0124] 设计上采用4个TX通道相较前一代产品通道数是原来的二倍，而控制电路面积比原来设备还小，成本降低50％。

[0125] 3)干扰方式针对性强，针对不同目标产生相应干扰信号，干扰效果达到最佳；下面示例性的给出对于不同频段下的干扰方式：

[0126]

[0127]

[0128] 4)可作为仪器使用，用于实验室信号发生装置。

[0129] 支持FM、CW、AM、ASK、2FSK、4FSK、8PSK、BPSK、QPSK、16QAM调制方式，调制带宽：窄带：5kHz～200kHz；宽带：1MHz～25MHz，载频数量：至少4个，带内任意单音、多音或梳状波形；带内任意扫频、宽带噪声等用户定义的其他随机波形。

[0130] 以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。