本发明公开了一种存储器，存储单元采用三个栅极结构和两个源漏区的结构，阵列结构中同一行中包括两根控制线和一根字线，分别连接存储单元对应的控制栅和选择栅，同一列中存储单元串联在一起，同一列的存储单元和两根位线连接，奇数行的各存储单元的第一源漏区和偶数行的各存储单元的第二源漏区都连接到第一位线，奇数行的各存储单元的第二源漏区和偶数行的各存储单元的第一源漏区都连接到第二位线，本发明的存储器的存储单元结构和阵列结构能实现推理操作，且推理操作的输入信号采用各行的所述字线的输入电流以及输出信号采用各列对应的位线的输出电压。本发明还公开了存储器的操作方法。本发明能实现存算一体操作。
1.一种存储器，其特征在于：包括多个存储单元，各所述存储单元包括三个栅极结构和两个源漏区，所述栅极结构分别为第一栅极结构、第二栅极结构、第三栅极结构，所述源漏区分别为第一源漏区和第二源漏区；
所述第一栅极结构由形成于半导体衬底表面的第一栅介质层、浮栅、第二栅介质层和多晶硅控制栅叠加而成；
所述第二栅极结构由形成于半导体衬底表面的第三栅介质层和多晶硅栅组成；
所述第三栅极结构由形成于半导体衬底表面的第一栅介质层、浮栅、第二栅介质层和多晶硅控制栅叠加而成；
由位于所述第一源漏区和所述第二源漏区之间的所述半导体衬底组成沟道区；
所述第一栅极结构、所述第二栅极结构和所述第三栅极结构排列在所述第一源漏区和所述第二源漏区之间的所述沟道区表面上，由所述第一栅极结构、所述第二栅极结构和所述第三栅极结构共同控制所述沟道区表面的沟道的形成；
所述第一栅极结构的多晶硅控制栅作为所述存储单元的第一控制栅；所述第二栅极结构的多晶硅栅作为所述存储单元的选择栅；所述第三栅极结构的多晶硅控制栅作为所述存储单元的第二控制栅；
所述存储单元包括两个存储位，所述第一栅极结构的浮栅为第一存储位，所述第三栅极结构的浮栅为第二存储位；
各所述存储单元进行行列排列组成阵列结构，所述阵列结构为：
同一行中包括两根控制线和一根字线，各所述存储单元的第一控制栅都连接到对应的第一控制线，选择栅都连接到对应的所述字线，第二控制栅都连接到对应的第二控制线；
同一列中的各所述存储单元串联在一起且串联结构为：除第一行和行数值最大的最后一行外，各行所述存储单元的第一源漏区连接前一个相邻的行的所述存储单元的第二源漏区，各行所述存储单元的第二源漏区连接后一个相邻的行的所述存储单元的第一源漏区；
同一列的所述存储单元和两根位线连接，奇数行的各所述存储单元的第一源漏区和偶数行的各所述存储单元的第二源漏区都连接到第一位线，奇数行的各所述存储单元的第二源漏区和偶数行的各所述存储单元的第一源漏区都连接到第二位线；
所述存储器的操作包括推理操作，所述推理操作的输入信号采用各行的所述字线的输入电流，所述存储器的推理操作的输出信号采用各列对应的位线的输出电压。
2.如权利要求1所述的存储器，其特征在于：在所述存储器的推理操作中，同一列的第一种工作状态为：和所述第一位线相连的源漏区对应的存储位为被选择存储位，和所述第二位线相连的源漏区对应的存储位为未被选择存储位，各所述被选择存储位对应的所述控制线接0V电压，各所述未被选择存储位对应的所述控制线接第一正电压，所述第一正电压的大小满足使所述未被选择存储位底部的所述沟道区表面反型形成沟道，所述第一位线接0V电压，各所述字线都接所述输入电流作为所述输入信号，从所述第二位线形成所述输出信号。
3.如权利要求2所述的存储器，其特征在于：在所述存储器的推理操作中，同一列的第二种工作状态为：和所述第二位线相连的源漏区对应的存储位为被选择存储位，和所述第一位线相连的源漏区对应的存储位为未被选择存储位，各所述被选择存储位对应的所述控制线接0V电压，各所述未被选择存储位对应的所述控制线接第一正电压，所述第一正电压的大小满足使所述未被选择存储位底部的所述沟道区表面反型形成沟道，所述第二位线接0V电压，各所述字线都接所述输入电流作为所述输入信号，从所述第一位线形成所述输出信号。
4.如权利要求3所述的存储器，其特征在于：所述存储器的操作还包括学习操作，所述学习操作包括增重操作，所述增重操作中，同一列的工作状态为：各所述字线都接第二正电压；
各所述控制线都接第一负电压；所述第二正电压大于所述第一正电压，所述第二正电压和所述第一负电压的差的大小满足实现对各所述存储位的擦除；
5.如权利要求4所述的存储器，其特征在于：所述学习操作包括减重操作，所述减重操作中，同一列的第一种工作状态为：和所述第一位线相连的源漏区对应的存储位为被选择存储位，和所述第二位线相连的源漏区对应的存储位为未被选择存储位，各所述被选择存储位对应的所述控制线接第三正电压；
各所述未被选择存储位对应的所述控制线接第一正电压；
所述第四正电压满足使所述第二栅极结构底部的所述沟道区表面反型形成沟道，所述第三正电压、所述第五正电压和所述写入电流满足实现对所述被选择存储位进行源端热电子注入编程。
6.如权利要求5所述的存储器，其特征在于：所述学习操作包括减重操作，所述减重操作中，同一列的第二种工作状态为：和所述第二位线相连的源漏区对应的存储位为被选择存储位，和所述第一位线相连的源漏区对应的存储位为未被选择存储位，各所述被选择存储位对应的所述控制线接第三正电压；
各所述未被选择存储位对应的所述控制线接第一正电压；
7.如权利要求2所述的存储器，其特征在于：在所述存储器的推理操作中的同一列的第一种工作状态中，所述输出信号由从所述第二位线的输出电流确定，所述第二位线的输出电流为各所述字线的所述输入电流乘以对应的系数相加得到的累加值，各所述字线的所述输入电流乘以的系数由对应的所述存储位的编程深度确定。
8.如权利要求3所述的存储器，其特征在于：在所述存储器的推理操作中的同一列的第二种工作状态中，所述输出信号由从所述第一位线的输出电流确定，所述第一位线的输出电流为各所述字线的所述输入电流乘以对应的系数相加得到的累加值，各所述字线的所述输入电流乘以的系数由对应的所述存储位的编程深度确定。
9.一种存储器的操作方法，其特征在于：存储器包括多个存储单元，各所述存储单元包括三个栅极结构和两个源漏区，所述栅极结构分别为第一栅极结构、第二栅极结构、第三栅极结构，所述源漏区分别为第一源漏区和第二源漏区；
所述第一栅极结构由形成于半导体衬底表面的第一栅介质层、浮栅、第二栅介质层和多晶硅控制栅叠加而成；
所述第二栅极结构由形成于半导体衬底表面的第三栅介质层和多晶硅栅组成；
所述第三栅极结构由形成于半导体衬底表面的第一栅介质层、浮栅、第二栅介质层和多晶硅控制栅叠加而成；
由位于所述第一源漏区和所述第二源漏区之间的所述半导体衬底组成沟道区；
所述第一栅极结构、所述第二栅极结构和所述第三栅极结构排列在所述第一源漏区和所述第二源漏区之间的所述沟道区表面上，由所述第一栅极结构、所述第二栅极结构和所述第三栅极结构共同控制所述沟道区表面的沟道的形成；
所述第一栅极结构的多晶硅控制栅作为所述存储单元的第一控制栅；所述第二栅极结构的多晶硅栅作为所述存储单元的选择栅；所述第三栅极结构的多晶硅控制栅作为所述存储单元的第二控制栅；
所述存储单元包括两个存储位，所述第一栅极结构的浮栅为第一存储位，所述第三栅极结构的浮栅为第二存储位；
各所述存储单元进行行列排列组成阵列结构，所述阵列结构为：
同一行中包括两根控制线和一根字线，各所述存储单元的第一控制栅都连接到对应的第一控制线，选择栅都连接到对应的所述字线，第二控制栅都连接到对应的第二控制线；
同一列中的各所述存储单元串联在一起且串联结构为：除第一行和行数值最大的最后一行外，各行所述存储单元的第一源漏区连接前一个相邻的行的所述存储单元的第二源漏区，各行所述存储单元的第二源漏区连接后一个相邻的行的所述存储单元的第一源漏区；
同一列的所述存储单元和两根位线连接，奇数行的各所述存储单元的第一源漏区和偶数行的各所述存储单元的第二源漏区都连接到第一位线，奇数行的各所述存储单元的第二源漏区和偶数行的各所述存储单元的第一源漏区都连接到第二位线；
所述存储器的操作方法包括推理操作，所述推理操作的输入信号采用各行的所述字线的输入电流，所述存储器的推理操作的输出信号采用各列对应的位线的输出电压。
10.如权利要求9所述的存储器的操作方法，其特征在于：在所述存储器的推理操作中，同一列的第一种工作状态为：和所述第一位线相连的源漏区对应的存储位为被选择存储位，和所述第二位线相连的源漏区对应的存储位为未被选择存储位，各所述被选择存储位对应的所述控制线接0V电压，各所述未被选择存储位对应的所述控制线接第一正电压，所述第一正电压的大小满足使所述未被选择存储位底部的所述沟道区表面反型形成沟道，所述第一位线接0V电压，各所述字线都接所述输入电流作为所述输入信号，从所述第二位线形成所述输出信号。
11.如权利要求10所述的存储器的操作方法，其特征在于：在所述存储器的推理操作中，同一列的第二种工作状态为：和所述第二位线相连的源漏区对应的存储位为被选择存储位，和所述第一位线相连的源漏区对应的存储位为未被选择存储位，各所述被选择存储位对应的所述控制线接0V电压，各所述未被选择存储位对应的所述控制线接第一正电压，所述第一正电压的大小满足使所述未被选择存储位底部的所述沟道区表面反型形成沟道，所述第二位线接0V电压，各所述字线都接所述输入电流作为所述输入信号，从所述第一位线形成所述输出信号。
12.如权利要求11所述的存储器的操作方法，其特征在于：所述存储器的操作方法还包括学习操作，所述学习操作包括增重操作，所述增重操作中，同一列的工作状态为：各所述字线都接第二正电压；
各所述控制线都接第一负电压；所述第二正电压大于所述第一正电压，所述第二正电压和所述第一负电压的差的大小满足实现对各所述存储位的擦除；
13.如权利要求12所述的存储器的操作方法，其特征在于：所述学习操作包括减重操作，所述减重操作中，同一列的第一种工作状态为：和所述第一位线相连的源漏区对应的存储位为被选择存储位，和所述第二位线相连的源漏区对应的存储位为未被选择存储位，各所述被选择存储位对应的所述控制线接第三正电压；
各所述未被选择存储位对应的所述控制线接第一正电压；
所述第四正电压满足使所述第二栅极结构底部的所述沟道区表面反型形成沟道，所述第三正电压、所述第五正电压和所述写入电流满足实现对所述被选择存储位进行源端热电子注入编程；
所述学习操作包括减重操作，所述减重操作中，同一列的第二种工作状态为：和所述第二位线相连的源漏区对应的存储位为被选择存储位，和所述第一位线相连的源漏区对应的存储位为未被选择存储位，各所述被选择存储位对应的所述控制线接第三正电压；
各所述未被选择存储位对应的所述控制线接第一正电压；
14.如权利要求10所述的存储器的操作方法，其特征在于：在所述存储器的推理操作中的同一列的第一种工作状态中，所述输出信号由从所述第二位线的输出电流确定，所述第二位线的输出电流为各所述字线的所述输入电流乘以对应的系数相加得到的累加值，各所述字线的所述输入电流乘以的系数由对应的所述存储位的编程深度确定。
15.如权利要求11所述的存储器的操作方法，其特征在于：在所述存储器的推理操作中的同一列的第二种工作状态中，所述输出信号由从所述第一位线的输出电流确定，所述第一位线的输出电流为各所述字线的所述输入电流乘以对应的系数相加得到的累加值，各所述字线的所述输入电流乘以的系数由对应的所述存储位的编程深度确定。
存储器及其操作方法
技术领域
[0001] 本发明涉及半导体集成电路领域，特别是涉及一种存储器。本发明还涉及一种存储器的操作方法。
背景技术
[0002] 如图1所示，是现有存储器的存储单元(Cell)的结构图；各存储单元1包括：第一栅极结构104、第二栅极结构105、第三栅极结构106、第一源漏区102和第二源漏区103。
[0003] 所述第一栅极结构104由形成于半导体衬底101表面的第一栅介质层107、浮栅(Floating Gate，FG)108、第二栅介质层109和多晶硅控制栅110叠加而成。第一源漏区102和第二源漏区103通常为N+掺杂，半导体衬底101为P型掺杂的硅衬底。
[0004] 所述第二栅极结构105由形成于半导体衬底101表面的第三栅介质层111和多晶硅栅112组成。
[0005] 所述第三栅极结构106由形成于半导体衬底101表面的第一栅介质层107、浮栅108、第二栅介质层109和多晶硅控制栅110叠加而成。
[0006] 由位于所述第一源漏区102和所述第二源漏区103之间的所述半导体衬底101组成沟道区。
[0007] 所述第一栅极结构104、所述第二栅极结构105和所述第三栅极结构106排列在所述第一源漏区102和所述第二源漏区103之间的所述沟道区表面上，由所述第一栅极结构104、所述第二栅极结构105和所述第三栅极结构106共同控制所述沟道区表面的沟道的形成。
[0008] 所述第一栅极结构104的多晶硅控制栅110作为所述存储单元1的第一控制栅CCG0；所述第二栅极结构105的多晶硅栅112作为所述存储单元1的选择栅((select gate))CWL；所述第三栅极结构106的多晶硅控制栅110作为所述存储单元1的第二控制栅CCG1。
[0009] 所述第一栅极结构104的浮栅108为第一存储位，所述第三栅极结构106的浮栅108为第二存储位。
[0010] 第一源漏区102连接到源极S，第二源漏区103连接到漏极D。
[0011] 现有存储器中，对存储位的编程通常都是采用源端热电子注入(SSI)，以对第二存储位进行编程为了说明如下：
[0012] 编程的电压为：
[0013] 选择栅CWL为1.4V，这会使第二栅极结构105底部的沟道形成；
[0014] 第一控制栅CCG0为5V，这会使第一栅极结构104底部的沟道形成；
[0015] 源极S提供一编程电流，大小如2μA；
[0016] 漏极D加5.5V电压，第三控制栅CCG1加8V电压，漏极D和第三控制栅CCG1的电压会使所述第三栅极结构106底部产生较大耗尽区，电子通过沟道从源极S一侧流入到所述第三栅极结构106底部的耗尽区后会注入到所述第三栅极结构106的浮栅108中，实现编程，这种编程的电子注入方式即为源端热电子注入(SSI)，采用较小的编程电流即可实现。现有存储器无法实现单存储位操作，从而无法实现存算一体化。
发明内容
[0017] 本发明所要解决的技术问题是提供一种存储器，能实现存算一体操作。为此，本发明还提供一种存储器的操作方法。
[0018] 为此，本发明提供一种存储器包括多个存储单元，各所述存储单元包括三个栅极结构和两个源漏区，所述栅极结构分别为第一栅极结构、第二栅极结构、第三栅极结构，所述源漏区分别为第一源漏区和第二源漏区。
[0019] 所述第一栅极结构由形成于半导体衬底表面的第一栅介质层、浮栅、第二栅介质层和多晶硅控制栅叠加而成。
[0020] 所述第二栅极结构由形成于半导体衬底表面的第三栅介质层和多晶硅栅组成。
[0021] 所述第三栅极结构由形成于半导体衬底表面的第一栅介质层、浮栅、第二栅介质层和多晶硅控制栅叠加而成。
[0022] 由位于所述第一源漏区和所述第二源漏区之间的所述半导体衬底组成沟道区。
[0023] 所述第一栅极结构、所述第二栅极结构和所述第三栅极结构排列在所述第一源漏区和所述第二源漏区之间的所述沟道区表面上，由所述第一栅极结构、所述第二栅极结构和所述第三栅极结构共同控制所述沟道区表面的沟道的形成。
[0024] 所述第一栅极结构的多晶硅控制栅作为所述存储单元的第一控制栅；所述第二栅极结构的多晶硅栅作为所述存储单元的选择栅；所述第三栅极结构的多晶硅控制栅作为所述存储单元的第二控制栅。
[0025] 所述存储单元包括两个存储位，所述第一栅极结构的浮栅为第一存储位，所述第三栅极结构的浮栅为第二存储位。
[0026] 各所述存储单元进行行列排列组成阵列结构，所述阵列结构为：
[0027] 同一行中包括两根控制线和一根字线，各所述存储单元的第一控制栅都连接到对应的第一控制线，选择栅都连接到对应的所述字线，第二控制栅都连接到对应的第二控制线。
[0028] 同一列中的各所述存储单元串联在一起且串联结构为：除第一行和行数值最大的最后一行外，各行所述存储单元的第一源漏区连接前一个相邻的行的所述存储单元的第二源漏区，各行所述存储单元的第二源漏区连接后一个相邻的行的所述存储单元的第一源漏区。
[0029] 同一列的所述存储单元和两根位线连接，奇数行的各所述存储单元的第一源漏区和偶数行的各所述存储单元的第二源漏区都连接到第一位线，奇数行的各所述存储单元的第二源漏区和偶数行的各所述存储单元的第一源漏区都连接到第二位线。
[0030] 所述存储器的操作包括推理(Inference)操作，所述推理操作的输入信号采用各行的所述字线的输入电流，所述存储器的推理操作的输出信号采用各列对应的位线的输出电压。
[0031] 进一步的改进是，在所述存储器的推理操作中，同一列的第一种工作状态为：
[0032] 和所述第一位线相连的源漏区对应的存储位为被选择存储位，和所述第二位线相连的源漏区对应的存储位为未选择存储位，各所述被选择存储位对应的所述控制线接0V电压，各所述未被选择存储位对应的所述控制线接第一正电压，所述第一正电压的大小满足使所述未被选择存储位底部的所述沟道区表面反型形成沟道，所述第一位线接0V电压，各所述字线都接所述输入电流作为所述输入信号，从所述第二位线形成所述输出信号。
[0033] 进一步的改进是，在所述存储器的推理操作中，同一列的第二种工作状态为：
[0034] 和所述第二位线相连的源漏区对应的存储位为被选择存储位，和所述第一位线相连的源漏区对应的存储位为未选择存储位，各所述被选择存储位对应的所述控制线接0V电压，各所述未被选择存储位对应的所述控制线接第一正电压，所述第一正电压的大小满足使所述未被选择存储位底部的所述沟道区表面反型形成沟道，所述第二位线接0V电压，各所述字线都接所述输入电流作为所述输入信号，从所述第一位线形成所述输出信号。
[0035] 进一步的改进是，所述存储器的操作还包括学习(Learning)操作，所述学习操作包括增重(Weight up)操作，所述增重操作中，同一列的工作状态为：
[0036] 各所述字线都接第二正电压。
[0037] 各所述控制线都接第一负电压；所述第二正电压大于所述第一正电压，所述第二正电压和所述第一负电压的差的大小满足实现对各所述存储位的擦除。
[0038] 各所述位线都接0V电压。
[0039] 进一步的改进是，所述学习操作包括减重(Weight down)操作，所述减重操作中，同一列的第一种工作状态为：
[0040] 和所述第一位线相连的源漏区对应的存储位为被选择存储位，和所述第二位线相连的源漏区对应的存储位为未选择存储位，各所述被选择存储位对应的所述控制线接第三正电压。
[0041] 各所述未被选择存储位对应的所述控制线接第一正电压。
[0042] 各所述字线都接第四正电压。
[0043] 所述第一位线接第五正电压。
[0044] 所述第二位线接写入电流。
[0045] 所述第四正电压满足使所述第二栅极结构底部的所述沟道区表面反型形成沟道，所述第三正电压、所述第五正电压和所述写入电流满足实现对所述被选择存储位进行源端热电子注入编程。
[0046] 进一步的改进是，所述学习操作包括减重操作，所述减重操作中，同一列的第二种工作状态为：
[0047] 和所述第二位线相连的源漏区对应的存储位为被选择存储位，和所述第一位线相连的源漏区对应的存储位为未选择存储位，各所述被选择存储位对应的所述控制线接第三正电压。
[0048] 各所述未被选择存储位对应的所述控制线接第一正电压。
[0049] 各所述字线都接第四正电压。
[0050] 所述第一位线接写入电流。
[0051] 所述第二位线接第五正电压。
[0052] 进一步的改进是，在所述存储器的推理操作中的同一列的第一种工作状态中，所述输出信号由从所述第二位线的输出电流确定，所述第二位线的输出电流为各所述字线的所述输入电流乘以对应的系数相加得到的累加值，各所述字线的所述输入电流乘以的系数由对应的所述存储位的编程深度确定。
[0053] 进一步的改进是，在所述存储器的推理操作中的同一列的第二种工作状态中，所述输出信号由从所述第一位线的输出电流确定，所述第一位线的输出电流为各所述字线的所述输入电流乘以对应的系数相加得到的累加值，各所述字线的所述输入电流乘以的系数由对应的所述存储位的编程深度确定。
[0054] 为解决上述技术问题，本发明提供的存储器的操作方法中存储器包括多个存储单元，各所述存储单元包括三个栅极结构和两个源漏区，所述栅极结构分别为第一栅极结构、第二栅极结构、第三栅极结构，所述源漏区分别为第一源漏区和第二源漏区。
[0055] 所述第一栅极结构由形成于半导体衬底表面的第一栅介质层、浮栅、第二栅介质层和多晶硅控制栅叠加而成。
[0056] 所述第二栅极结构由形成于半导体衬底表面的第三栅介质层和多晶硅栅组成。
[0057] 所述第三栅极结构由形成于半导体衬底表面的第一栅介质层、浮栅、第二栅介质层和多晶硅控制栅叠加而成。
[0058] 由位于所述第一源漏区和所述第二源漏区之间的所述半导体衬底组成沟道区。
[0059] 所述第一栅极结构、所述第二栅极结构和所述第三栅极结构排列在所述第一源漏区和所述第二源漏区之间的所述沟道区表面上，由所述第一栅极结构、所述第二栅极结构和所述第三栅极结构共同控制所述沟道区表面的沟道的形成。
[0060] 所述第一栅极结构的多晶硅控制栅作为所述存储单元的第一控制栅；所述第二栅极结构的多晶硅栅作为所述存储单元的选择栅；所述第三栅极结构的多晶硅控制栅作为所述存储单元的第二控制栅。
[0061] 所述存储单元包括两个存储位，所述第一栅极结构的浮栅为第一存储位，所述第三栅极结构的浮栅为第二存储位。
[0062] 各所述存储单元进行行列排列组成阵列结构，所述阵列结构为：
[0063] 同一行中包括两根控制线和一根字线，各所述存储单元的第一控制栅都连接到对应的第一控制线，选择栅都连接到对应的所述字线，第二控制栅都连接到对应的第二控制线。
[0064] 同一列中的各所述存储单元串联在一起且串联结构为：除第一行和行数值最大的最后一行外，各行所述存储单元的第一源漏区连接前一个相邻的行的所述存储单元的第二源漏区，各行所述存储单元的第二源漏区连接后一个相邻的行的所述存储单元的第一源漏区。
[0065] 同一列的所述存储单元和两根位线连接，奇数行的各所述存储单元的第一源漏区和偶数行的各所述存储单元的第二源漏区都连接到第一位线，奇数行的各所述存储单元的第二源漏区和偶数行的各所述存储单元的第一源漏区都连接到第二位线。
[0066] 所述存储器的操作方法包括推理操作，所述推理操作的输入信号采用各行的所述字线的输入电流，所述存储器的推理操作的输出信号采用各列对应的位线的输出电压。
[0067] 进一步的改进是，在所述存储器的推理操作中，同一列的第一种工作状态为：
[0068] 和所述第一位线相连的源漏区对应的存储位为被选择存储位，和所述第二位线相连的源漏区对应的存储位为未选择存储位，各所述被选择存储位对应的所述控制线接0V电压，各所述未被选择存储位对应的所述控制线接第一正电压，所述第一正电压的大小满足使所述未被选择存储位底部的所述沟道区表面反型形成沟道，所述第一位线接0V电压，各所述字线都接所述输入电流作为所述输入信号，从所述第二位线形成所述输出信号。
[0069] 进一步的改进是，在所述存储器的推理操作中，同一列的第二种工作状态为：
[0070] 和所述第二位线相连的源漏区对应的存储位为被选择存储位，和所述第一位线相连的源漏区对应的存储位为未选择存储位，各所述被选择存储位对应的所述控制线接0V电压，各所述未被选择存储位对应的所述控制线接第一正电压，所述第一正电压的大小满足使所述未被选择存储位底部的所述沟道区表面反型形成沟道，所述第二位线接0V电压，各所述字线都接所述输入电流作为所述输入信号，从所述第一位线形成所述输出信号。
[0071] 进一步的改进是，所述存储器的操作方法还包括学习操作，所述学习操作包括增重操作，所述增重操作中，同一列的工作状态为：
[0072] 各所述字线都接第二正电压。
[0073] 各所述控制线都接第一负电压；所述第二正电压大于所述第一正电压，所述第二正电压和所述第一负电压的差的大小满足实现对各所述存储位的擦除。
[0074] 各所述位线都接0V电压。
[0075] 进一步的改进是，所述学习操作包括减重操作，所述减重操作中，同一列的第一种工作状态为：
[0076] 和所述第一位线相连的源漏区对应的存储位为被选择存储位，和所述第二位线相连的源漏区对应的存储位为未选择存储位，各所述被选择存储位对应的所述控制线接第三正电压。
[0077] 各所述未被选择存储位对应的所述控制线接第一正电压。
[0078] 各所述字线都接第四正电压。
[0079] 所述第一位线接第五正电压。
[0080] 所述第二位线接写入电流。
[0081] 所述第四正电压满足使所述第二栅极结构底部的所述沟道区表面反型形成沟道，所述第三正电压、所述第五正电压和所述写入电流满足实现对所述被选择存储位进行源端热电子注入编程。
[0082] 所述学习操作包括减重操作，所述减重操作中，同一列的第二种工作状态为：
[0083] 和所述第二位线相连的源漏区对应的存储位为被选择存储位，和所述第一位线相连的源漏区对应的存储位为未选择存储位，各所述被选择存储位对应的所述控制线接第三正电压。
[0084] 各所述未被选择存储位对应的所述控制线接第一正电压。
[0085] 各所述字线都接第四正电压。
[0086] 所述第一位线接写入电流。
[0087] 所述第二位线接第五正电压。
[0088] 进一步的改进是，在所述存储器的推理操作中的同一列的第一种工作状态中，所述输出信号由从所述第二位线的输出电流确定，所述第二位线的输出电流为各所述字线的所述输入电流乘以对应的系数相加得到的累加值，各所述字线的所述输入电流乘以的系数由对应的所述存储位的编程深度确定。
[0089] 进一步的改进是，在所述存储器的推理操作中的同一列的第二种工作状态中，所述输出信号由从所述第一位线的输出电流确定，所述第一位线的输出电流为各所述字线的所述输入电流乘以对应的系数相加得到的累加值，各所述字线的所述输入电流乘以的系数由对应的所述存储位的编程深度确定。
[0090] 本发明存储器的存储单元采用三个栅极结构和两个源漏区的结构，阵列结构中同一行中包括两根控制线和一根字线，分别连接存储单元对应的控制栅和选择栅，同一列中存储单元串联在一起，同一列的存储单元和两根位线连接，奇数行的各存储单元的第一源漏区和偶数行的各存储单元的第二源漏区都连接到第一位线，奇数行的各存储单元的第二源漏区和偶数行的各存储单元的第一源漏区都连接到第二位线，本发明的存储器的存储单元结构和阵列结构能实现推理操作，且推理操作的输入信号采用各行的所述字线的输入电流以及输出信号采用各列对应的位线的输出电压，所以本发明能实现存算一体操作。
[0091] 本发明还能实现存算一体操作中对应的学习操作，包括增重操作和减重操作。
附图说明
[0092] 下面结合附图和具体实施方式对本发明作进一步详细的说明：
[0093] 图1是现有存储器的存储单元的结构图；
[0094] 图2是本发明实施例存储器的阵列结构图。
具体实施方式
[0095] 本发明实施例存储器：
[0096] 本发明实施例存储器的存储单元1的结构图也请参考图1所述，图2是本发明实施例存储器的阵列结构图，本发明实施例存储器包括多个存储单元1，各所述存储单元1包括三个栅极结构和两个源漏区，所述栅极结构分别为第一栅极结构104、第二栅极结构105、第三栅极结构106，所述源漏区分别为第一源漏区102和第二源漏区103。
[0097] 所述第一栅极结构104由形成于半导体衬底101表面的第一栅介质层107、浮栅108、第二栅介质层109和多晶硅控制栅110叠加而成。
[0098] 所述第二栅极结构105由形成于半导体衬底101表面的第三栅介质层111和多晶硅栅112组成。
[0099] 所述第三栅极结构106由形成于半导体衬底101表面的第一栅介质层107、浮栅108、第二栅介质层109和多晶硅控制栅110叠加而成。
[0100] 本发明实施例中，所述半导体衬底101为硅衬底，所述第一栅介质层107、所述第二栅介质层109和所述第三栅介质层111的材料都为氧化层。
[0101] 由位于所述第一源漏区102和所述第二源漏区103之间的所述半导体衬底101组成沟道区。
[0102] 所述第一栅极结构104、所述第二栅极结构105和所述第三栅极结构106排列在所述第一源漏区102和所述第二源漏区103之间的所述沟道区表面上，由所述第一栅极结构104、所述第二栅极结构105和所述第三栅极结构106共同控制所述沟道区表面的沟道的形成。
[0103] 所述第一栅极结构104的多晶硅控制栅110作为所述存储单元1的第一控制栅CCG0；所述第二栅极结构105的多晶硅栅112作为所述存储单元1的选择栅CWL；所述第三栅极结构106的多晶硅控制栅110作为所述存储单元1的第二控制栅CCG1。
[0104] 所述存储单元1包括两个存储位，所述第一栅极结构104的浮栅108为第一存储位，所述第三栅极结构106的浮栅108为第二存储位。
[0105] 各所述存储单元1进行行列排列组成阵列结构，所述阵列结构为：
[0106] 同一行中包括两根控制线和一根字线，各所述存储单元1的第一控制栅CCG0都连接到对应的第一控制线，选择栅CWL都连接到对应的所述字线，第二控制栅CCG1都连接到对应的第二控制线。
[0107] 同一列中的各所述存储单元1串联在一起且串联结构为：除第一行和行数值最大的最后一行外，各行所述存储单元1的第一源漏区102连接前一个相邻的行的所述存储单元1的第二源漏区103，各行所述存储单元1的第二源漏区103连接后一个相邻的行的所述存储单元1的第一源漏区102。
[0108] 同一列的所述存储单元1和两根位线连接，奇数行的各所述存储单元1的第一源漏区102和偶数行的各所述存储单元1的第二源漏区103都连接到第一位线，奇数行的各所述存储单元1的第二源漏区103和偶数行的各所述存储单元1的第一源漏区102都连接到第二位线。
[0109] 图2中，各行的所述字线分别用WL加行编号表示，如WL0、WL1、WL2等。
[0110] 各行的所述第一控制线分别用CG加行编号加0表示，如CG00、CG10、CG20等。
[0111] 各行的所述第二控制线分别用CG加行编号加1表示，如CG01、CG11、CG21等。
[0112] 各列的所述第一位线分别用BL加列编号加0表示，如BL00、BL10等。
[0113] 各列的所述第二位线分别用BL加列编号加1表示，如BL01、BL11等。
[0114] 所述存储器的操作包括推理操作，所述推理操作的输入信号采用各行的所述字线的输入电流，通常输入信号用X表示，此处X和IWL0、IWL1和IWL2等相关。
[0115] 所述存储器的推理操作的输出信号采用各列对应的位线的输出电压，通常，输出信号采用Y表示，此处Y和VBL00、VBL10、VBL01和VBL11等相关。
[0116] 在所述存储器的推理操作中，同一列的第一种工作状态为：
[0117] 和所述第一位线相连的源漏区对应的存储位为被选择存储位，和所述第二位线相连的源漏区对应的存储位为未选择存储位，以第一列即编号为0的列为例：被选择存储位分别为和控制线CG00、CG11、CG20相对应的存储位，未选择存储位分别为和控制线CG01、CG10、CG21相对应的存储位。
[0118] 各所述被选择存储位对应的所述控制线接0V电压，各所述未被选择存储位对应的所述控制线接第一正电压，所述第一正电压的大小满足使所述未被选择存储位底部的所述沟道区表面反型形成沟道，所述第一位线接0V电压，各所述字线都接所述输入电流作为所述输入信号，从所述第二位线形成所述输出信号。
[0119] 本发明实施例中，在所述存储器的推理操作中的同一列的第一种工作状态中，所述输出信号由从所述第二位线的输出电流确定，所述第二位线的输出电流为各所述字线的所述输入电流乘以对应的系数相加得到的累加值，各所述字线的所述输入电流乘以的系数由对应的所述存储位的编程深度确定。现结合公式说明如下：
[0120] 将各所述字线对应的输入电流用IWL表示以及形成所述输出信号的位线用IBL表示，则有输入电流和输出信号对应的电流的关系可以用公式表示为：
[0121]
[0122] 其中，y表示输出信号对应的电流，Ii表示对于行的所述字线的电流IWL，β表示由存储单元对应的存储位的编程深度决定的系数，xi表示乘以系数β之后的Ii。
[0123] 在所述存储器的推理操作中，同一列的第二种工作状态为：
[0124] 和所述第二位线相连的源漏区对应的存储位为被选择存储位，和所述第一位线相连的源漏区对应的存储位为未选择存储位，以第一列为例：被选择存储位分别为和控制线CG01、CG10、CG21相对应的存储位，未选择存储位分别为和控制线CG00、CG11、CG20相对应的存储位。
[0125] 各所述被选择存储位对应的所述控制线接0V电压，各所述未被选择存储位对应的所述控制线接第一正电压，所述第一正电压的大小满足使所述未被选择存储位底部的所述沟道区表面反型形成沟道，所述第二位线接0V电压，各所述字线都接所述输入电流作为所述输入信号，从所述第一位线形成所述输出信号。
[0126] 在所述存储器的推理操作中的同一列的第二种工作状态中，所述输出信号由从所述第一位线的输出电流确定，所述第一位线的输出电流为各所述字线的所述输入电流乘以对应的系数相加得到的累加值，各所述字线的所述输入电流乘以的系数由对应的所述存储位的编程深度确定。
[0127] 所述存储器的操作还包括学习操作，所述学习操作包括增重操作，所述增重操作中，同一列的工作状态为：
[0128] 各所述字线都接第二正电压。
[0129] 各所述控制线都接第一负电压；所述第二正电压大于所述第一正电压，所述第二正电压和所述第一负电压的差的大小满足实现对各所述存储位的擦除。
[0130] 各所述位线都接0V电压。
[0131] 所述学习操作包括减重(Weight down)操作，所述减重操作中，同一列的第一种工作状态为：
[0132] 和所述第一位线相连的源漏区对应的存储位为被选择存储位，和所述第二位线相连的源漏区对应的存储位为未选择存储位，各所述被选择存储位对应的所述控制线接第三正电压。
[0133] 各所述未被选择存储位对应的所述控制线接第一正电压。
[0134] 各所述字线都接第四正电压。
[0135] 所述第一位线接第五正电压。
[0136] 所述第二位线接写入电流。
[0137] 所述第四正电压满足使所述第二栅极结构105底部的所述沟道区表面反型形成沟道，所述第三正电压、所述第五正电压和所述写入电流满足实现对所述被选择存储位进行源端热电子注入编程。
[0138] 所述学习操作包括减重操作，所述减重操作中，同一列的第二种工作状态为：
[0139] 和所述第二位线相连的源漏区对应的存储位为被选择存储位，和所述第一位线相连的源漏区对应的存储位为未选择存储位，各所述被选择存储位对应的所述控制线接第三正电压。
[0140] 各所述未被选择存储位对应的所述控制线接第一正电压。
[0141] 各所述字线都接第四正电压。
[0142] 所述第一位线接写入电流。
[0143] 所述第二位线接第五正电压。
[0144] 现以一个具体的参数说明一下本发明实施例所采用的各种电压大小：
[0145] 所述第一正电压为5V，所述第二正电压为6V，所述第三正电压为7V，所述第四正电压为1.4V，所述第五正电压为4.5V，所述第一负电压为-6V，写入电流通常采用Idp表示。
[0146] 本发明实施例存储器的存储单元1采用三个栅极结构和两个源漏区的结构，阵列结构中同一行中包括两根控制线和一根字线，分别连接存储单元1对应的控制栅和选择栅CWL，同一列中存储单元1串联在一起，同一列的存储单元1和两根位线连接，奇数行的各存储单元1的第一源漏区102和偶数行的各存储单元1的第二源漏区103都连接到第一位线，奇数行的各存储单元1的第二源漏区103和偶数行的各存储单元1的第一源漏区102都连接到第二位线，本发明的存储器的存储单元1结构和阵列结构能实现推理操作，且推理操作的输入信号采用各行的所述字线的输入电流以及输出信号采用各列对应的位线的输出电压，所以本发明实施例能实现存算一体操作。
[0147] 本发明实施例还能实现存算一体操作中对应的学习操作，包括增重操作和减重操作。
[0148] 本发明实施例存储器的操作方法：
[0149] 本发明实施例存储器的操作方法中存储器包括多个存储单元1，各所述存储单元1包括三个栅极结构和两个源漏区，所述栅极结构分别为第一栅极结构104、第二栅极结构105、第三栅极结构106，所述源漏区分别为第一源漏区102和第二源漏区103。
[0150] 所述第一栅极结构104由形成于半导体衬底101表面的第一栅介质层107、浮栅108、第二栅介质层109和多晶硅控制栅110叠加而成。
[0151] 所述第二栅极结构105由形成于半导体衬底101表面的第三栅介质层111和多晶硅栅112组成。
[0152] 所述第三栅极结构106由形成于半导体衬底101表面的第一栅介质层107、浮栅108、第二栅介质层109和多晶硅控制栅110叠加而成。
[0153] 由位于所述第一源漏区102和所述第二源漏区103之间的所述半导体衬底101组成沟道区。
[0154] 所述第一栅极结构104、所述第二栅极结构105和所述第三栅极结构106排列在所述第一源漏区102和所述第二源漏区103之间的所述沟道区表面上，由所述第一栅极结构104、所述第二栅极结构105和所述第三栅极结构106共同控制所述沟道区表面的沟道的形成。
[0155] 所述第一栅极结构104的多晶硅控制栅110作为所述存储单元1的第一控制栅CCG0；所述第二栅极结构105的多晶硅栅112作为所述存储单元1的选择栅CWL；所述第三栅极结构106的多晶硅控制栅110作为所述存储单元1的第二控制栅CCG1。
[0156] 所述存储单元1包括两个存储位，所述第一栅极结构104的浮栅108为第一存储位，所述第三栅极结构106的浮栅108为第二存储位。
[0157] 各所述存储单元1进行行列排列组成阵列结构，所述阵列结构为：
[0158] 同一行中包括两根控制线和一根字线，各所述存储单元1的第一控制栅CCG0都连接到对应的第一控制线，选择栅CWL都连接到对应的所述字线，第二控制栅CCG1都连接到对应的第二控制线。
[0159] 同一列中的各所述存储单元1串联在一起且串联结构为：除第一行和行数值最大的最后一行外，各行所述存储单元1的第一源漏区102连接前一个相邻的行的所述存储单元1的第二源漏区103，各行所述存储单元1的第二源漏区103连接后一个相邻的行的所述存储单元1的第一源漏区102。
[0160] 同一列的所述存储单元1和两根位线连接，奇数行的各所述存储单元1的第一源漏区102和偶数行的各所述存储单元1的第二源漏区103都连接到第一位线，奇数行的各所述存储单元1的第二源漏区103和偶数行的各所述存储单元1的第一源漏区102都连接到第二位线。
[0161] 所述存储器的操作方法包括推理操作，所述推理操作的输入信号采用各行的所述字线的输入电流，所述存储器的推理操作的输出信号采用各列对应的位线的输出电压。
[0162] 在所述存储器的推理操作中，同一列的第一种工作状态为：
[0163] 和所述第一位线相连的源漏区对应的存储位为被选择存储位，和所述第二位线相连的源漏区对应的存储位为未选择存储位，各所述被选择存储位对应的所述控制线接0V电压，各所述未被选择存储位对应的所述控制线接第一正电压，所述第一正电压的大小满足使所述未被选择存储位底部的所述沟道区表面反型形成沟道，所述第一位线接0V电压，各所述字线都接所述输入电流作为所述输入信号，从所述第二位线形成所述输出信号。
[0164] 在所述存储器的推理操作中的同一列的第一种工作状态中，所述输出信号由从所述第二位线的输出电流确定，所述第二位线的输出电流为各所述字线的所述输入电流乘以对应的系数相加得到的累加值，各所述字线的所述输入电流乘以的系数由对应的所述存储位的编程深度确定。
[0165] 在所述存储器的推理操作中，同一列的第二种工作状态为：
[0166] 和所述第二位线相连的源漏区对应的存储位为被选择存储位，和所述第一位线相连的源漏区对应的存储位为未选择存储位，各所述被选择存储位对应的所述控制线接0V电压，各所述未被选择存储位对应的所述控制线接第一正电压，所述第一正电压的大小满足使所述未被选择存储位底部的所述沟道区表面反型形成沟道，所述第二位线接0V电压，各所述字线都接所述输入电流作为所述输入信号，从所述第一位线形成所述输出信号。
[0167] 在所述存储器的推理操作中的同一列的第二种工作状态中，所述输出信号由从所述第一位线的输出电流确定，所述第一位线的输出电流为各所述字线的所述输入电流乘以对应的系数相加得到的累加值，各所述字线的所述输入电流乘以的系数由对应的所述存储位的编程深度确定。
[0168] 所述存储器的操作方法还包括学习操作，所述学习操作包括增重操作，所述增重操作中，同一列的工作状态为：
[0169] 各所述字线都接第二正电压。
[0170] 各所述控制线都接第一负电压；所述第二正电压大于所述第一正电压，所述第二正电压和所述第一负电压的差的大小满足实现对各所述存储位的擦除。
[0171] 各所述位线都接0V电压。
[0172] 所述学习操作包括减重操作，所述减重操作中，同一列的第一种工作状态为：
[0173] 和所述第一位线相连的源漏区对应的存储位为被选择存储位，和所述第二位线相连的源漏区对应的存储位为未选择存储位，各所述被选择存储位对应的所述控制线接第三正电压。
[0174] 各所述未被选择存储位对应的所述控制线接第一正电压。
[0175] 各所述字线都接第四正电压。
[0176] 所述第一位线接第五正电压。
[0177] 所述第二位线接写入电流。
[0178] 所述第四正电压满足使所述第二栅极结构105底部的所述沟道区表面反型形成沟道，所述第三正电压、所述第五正电压和所述写入电流满足实现对所述被选择存储位进行源端热电子注入编程。
[0179] 所述学习操作包括减重操作，所述减重操作中，同一列的第二种工作状态为：
[0180] 和所述第二位线相连的源漏区对应的存储位为被选择存储位，和所述第一位线相连的源漏区对应的存储位为未选择存储位，各所述被选择存储位对应的所述控制线接第三正电压。
[0181] 各所述未被选择存储位对应的所述控制线接第一正电压。
[0182] 各所述字线都接第四正电压。
[0183] 所述第一位线接写入电流。
[0184] 所述第二位线接第五正电压。
[0185] 以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
