移位寄存器、栅极驱动器、显示面板和显示装置

摘要

本发明涉及移位寄存器、栅极驱动器、显示面板和显示装置。移位寄存器包括输入电路（410）、用于分别输出第一和第二栅极驱动信号的第一输出电路（420）和第二输出电路（430）。第二输出电路包括控制子电路（431）和输出子电路（432）。控制子电路包括第一晶体管，被配置为响应于第二时钟信号处于第二电平而开启以将其第一极接收的参考电压供应到第二节点（N2），使得第二节点处于有效电平。输出子电路被配置为响应于第二节点的电平有效而将第二参考电压供应到第二输出端（Gout_N）。第一晶体管的类型与第二栅极驱动信号所要驱动的晶体管的类型一致。由此，可以消除或缓解第二栅极驱动信号波形的自举现象。

权利要求

1.一种移位寄存器，包括：

输入端，被配置为接收输入信号；

第一时钟端，被配置为接收第一时钟信号；

第二时钟端，被配置为接收第二时钟信号；

第一参考电压端，被配置为被施加第一参考电压；

第二参考电压端，被配置为被施加第二参考电压；

第一输出端，被配置为输出第一栅极驱动信号；

第二输出端，被配置为输出第二栅极驱动信号，其中所述第一栅极驱动信号具有N型和P型波形中的一个，且所述第二栅极驱动信号具有所述N型和P型波形中的另一个，以驱动像素阵列；

输入电路，被配置为响应于第一时钟信号有效而将输入信号供应到第一节点；

第一输出电路，被配置为在第一输出端输出第一栅极驱动信号，且被配置为响应于所述第一时钟信号有效而将第一参考电压供应到第一输出端，以及响应于所述第一节点处于有效电平而将第二时钟信号供应到所述第一输出端，其中当所述第二时钟信号处于第一电平时，所述第一栅极驱动信号有效；和第二输出电路，被配置为在第二输出端输出第二栅极驱动信号，所述第二输出电路包括：

控制子电路，被配置为基于所述第二时钟信号和所述第一栅极驱动信号来控制第二节点的电平，和

输出子电路，被配置为响应于所述第一栅极驱动信号有效而将第一参考电压供应到所述第二输出端，以及响应于第二节点的电平有效而将第二参考电压供应到第二输出端，其中，所述控制子电路包括第一晶体管，所述第一晶体管被配置为响应于第二时钟信号处于第二电平而开启以将其第一极接收的参考电压供应到第二节点，使得所述第二节点处于有效电平，且

其中，所述第一晶体管的类型与所述第二栅极驱动信号所要驱动的晶体管的类型一致。

2.如权利要求1所述的移位寄存器，其中，该第一晶体管包括连接到第二时钟信号端的栅极、连接到第一和第二参考电压端中的一个的第一极以及连接到第二节点的第二极，以及所述控制子电路还包括：

第二晶体管，其包括连接到所述第一输出端的栅极、连接到所述第一和第二参考电压端中的另一个的第一极以及连接到所述第二节点的第二极。

3.如权利要求1所述的移位寄存器，其中，所述输出子电路还包括：第三晶体管，其包括连接到所述第二节点的栅极、连接到所述第二参考电压端的第一极以及连接到所述第二输出端的第二极；和第四晶体管，其包括连接到所述第一输出端的栅极、连接到所述第一参考电压端的第一极以及连接到所述第二输出端的第二极。

4.如权利要求1‑3中任一项所述的移位寄存器，其中，所述输出子电路还包括电容器，其包括连接所述第二节点的一端和连接所述第二输出端的另一端。

5.如权利要求1‑3中任一项所述的移位寄存器，其中，所述第一栅极驱动信号被配置成驱动P型晶体管，所述第二栅极驱动信号被配置成驱动N型晶体管，且所述第一晶体管是N型晶体管。

6.如权利要求1‑3中任一项所述的移位寄存器，其中，所述第一晶体管包括铟镓锌氧化物（IGZO）薄膜晶体管。

7.如权利要求1至3中任一项所述的移位寄存器，其中，所述第一输出电路包括：控制子电路，被配置为响应于第一时钟信号有效而将第二参考电压供应到第三节点；

和

输出子电路，被配置为响应于第一节点处于有效电平而将第二时钟信号供应到第一输出端，以及响应于第三节点处于有效电平而将第一参考电压供应到第一输出端。

8.如权利要求1‑3中任一项所述的移位寄存器，其中，所述输入电路包括：第五晶体管，其包括连接到所述第一时钟端的栅极、连接到所述输入端的第一极以及连接到第一节点的第二极。

9.如权利要求7所述的移位寄存器，其中，所述第一输出电路的控制子电路包括：第六晶体管，其包括连接到所述第一节点的栅极、连接到所述第一时钟端的第一极以及连接到第三节点的第二极；和第七晶体管，其包括连接到所述第一时钟端的栅极、连接到所述第二参考电压端的第一极以及连接到所述第三节点的第二极。

10.如权利要求7所述的移位寄存器，其中，所述第一输出电路的输出子电路包括：第八晶体管，其包括连接到所述第三节点的栅极、连接到所述第一参考电压端的第一极以及连接到所述第一输出端的第二极；和第九晶体管，其包括连接到第四节点的栅极、连接到所述第二时钟端的第一极以及连接到所述第一输出端的第二极。

11.一种栅极驱动器，包括：M个级联的如权利要求1到10中任一项所述的移位寄存器，M为大于等于2的整数，其中，M个移位寄存器中的第m个移位寄存器的第一输出端连接到M个移位寄存器中的第m+1个移位寄存器的输入端，m为整数且1≤m≤M‑1。

12.一种显示面板，包括：

第一参考电压线，被配置成传送第一参考电压；

第二参考电压线，被配置成传送第二参考电压；

第一时钟线，被配置成传送第一时钟信号；

第二时钟线，被配置成传送第二时钟信号，第一、第二时钟信号具有相反的相位；以及如权利要求11所述的栅极驱动器。

13.一种显示装置，包括：

如权利要求12所述的显示面板；

时序控制器，被配置成控制所述显示面板的操作，其中所述时序控制器被配置成向所述第一时钟线和所述第二时钟线分别供应所述第一时钟信号和所述第二时钟信号；以及电压生成器，被配置成在所述时序控制器的控制下向第一扫描电压线、第二扫描电压线、所述第一参考电压线和所述第二参考电压线分别供应第一扫描电压、第二扫描电压、所述第一参考电压和所述第二参考电压。

说明书

移位寄存器、栅极驱动器、显示面板和显示装置

技术领域

[0001] 本发明涉及显示技术领域，尤其涉及一种移位寄存器、栅极驱动器、显示面板和显示装置。

背景技术

[0002] 现有的栅极驱动（也称栅极驱动阵列，GOA）电路可以操作来生成和向显示面板的像素阵列供应栅极驱动信号。在一些应用场景中，要求同一个GOA电路能够同时输出N型以
及P型波形以驱动相应的像素阵列，且两种波形之间不发生相互干扰。

[0003] 在现有的电路设计中，当GOA电路输出栅极驱动信号时，在输出端有时会出现自举现象，使得栅极驱动信号无法达到所期望的波形，不能满足实际需求。并且，N型和P型波形
的输出有时会出现无法同时跳变，因而不同步的现象。这些均影响了GOA电路所驱动的像素
阵列中的像素的正常充电，导致显示质量下降。

发明内容

[0004] 在第一方面，本发明提供了一种移位寄存器。该移位寄存器包括输入端、第一时钟端、第二时钟端、第一参考电压端、第二参考电压端、第一输出端和第二输出端。该移位寄存
器还包括输入电路、第一输出电路和第二输出电路。输入端被配置为接收输入信号。第一时
钟端被配置为接收第一时钟信号。第二时钟端被配置为接收第二时钟信号。第一参考电压
端被配置为被施加第一参考电压。第二参考电压端被配置为被施加第二参考电压。第一输
出端被配置为输出第一栅极驱动信号。第二输出端被配置为输出第二栅极驱动信号。输入
电路被配置为响应于第一时钟信号有效而将输入信号供应到第一节点。第一输出电路被配
置为在第一输出端输出第一栅极驱动信号，且被配置为响应于所述第一时钟信号有效而将
第一参考电压供应到第一输出端，以及响应于所述第一节点处于有效电平而将第二时钟信
号供应到所述第一输出端。当所述第二时钟信号处于第一电平时，所述第一栅极驱动信号
有效。第二输出电路被配置为在第二输出端输出第二栅极驱动信号。所述第一栅极驱动信
号具有N型和P型波形中的一个，且所述第二栅极驱动信号具有所述N型和P型波形中的另一
个，以驱动像素阵列。所述第二输出电路包括控制子电路和输出子电路。控制子电路被配置
为基于第二时钟信号和第一栅极驱动信号来控制第二节点的电平。输出子电路被配置为响
应于所述第一栅极驱动信号有效而将第一参考电压供应到所述第二输出端，以及响应于第
二节点的电平有效而将第二参考电压供应到第二输出端。控制子电路包括第一晶体管。所
述第一晶体管被配置为响应于第二时钟信号处于第二电平而开启以将第一极接收的参考
电压供应到第二节点，使得所述第二节点处于有效电平。所述第一晶体管的类型与所述第
二栅极驱动信号所要驱动的晶体管的类型一致。

[0005] 可选地，该第一晶体管包括连接到第二时钟信号端的栅极、连接到第一和第二参考电压端中的一个的第一极以及连接到第二节点的第二极。所述控制子电路还包括第二晶
体管。第二晶体管包括连接到所述第一输出端的栅极、连接到所述第一和第二参考电压端
中的另一个的第一极以及连接到所述第二节点的第二极。

[0006] 可选地，所述输出子电路还包括：第三晶体管，其包括连接到所述第二节点的栅极、连接到所述第二参考电压端的第一极以及连接到所述第二输出端的第二极；和第四晶
体管，其包括连接到所述第一输出端的栅极、连接到所述第一参考电压端的第一极以及连
接到所述第二输出端的第二极。

[0007] 可选地，所述输出子电路还包括电容器，其包括连接所述第二节点的一端和连接所述第二输出端的另一端。

[0008] 可选地，所述第一栅极驱动信号被配置成驱动P型晶体管，所述第二栅极驱动信号被配置成驱动N型晶体管，且所述第一晶体管是N型晶体管。

[0009] 可选地，所述第一晶体管包括铟镓锌氧化物（IGZO）薄膜晶体管。

[0010] 可选地，所述第一输出电路包括：控制子电路，被配置为响应于第一时钟信号有效而将第二参考电压供应到第三节点；和输出子电路，被配置为响应于第一节点处于有效电
平而将第二时钟信号供应到第一输出端，以及响应于第三节点处于有效电平而将第一参考
电压供应到第一输出端。

[0011] 可选地，所述输入电路包括：第五晶体管，其包括连接到所述第一时钟端的栅极、连接到所述输入端的第一极以及连接到第一节点的第二极。

[0012] 可选地，所述第一输出电路的控制子电路包括：第六晶体管，其包括连接到所述第一节点的栅极、连接到所述第一时钟端的第一极以及连接到第三节点的第二极；和第七晶
体管，其包括连接到所述第一时钟端的栅极、连接到所述第二参考电压端的第一极以及连
接到所述第三节点的第二极。

[0013] 可选地，所述第一输出电路的输出子电路包括：第八晶体管，其包括连接到所述第三节点的栅极、连接到所述第一参考电压端的第一极以及连接到所述第一输出端的第二
极；和第九晶体管，其包括连接到第四节点的栅极、连接到所述第二时钟端的第一极以及连
接到所述第一输出端的第二极。

[0014] 在第二方面，本发明提供了一种栅极驱动器。该栅极驱动器包括：M个级联的如上所述的移位寄存器，M为大于等于2的整数。M个移位寄存器中的第m个移位寄存器的第一输
出端连接到M个移位寄存器中的第m+1个移位寄存器的输入端，m为整数且1≤m≤M‑1。

[0015] 在第三方面，本发明提供了一种显示面板。该显示面板包括：第一参考电压线、第二参考电压线、第一时钟线、第二时钟线和如上所述的栅极驱动器。第一参考电压线被配置
成传送第一参考电压。第二参考电压线被配置成传送第二参考电压。第一时钟线被配置成
传送第一时钟信号。第二时钟线被配置成传送第二时钟信号。第一、第二时钟信号具有相反
的相位。

[0016] 在第四方面，本发明提供了一种显示装置。显示装置包括如上所述的显示面板、时序控制器和电压生成器。时序控制器被配置成控制所述显示面板的操作，其中所述时序控
制器被配置成向所述第一时钟线和所述第二时钟线分别供应所述第一时钟信号和所述第
二时钟信号。电压生成器被配置成在所述时序控制器的控制下向第一扫描电压线、第二扫
描电压线、所述第一参考电压线和所述第二参考电压线分别供应第一扫描电压、第二扫描
电压、所述第一参考电压和所述第二参考电压。

附图说明

[0017] 根据在下文中所描述的实施例，本发明的这些和其它方面将是清楚明白的，并且将参考在下文中所描述的实施例而被阐明。

[0018] 图1是相关技术中的一种移位寄存器的电路图；

[0019] 图2是用于图1所示的移位寄存器的示例时序图；

[0020] 图3是图1所示的移位寄存器的输出的仿真波形图；

[0021] 图4是根据本发明实施例的移位寄存器的示意性框图；

[0022] 图5是图4所示的移位寄存器的示例电路的电路图；

[0023] 图6是用于如图5所示的移位寄存器的示例时序图；

[0024] 图7是图4所示的移位寄存器的另一示例电路的电路图；

[0025] 图8是图5所示的移位寄存器的输出的仿真波形图；

[0026] 图9是根据本发明的实施例的栅极驱动器的框图；并且

[0027] 图10是根据本发明的实施例的显示装置的框图。

具体实施方式

[0028] 将理解的是，尽管术语第一、第二、第三等在本文中可以用来描述各种元件、部件和/或部分，但是这些元件、部件和/或部分不应当由这些术语限制。这些术语仅用来将一个
元件、部件或部分与另一个元件、部件或部分相区分。因此，下面讨论的第一元件、部件或部
分可以被称为第二元件、部件或部分而不偏离本发明的教导。

[0029] 本文中使用的术语仅出于描述特定实施例的目的并且不意图限制本发明。如本文中使用的，单数形式“一个”、“一”和“该”意图也包括复数形式，除非上下文清楚地另有指
示。将进一步理解的是，术语“包括”和/或“包含”当在本说明书中使用时指示所提及特征、
整体、步骤、操作、元件和/或部件的存在，但不排除多个这样的特征、整体、步骤、操作、元
件、部件和/或其群组的存在或一个或多个其他特征、整体、步骤、操作、元件、部件和/或其
群组的存在。如本文中使用的，术语“和/或”包括相关联的列出项目中的一个或多个的任意
和全部组合。

[0030] 将理解的是，当元件被称为“连接到另一个元件”或“耦合到另一个元件”时，其可以直接连接到另一个元件或直接耦合到另一个元件，或者可以存在中间元件。相反，当元件
被称为“直接连接到另一个元件”或“直接耦合到另一个元件”时，没有中间元件存在。

[0031] 除非另有定义，本文中使用的所有术语（包括技术术语和科学术语）具有与本发明所属领域的普通技术人员所通常理解的相同含义。将进一步理解的是，诸如那些在通常使
用的字典中定义的之类的术语应当被解释为具有与其在相关领域和/或本说明书上下文中
的含义相一致的含义，并且将不在理想化或过于正式的意义上进行解释，除非本文中明确
地如此定义。

[0032] 如本文使用的术语“有效电平”是指所涉及的电路元件被启用（例如，晶体管被开启）所处的电平，并且如本文使用的术语“无效电平”是指所涉及的电路元件被禁用（例如，
晶体管被关闭）所处的电平。对于n型晶体管而言，有效电平是高电平，并且无效电平是低电
平。对于p型晶体管而言，有效电平是低电平，并且无效电平是高电平。将理解的是，有效电
平或无效电平以及高电平或低电平并不意图是指某一个具体的电平，而是可以包括一个电
平的范围。另外，术语“电平”意图与“电位”、“电压水平”可互换地使用。

[0033] 如本文使用的术语“时钟信号有效”是指所涉及的时钟信号处于规定的工作电压。并且，如本文使用的术语“时钟信号无效”是指所涉及的时钟信号未处于规定的工作电压。

[0034] 在以下实施例中，在没有明确说明的情况下，假设所提及的晶体管为p型晶体管但是，应理解的是，实施例中的p型晶体管可替换为n型晶体管，相应地，n型晶体管可替换为p
型晶体管，并且各参考电压和时钟信号的工作电压也相应地改变。在n型晶体管的情况下，
栅极开启电压具有高电平，关断电压具有低电平。在各实施例中，各晶体管可以例如采取薄
膜晶体管的形式，其典型地被制作成使得它们的第一、第二电极可互换地使用。还设想了其
他实施例。

[0035] 图1是相关技术中的移位寄存器100的电路图。如图1所示，该移位寄存器100包括晶体管T1‑T12以及电容器C1‑C3。该移位寄存器100连接到输入端GI、第一时钟端CK、第二时
钟端CB以分别接收相应的信号，且连接到第一参考电压端和第二参考电压端，以便被施加
以相应的第一参考电压和第二参考电压。第一参考电压可以为高电压VH，而第二参考电压
可以为低电压VL，或者反之亦然。可以该移位寄存器100还包括第一输出端Gout和第二输出
端Gout_N，用于分别输出具有N型和P型波形的栅极驱动信号。

[0036] 图2示出了用于移位寄存器100的示例时序图，其中假设移位寄存器100中的晶体管均为p型晶体管，其栅极开启电压具有低电平，关断电压具有高电平。该示例的时序图中
给出了输入端GI上的输入信号、第一时钟端CK上的第一时钟信号和第二时钟端CB的第二时
钟信号。在这个示例中，因为晶体管的类型一致，所以输入信号、第一时钟信号和第二时钟
信号有效可以指其处于第一电平（例如低电平），而无效可以指其处于第二电平（例如高电
平）。相应地，第一输出端Gout输出低电平有效的P型波形，而第二输出端Gout_N输出高电平
有效的N型波形。在图2所示的时序中，第一时钟信号CK与第二时钟信号CB具有相同的周期
和相反的相位，且其时序之间可以存在时序裕量（margin）。如图2所示，时序裕量的存在使
得在第二时钟信号CB达到工作电平之前的一段时间间隔中，第一时钟信号CK处于非工作电
平。

[0037] 从图2中可以看出，在P2阶段，第一输出端Gout输出低电平，使得晶体管T4开启，从而将第一参考电压的高电平供应给第二输出端Gout_N。第一输出端Gout输出低电平，还使
得晶体管T2开启，从而将第一参考电压的高电平供应给节点N1，进而使得T3关闭。因此第二
输出端Gout_N处于高电平。在P2阶段结束时，晶体管T2关闭，使得节点N1处于悬浮状态。在
P3阶段由于第二时钟信号CB从低电平变为高电平，使得节点N1电压升高，晶体管T3无法正
常开启，导致第二输出端Gout_N无法及时输出低电压。直到在P4阶段第一时钟信号CK从高
电平变为低电平，晶体管T1开启，才使得节点N1电压降低，进而开启晶体管T3，在第二输出
端Gout_N上输出低电压。而且，在P4阶段，由于晶体管T1和T3均为p型晶体管，而p型晶体管
在负电压下存在阈值电压损失（Vth Loss），所以第二输出端Gout_N上的输出存在自举现
象。也即，第二输出端Gout_N上的输出电平将略高于第二参考电压的低电平，而无法达到所
期望的有效电平。

[0038] 图3输出了移位寄存器在按照图2所示的时序操作时的仿真波形图。如图3所示，在第二输出端Gout_N输出的N型波形中，第二输出端Gout_N上的高电平在P3阶段结束后不能
够及时变为低电平，而是缓慢下降。这样使得，直到像素电路中驱动晶体管的栅极开启时，
其所控制的开关晶体管都没有完全关闭，因而严重影响了像素（Pixel） 点的正常充电。此
外，由于第一时钟信号CK和第二时钟信号CB的时序之间存在时序裕量，使得Gout_N的跳变
滞后于Gout的跳变，这也严重影响了对驱动晶体管栅极的充电。

[0039] 图4是根据本发明实施例的移位寄存器400的示意性框图。如图4所示，移位寄存器包括输入电路410、第一输出电路420和第二输出电路430。

[0040] 输入电路410被配置为经由输入端GI接收输入信号和经由第一时钟端CK接收第一时钟信号。输入电路410可响应于第一时钟信号CK有效而将输入信号GI供应到第一节点N1。

[0041] 第一输出电路420被配置为经由第一时钟端CK接收第一时钟信号，经由第二时钟端CB接收第二时钟信号，且连接到施加第一和第二参考电压的第一和第二参考电压端（VL，
VH）以及第一节点N1。第一输出电路420可响应于第一时钟信号CK有效而将第一参考电压供
应到第一输出端Gout，以及响应于第一节点处于有效电平而将第二时钟信号CB供应到第一
输出端Gout。第一输出电路420被配置为输出第一栅极驱动信号。

[0042] 可选地，第二时钟信号CB可处于第一电平和第二电平，其中第一电平为工作电平，而第二电平为非工作电平。当第二时钟信号CB处于第一电平而有效时，所述第一栅极驱动
信号有效。这里，第一时钟信号和第二时钟信号可以是互为反相的时钟信号。可选地，第一
时钟信号和第二时钟信号之间存在时序裕量。

[0043] 在一些实施例中，第一输出电路420可以包括第一控制子电路421和第一输出子电路422。第一控制子电路被配置为经由第一时钟端CK接收第一时钟信号，且连接到施加第二
参考电压的第二参考电压端以及节点N1。第一控制子电路可响应于第一时钟信号CK有效而
将第二参考电压供应到节点N3。

[0044] 第一输出子电路被配置为经由第二时钟端CB接收第二时钟信号，且连接到施加第一参考电压的第一参考电压端以及节点N1和节点N3。第一输出子电路可响应于节点N1处于
有效电平而将第二时钟信号供应到第一输出端Gout，以及响应于节点N3处于有效电平而将
第一参考电压供应到第一输出端Gout。第一输出子电路被配置为输出第一栅极驱动信号。

[0045] 第二输出电路430被配置为经由第二时钟端CB接收第二时钟信号，经由第一输出端Gout接收第一栅极驱动信号，且连接到施加第一和第二参考电压的第一和第二参考电压
端（VL，VH）。第二输出电路430被配置为在第二输出端Gout_N输出第二栅极驱动信号。第二
输出电路430包括第二控制子电路431和第二输出子电路432。

[0046] 第二输出子电路432被配置为响应于第一栅极驱动信号有效而将第一参考电压供应到第二输出端Gout_N，以及响应于节点N2处于有效电平而将第二参考电压供应到第二输
出端Gout_N。

[0047] 第二控制子电路被配置为经由第二时钟端CB接收第二时钟信号，经由第一输出端Gout接收第一栅极驱动信号，且连接到施加第一和第二参考电压的第一和第二参考电压端
（VL，VH）。第二控制子电路用于基于第二时钟信号和第一栅极驱动信号来控制节点N2是否
处于有效电平。第二控制子电路包括控制晶体管。控制晶体管具有连接到第二时钟信号端
CB的栅极、连接到第一和第二参考电压端中的一个的第一极以及连接到节点N2的第二极。
控制晶体管被配置为响应于第二时钟信号处于第二电平（也即无效时）而开启以将第一极
接收的参考电压供应到第二节点N2，使得所述第二节点N2处于有效电平。控制晶体管的类
型与第二栅极驱动信号所要驱动的晶体管的类型一致。换言之，控制晶体管的栅极有效电
平的极性与第二栅极驱动信号的有效电平的极性一致。

[0048] 举例而言，假设第二输出端Gout_N输出的第二栅极驱动信号为N型波形，即高电平有效，则控制晶体管可以为N型晶体管。由于N型晶体管的有效电平为高电平，其在传输低电
平时不存在阈值电压损失效应，所以可以消除或缓解第二输出端Gout_N所输出的N型波形
的自举现象，使得最后输出的波形能够满足电路（例如，低温多晶氧化物(Low Temperature 
Polycrystalline Oxide；LTPO)电路）的需求。

[0049] 类似地，假设第二输出端Gout_N输出的第二栅极驱动信号为P型波形，即低电平有效，则控制晶体管可以为P型晶体管。由于P型晶体管的有效电平为低电平，其在传输高电平
时不存在阈值电压损失效应，所以可以消除或缓解第二输出端Gout_N所输出的P型波形的
自举现象。

[0050] 在一些实施例中，控制晶体管可以为IGZO（indium gallium zinc oxide，铟镓锌氧化物）薄膜晶体管。由于非晶氧化物的载流子迁移率是非晶硅的20 30倍，所以使用IGZO
~
薄膜晶体管可以大大提高TFT对像素电极的充放电速率，提高像素的响应速度，实现更快的
刷新率。

[0051] 图5示出了按照本发明实施例的移位寄存器500的示例电路图。移位寄存器500可以包括晶体管T1’、T2‑T12以及电容器C1‑C3，其分别组成输入电路510、第一输出电路520和
而输出电路530。

[0052] 输入电路510可以包括：第五晶体管T5，其具有连接到第一时钟端CK的栅极、连接到输入端GI的第一极以及连接到第一节点N1的第二极。

[0053] 第一输出电路520包括第一控制子电路521和第一输出子电路522。第一控制子电路可包括：第六晶体管T6，其具有连接到第一节点N1的栅极、连接到第一时钟端CK的第一极
以及连接到第三节点N3的第二极；第七晶体管T7，其具有连接到第一时钟端CK的栅极、连接
到第一参考电压端VH的第一极以及连接到第三节点N3的第二极。第一输出子电路可包括第
八晶体管T8，其具有连接到第三节点N3的栅极、连接到第一参考电压端VH的第一极以及连
接到第一输出端Gout的第二极；第九晶体管T9，其具有连接到第四节点N4的栅极、连接到第
二时钟端CB的第一极以及连接到第一输出端Gout的第二极。

[0054] 可选地，第一控制子电路还可包括：第十晶体管T10，其具有连接到第三节点N3的栅极、连接到第一参考电压端VH的第一极以及连接到第五节点N5的第二极；第十一晶体管
T11，其具有连接到第二时钟端CB的栅极、连接到第一节点N1的第一极以及连接到第五节点
N5的第二极。可选地，第一控制子电路还可包括：第十二晶体管T12，其具有连接到第一参考
电压端VH的栅极、连接到第一节点N1的第一极以及连接到第四节点N4的第二极。

[0055] 可选地，第一输出子电路还可包括：连接在第三节点N3和第一参考电压端VH之间的第一电容器C1以及连接在第四节点N4和第一输出端Gout之间的第二电容器C2。

[0056] 第二输出电路530包括第二控制子电路531和第二输出子电路532。第二控制子电路可包括：第二晶体管T2，其具有连接到第一输出端Gout的栅极、连接到第一参考电压端VH
的第一极以及连接到第二节点N2的第二极。第一晶体管T1’，其具有连接到第二时钟信号端
CB的栅极、连接到第二参考电压端VL的第一极以及连接到第二节点N2的第二极。这里，第一
晶体管T1’为n型晶体管。第二输出子电路可包括：第三晶体管T3，其具有连接到第二节点N2
的栅极、连接到第二参考电压端VL的第一极以及连接到第二输出端Gout_N的第二极；和第
四晶体管T4，其具有连接到第一输出端Gout的栅极、连接到第一参考电压端VH的第一极以
及连接到第二输出端Gout_N的第二极。

[0057] 可选地，第二输出子电路还包括连接在第二节点N2和第二输出端Gout_N之间的第三电容器C3。

[0058] 图6示出了用于如图5所示的移位寄存器的示例时序图，其中假设在图5所示电路中，晶体管T1’为n型晶体管，且假设晶体管T2‑T12均为p型晶体管，且第一参考电压端被施
加高电平VH，且第二参考电压端被施加低电平VL。图6中给出的输入端GI上的输入信号、第
一时钟端CK上的第一时钟信号和第二时钟端CB的第二时钟信号的时序和波形与图2中相
同。为清楚期间，在下文中具体描述了对应各信号变化的5个不同的阶段P1‑P5。

[0059] 在第一阶段P1中，输入信号GI为低电平，第一时钟信号CK为低电平，第二时钟信号CB为高电平。

[0060] 在输入电路中，CK为低电平使得第五晶体管T5开启，从而将输入信号GI供应到第一节点N1。因为在这一阶段，GI保持低电平，所以第一节点N1也处于低电平。

[0061] 在第一输出电路中，CK为低电平使得第七晶体管T7开启，从而将来自第一参考电压的低电平供应到第三节点N3。N3处于低电平使得第八晶体管T8开启，从而将来自第一参
考电压的高电平供应到第一输出端Gout。

[0062] 在第二输出电路中，第一输出端Gout上的高电平使得第四晶体管T4关断。CB为高电平使得第一晶体管T1’开启，从而将来自第二参考电压端VL的低电平供应到第二节点N2。
N2处于低电平使得第三晶体管T3开启，将来自第二参考电压端VL的低电平供应到第二输出
端Gout_N。

[0063] 在第二阶段P2中，第一时钟信号CK、第二时钟信号CB为高电平。

[0064] 在输入电路中，CK为高电平使得第五晶体管T5关断。因此，虽然GI在这一阶段中状态发生变化，即由低电平变为高电平，但是第一节点N1仍保持为第一阶段T1中的状态，即处
于低电平。

[0065] 在第一输出电路中，CK为高电平使得第七晶体管T7关断。同时，第一节点N1仍保持为第一阶段T1中的状态，即处于低电平。一方面，第一节点N1的低电平使得第六晶体管T6打
开，将CK的高电平供应到第三节点N3，使得第八晶体管T8关断。另一方面，第二参考电压端
的低电平VL使得第十二晶体管T12保持开启，从而将第一节点N1的低电平供应到第四节点
N4。N4低电平使得第九晶体管T9开启，从而将来自第二时钟信号端CB的高电平供应到第一
输出端Gout。

[0066] 在第二输出电路中，第一输出端Gout上的高电平使得第四晶体管T4关断。同时，CB为高电平使得第一晶体管T1’开启，将来自第二参考电压端的低电平VL供应到第二节点N2。
第二节点N2处于低电平使得第三晶体管T3开启，将来自第二参考电压端VL的低电平供应到
第二输出端Gout_N。

[0067] 第三阶段P3中，输入信号GI、第一时钟信号CK为高电平，第二时钟信号CB为低电平。

[0068] 在输入电路中，由于CK为高电平，第五晶体管T5仍关断，且第一节点N1保持为低电平。

[0069] 在第一输出电路中，一方面，第一节点N1的低电平使得第六晶体管T6打开，将CK的高电平供应到第三节点N3，使得第八晶体管T8关断。另一方面由于第一参考端为低电平VL，
第十二晶体管T12保持开启，第一节点N1、第四节点N4保持为低电平。N4低使得第九晶体管
T9保持开启，将来自第二时钟信号端CB的低电平供应到第一输出端Gout。此时，第一栅极驱
动信号处于低电平。

[0070] 在第二输出电路中，第一输出端Gout上的低电平使得第四晶体管T4开启，将来自第一参考电压端的高电平VH供应到Gout_N。同时，第一输出端Gout上的低电平还使得第二
晶体管T2开启，将来自第一参考电压端的高电平VH供应到第二节点N2，使得第三晶体管T3
关断。由于CB为低电平，所以第一晶体管T1’此时关断。

[0071] 第四阶段P4中，输入信号GI、第一时钟信号CK、第二时钟信号CB为高电平。

[0072] 在输入电路中，由于CK为高电平，第五晶体管T5仍关断，且第一节点N1保持为低电平。

[0073] 在第一输出电路中，各晶体管的状态保持不变。与第三阶段T3的区别在于，由于第二时钟信号变为高电平，所以第一输出端上的第一栅极驱动信号相应地从低电平变为高电
平。

[0074] 在第二输出电路中，由于CB为高电平，第一输出端Gout上的高电平使得第四晶体管T4关断。同时，CB为高电平使得第一晶体管T1’开启，将来自第二参考电压端的低电平VL
供应到第二节点N2。第二节点N2处于低电平使得第三晶体管T3开启，将来自第二参考电压
端VL的低电平供应到第二输出端Gout_N。

[0075] 第五阶段P5中，输入信号GI为高电平，第一时钟信号CK变为低电平，第二时钟信号CB为高电平。

[0076] 在输入电路中，CK为低电平使得第五晶体管T5开启，从而将输入信号GI供应到第一节点N1。因为在这一阶段，GI保持高电平，所以第一节点N1也处于高电平。

[0077] 在第一输出电路中，CK为低电平使得第七晶体管T7开启，从而将来自第一参考电压的低电平供应到第三节点N3。N3处于低电平使得第八晶体管T8开启，从而将来自第一参
考电压的高电平供应到第一输出端Gout。另一方面，N1高电平使得第九晶体管T9关断。

[0078] 在第二输出电路中，第一输出端Gout上的高电平使得第四晶体管T4关断。CB为高电平使得第一晶体管T1’开启，从而将来自第二参考电压端VL的低电平供应到第二节点N2。
N2处于低电平使得第三晶体管T3开启，将来自第二参考电压端VL的低电平供应到第二输出
端Gout_N。

[0079] 由于在图5所示的移位寄存器中，第一晶体管T1’（也即控制晶体管）为n型晶体管，且其栅极被连接至第二时钟信号端，因此，当第一晶体管T1’在P1、P2、P4、P5阶段中开启时，
在传送低电平时不存在阈值电压损失效应。第一晶体管T1’开启可以将第二节点N2处的电
平下拉至第二参考电压端的低电平。这样避免了第二节点N2处出现的自举现象，使得第三
晶体管可以更好地开启，从而减轻或缓解了第二输出端Gout_N处的自举现象。

[0080] 可选地，当第二输出电路中包括第三电容器C3时，第二节点N2处于有效电平时第三电容器C3可以使得进一步增大第三晶体管T3的开启程度，从而将第二输出端Gout_N的电
平拉至更低的水平。由此，第二输出端Gout_N处的自举现象可以得以进一步消除。

[0081] 此外，在第三阶段P3结束、第四阶段P4开始时，第一晶体管T1’、以及相应地第三晶体管T3可以由于第二时钟信号CB的跳变而被及时关断，从而确保第二栅极驱动信号与第一
栅极驱动信号能够实现同步跳变。

[0082] 可以理解，虽然在以上实施例中，第一输出电路510被示出为8T2C形式的移位寄存器，但是本发明不限于此，而是可以使用能够输出栅极驱动信号的其他常规移位寄存器，诸
如以3T1C、12T1C、18T1C等形式的移位寄存器。

[0083] 在上面的实施例中，虽然晶体管T2‑12被图示和描述为p型晶体管，但是n型晶体管也是可能的。在n型晶体管的情况下，栅极开启电压具有低电平，并且栅极关闭电压具有高
电平。

[0084] 图7示出了按照本公开实施例的第二输出电路的另一示例电路图。在图7中，除第一晶体管T1’采用n型晶体管外，第三晶体管T3’也采用n型晶体管。图7所示电路结构与图5
中相似，区别仅在于第二晶体管T2的第一极被连接到第二参考电压端VL，以及第一晶体管
T1’的第一极被连接到第一参考电压端VH。

[0085] 在该实施例中，第一输出端Gout输出的第一栅极驱动信号的电平与第二时钟信号的电平基本同步地变化。当第一栅极驱动信号与第二时钟信号均为低电平时，第一栅极驱
动信号为低电平使得第四晶体管T4开启，从而将第二参考电压VH供应到第二输出端Gout_
N。此时第二栅极驱动信号为高。同时，第一栅极驱动信号为低电平使得第二晶体管T2开启，
从而将第一参考电压VL供应到第三节点N3。N3低使得第三晶体管T3’（n型晶体管）关断。另
一方面，第二时钟信号为低电平，也使得第一晶体管T1’关断。

[0086] 当第一栅极驱动信号与第二时钟信号均为高电平时，第一栅极驱动信号为高电平使得第二晶体管T2和第四晶体管T4关断。另一方面，第二时钟信号为高电平，使得第一晶体
管T1’（n型）开启，从而将第二参考电压VH供应到第三节点N3。N3高使得第三晶体管T3’开
启，从而将第一参考电压VL供应到第二输出端Gout_N。

[0087] 在这一实施例中，由于在该示例性电路中第一晶体管T1’和第三晶体管T3’均采用n型晶体管实现，其同样避免了在传送低电平时阈值电压损失效应所导致的第二栅极驱动
信号中的自举现象。

[0088] 在各实施例中，各晶体管可以例如采取薄膜晶体管的形式，其典型地被制作使得它们的第一、第二电极可互换地使用。

[0089] 在可选实施例中，移位寄存器还包括被配置为被施加第三参考电压的第三参考电压端VLL（未示出）。在该实施例中，第一晶体管T1’的第一极连接至第三参考电压端VLL而非
第二参考电压端VL。第三参考电压端上的参考电压低于第一参考电压，从而有助于在第一
晶体管T1’开启时将第二节点N2的电平、以及相应地将第二输出端的电平Gout_N拉至更低
的水平，以进一步消除第二栅极驱动信号中的自举现象。

[0090] 图8示出了图5所示的移位寄存器按照图6的时序操作所得的仿真波形图。如图8所示，移位寄存器第二输出端的N型波形中，在从高电平变化到低电平时，不存在因阈值损失
效应而导致的不能达到所期望的低电平的情形。而且，N型波形与移位寄存器第一输出端的
P型波形基本上实现了同步地电平跳变。

[0091] 按照本发明的实施例，通过按照所期望的输出波形来适当选用合适类型的晶体管，且相应地调整控制信号线的设计，在避免了GOA电路中因晶体管的阈值损失效应所引发
的问题的同时，使得其输出的波形更加满足需求。而且，按照本发明的实施例，不需要引入
额外的信号线，且可以沿用原有的控制时序，因而节省了GOA电路中的设计和制造成本。

[0092] 图9是根据本发明的实施例的栅极驱动器900的框图。如图9所示，栅极驱动器900包括M个级联的移位寄存器GOA（1）、GOA（2）、……、GOA（M‑1）、GOA（M）。每个移位寄存器可以
采取如上面结合图6‑8描述的移位寄存器的形式。M为大于等于2的整数。在栅极驱动器900
中，除了第一个移位寄存器之外，各移位寄存器的输入端连接到相邻的上一个移位寄存器
的第一输出端。第一个移位寄存器的输入端可以连接至起始信号STV作为输入信号。

[0093] 栅极驱动器900中的M个移位寄存器GOA（1）、GOA（2）、……、GOA（M‑1）、GOA（M）可以分别连接至M个第一栅线G[1]、G[2]、……、G[M‑1]、G[M]以及M个第二栅线G_N[1]、G_N
[2]、……、G_N[M‑1]、G_N[M]。各移位寄存器还可以被配置成连接到传送第一参考电压的第
一参考电压线、传送第二参考电压的第二参考电压线、传送第一时钟信号的第一时钟信号
线ck以及传送第二时钟信号的第二时钟信号线cb。第一时钟信号与第二时钟信号具有相反
的相位。第一参考电压与第二参考电压具有相反的极性。

[0094] 在可选实施例中，各移位寄存器还可以被配置成连接到传送第三参考电压的第三参考电压线。第三参考电压与第二参考电压具有相同的极性，但具有更大的电压幅度。

[0095] 图10是根据本发明的实施例的显示装置的框图。参考图10，显示装置1000包括显示面板1010、时序控制器1020、栅极驱动器1030、数据驱动器1040和电压生成器1050。栅极
驱动器1030可以采取上面关于图9所述的栅极驱动电路900的形式。在图10中，为了图示方
便，在图9中示出的第一时钟线ck、第二时钟线cb、第一参考电压线vh和第二参考电压线vl
被省略。

[0096] 显示面板1010连接至在第一方向D1上延伸的多个栅极线GL和在与第一方向D1交叉（例如，基本垂直）的第二方向D2上延伸的多个数据线DL。显示面板1010包括以矩阵形式
排列的多个像素（未示出）。所述像素中的每一个可电连接至栅极线GL中的对应一条栅极线
和数据线DL中的对应一条数据线。显示面板1010可以是液晶显示面板、有机发光二极管
（OLED）显示面板或任何其他合适类型的显示面板。

[0097] 时序控制器1020控制显示面板1010、栅极驱动器1030、数据驱动器1040和电压生成器1050的操作。时序控制器1020从外部设备（例如，主机）接收输入图像数据RGBD和输入
控制信号CONT。输入图像数据RGBD可包括用于多个像素的多个输入像素数据。每个输入像
素数据可包括用于多个像素中的对应一个的红色灰度数据R、绿色灰度数据G和蓝色灰度数
据B。输入控制信号CONT可包括主时钟信号、数据使能信号、垂直同步信号、水平同步信号
等。时序控制器1020基于输入图像数据RGBD和输入控制信号CONT生成输出图像数据RGBD’、
第一控制信号CONT1和第二控制信号CONT2。时序控制器1020的实现方式是本领域已知的。
时序控制器1020可以以许多方式（诸如利用专用硬件）实现以便执行本文讨论的各种不同
的功能。“处理器”是采用一个或多个微处理器的时序控制器1020的一个示例，所述微处理
器可以使用软件（例如微代码）进行编程以便执行本文讨论的各种不同的功能。时序控制器
1020可以在采用或者在不采用处理器的情况下实现，并且也可以实现为执行一些功能的专
用硬件和执行其他功能的处理器的组合。时序控制器1020的示例包括但不限于常规的微处
理器、专用集成电路（ASIC）以及现场可编程门阵列（FPGA）。

[0098] 栅极驱动器1030从时序控制器1020接收第一控制信号CONT1。第一控制信号CONT1可以包括经由在图9中示出的第一、第二时钟线ck和cb传送且具有相反相位的第一、第二时
钟信号。栅极驱动器1030基于第一控制信号CONT1生成用于输出到栅极线GL的多个第一栅
极驱动信号和/或第二栅极驱动信号。栅极驱动器1030可顺序地将多个第一栅极驱动信号
和/或第二栅极驱动信号施加至栅极线GL，以驱动显示面板进行显示。

[0099] 数据驱动器1040从时序控制器1020接收第二控制信号CONT2和输出图像数据RGBD’。数据驱动器1040基于第二控制信号CONT2和输出图像数据RGBD’生成多个数据电压。
数据驱动器1040可将生成的多个数据电压施加至数据线DL。

[0100] 电压生成器1050向显示面板1010、时序控制器1020、栅极驱动器1030、数据驱动器1040以及潜在地另外的组件供应电力。具体地，电压生成器1050被配置成在时序控制器
1020的控制下供应分别经由在图9中示出的第一参考电压线vh和第二参考电压线vl传送的
第一参考电压和第二参考电压。电压生成器1050的配置可以是本领域已知的。在一个实现
方式中，电压生成器1050可以包括诸如DC/DC转换器之类的电压转换器和交叉开关
（crossbar switch）。所述电压转换器从输入电压生成具有不同电压水平的多个输出电压。
然后，所述交叉开关可以在时序控制器1020的控制下将这些输出电压选择性地耦合到第一
参考电压线vh和第二参考电压线vl，以便供应所要求的第一、第二参考电压。

[0101] 在各实施例中，栅极驱动器1030和/或数据驱动器1040可被设置在显示面板1010上，或者可以借助例如带式载体封装（Tape Carrier Package，TCP）而连接至显示面板
1010。例如，栅极驱动器1030可被集成在显示面板1010中作为阵列基板行驱动（gate 
driver on array，GOA）电路。

[0102] 显示装置1000的示例包括但不限于手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪。

[0103] 上述实施例是出于说明性目的而示出的，并且不应被解释为限制本发明的范围。在不脱离本发明的精神的前提下，本领域普通技术人员可以对所描述的实施例做出若干变
型和修改，这些变型和修改也应视为涵盖在本发明的范围之内。