本发明公开了一种基于FPGA的恒流型中频除尘电源火花闪络检测处理系统，包括FPGA模块，主控制器，电流滞环模块，滞环信号转换模块，带滞环的电压比较模块，采样调理模块，驱动模块；FPGA控制模块接收控制器信号和外部电路信号，通过内部算法实现检测和处理火花闪络，滞环信号转换模块将数字控制信号转换为电流滞环上下限模拟信号，电流滞环模块接收实际电流值和电流上下限设定值，产生驱动信号，带滞环的电压比较模块实时检测除尘电源输出电压的大小变化，向FPGA传送输出电压跃变信号。本发明基于恒流型除尘电源发生火花闪络时电流变化斜率特性，并辅以输出电压跃变特性来实现火花闪络检测，可提高火花闪络检测的准确性；充分利用硬件电路并行执行的特点，提高火花检测处理的快速性，改善系统的动态特性。
1.一种基于FPGA的恒流型中频除尘电源火花闪络检测处理系统，其特征在于，包括FPGA模块，控制器，滞环信号转换模块，电流滞环模块，带滞环的电压比较模块，采样调理模块和功率开关管驱动模块；
FPGA模块和控制器直接相连，FPGA模块将系统信息传送给控制器，控制器将控制信息写入FPGA模块内部，控制系统的运行；
滞环信号转换模块和FPGA模块相连，FPGA模块向滞环信号转换模块传送两路不同占空比的PWM数字信号，滞环信号转换模块将其转换为幅值正比于PWM数字信号占空比的直流电压模拟信号，作为电压比较模块的给定电压比较信号和电流滞环模块的电流滞环上下限给定信号；
电流滞环模块接收经过采样调理模块调理后的实际电流信号和电流滞环上下限给定信号，产生功率开关管的高频驱动信号，并传送给FPGA模块；
带滞环的电压比较模块接收经过采样调理模块调理后的实际电压信号和给定电压比较信号，得到电压比较结果信号，并传送给FPGA模块；
FPGA模块根据功率开关管的高频驱动信号和电压比较结果信号，实时检测火花闪络状态，并产生功率开关管驱动信号，传送给功率开关管驱动模块；
所述FPGA模块包括火花检测模块，火花处理模块和滞环信号处理模块；火花检测模块的输入连接电流滞环模块产生的高频开关管驱动信号和电压比较模块的电压比较结果信号；火花处理模块的输入连接火花检测模块的火花闪络输出信号、火花闪络清除信号以及时钟输入信号，输出的开关管锁死信号连接驱动模块的输入端，输出的闪络信号和短路信号连接主控制器；滞环信号处理模块的输入连接滞环上下限给定的PWM信号、火花闪络信号以及火花闪络清除信号，输出经处理后的滞环上下限PWM信号，与外部的滞环信号转换模块连接；
所述火花检测模块包括延时计数器0，延时计数器0的使能端和清零端连接反向处理后的高频驱动信号，延时计数器0的第三输出端和时钟信号经过或运算后连接延时计数器0的时钟输入端，延时计数器0的输出信号和电压比较结果信号经与运算后得到火花闪络输出信号。
2.根据权利要求1所述的基于FPGA的恒流型中频除尘电源火花闪络检测处理系统，其特征在于，所述火花处理电路包括驱动信号封锁计时电路，闪络状态清除电路，短路状态判断电路；
所述驱动信号封锁计时电路包括D触发器1，D触发器1的时钟输入端连接火花闪络信号，输出端连接延时计数器1的使能输入端；延时计数器1的溢出输出端连接D触发器2的信号输入端，D触发器2的输出经反向操作后与D触发器1和延时计数器1的清零端连接；
所述闪络状态清除电路包括D触发器3，D触发器3的时钟输入端和闪络信号输入端连接，D触发器3的清零端和闪络信号清除输入端连接；
所述短路状态判断电路包括延时计数器2、D触发器4和延时计数器3，延时计数器2的第二输出端和闪络信号输入端经或门运算后与延时计数器2的使能端连接；D触发器4的时钟输入端和火花清除信号输入端连接，输出端和延时计数器3的使能端连接；延时计数器3的第二输出端经过反向操作后连接到D触发器4的清零端和延时计数器3的清零端；
D触发器1的输出、延时计数器2第二输出端以及D触发器3的输出端经过或运算后共同作为驱动模块使能信号输出。
3.根据权利要求1所述的基于FPGA的恒流型中频除尘电源火花闪络检测处理系统，其特征在于，所述滞环信号处理模块由Verilog语言编程实现，所述模块输入为电流滞环上下限给定PWM信号、火花闪络信号以及火花闪络清除信号，检测滞环PWM信号的占空比，根据火花闪络状态控制给定的滞环PWM信号输出占空比。
4.根据权利要求1所述的基于FPGA的恒流型中频除尘电源火花闪络检测处理系统，其特征在于，所述滞环信号转换模块包括电压跟随器和巴特沃斯滤波电路，电压跟随器的输入连接FPGA模块输出的PWM波，输出连接巴特沃斯滤波电路的输入端，巴特沃斯滤波电路的输出连接电流滞环电路的电流上下限输入端。
5.根据权利要求1所述的基于FPGA的恒流型中频除尘电源火花闪络检测处理系统，其特征在于，所述采样调理模块包括变压器一次侧电流采样调理电路和变压器二次侧整流桥输出电压采样调理电路，对变压器一次侧电流和二次侧输出电压进行采样滤波隔离放大处理，将调理后的信号传送到电流滞环模块和电压比较模块。
6.根据权利要求1所述的基于FPGA的恒流型中频除尘电源火花闪络检测处理系统，其特征在于，所述电流滞环模块包括两个比较器和一个RS触发器，比较器1的正输入端接电流滞环的上限给定值，负输入端接采样调理电路输出的电流实际值；比较器2的正输入端接电流滞环的下限给定值，负输入端接采样调理电路输出的电流实际值；比较器1和比较器2的输出端分别接RS触发器的R端和S端，RS触发器的输出和FPGA的输入相连。
7.根据权利要求1所述的基于FPGA的恒流型中频除尘电源火花闪络检测处理系统，其特征在于，所述带滞环的电压比较模块包括电压比较器，电阻和二极管；电压比较器的一个输入端和输出端通过二极管连接，通过调节比较器输入输出端电阻的大小调节滞环环宽。
8.根据权利要求1所述的基于FPGA的恒流型中频除尘电源火花闪络检测处理系统，其特征在于，所述驱动模块将FPGA模块输出的驱动信号进行隔离放大，并将隔离放大后的驱动控制信号用于逆变器功率开关管的控制信号，控制开关管的导通与关断。
基于FPGA的恒流型中频除尘电源火花闪络检测处理系统
技术领域
[0001] 本发明涉及静电除尘领域，尤其涉及一种基于FPGA的恒流型中频除尘电源火花闪络检测处理系统。
背景技术
[0002] 高压除尘电源通过在两电极板间产生高压，使工业烟尘荷电并向极板方向运动从而达到工业除尘的目的。除尘电源以其除尘效率高效、工作可靠、维护方便的特点得到了广泛的应用。其中，除尘电源的输出电压通常运行在临界闪络电压附近，由于电源负载随工况不断变换，极易引起电源输出侧产生火花闪络，影响除尘效率，因此准确识别并正确处理除尘电源的火花闪络是提高除尘电源除尘效率和工作稳定性的关键因素。
[0003] 对火花状态的识别基于火花发生时负载电压电流的变化状态。目前大部分除尘电源对闪络的识别通过软件比较电流电压的大小变化判断闪络状态。软件算法涉及采样滤波及数据处理，控制器需要处理较多的采样数据，因此软件识别火花状态响应较慢。且对于恒流型除尘电源，火花闪络发生时，电路电流并不发生跳变，软件的准确识别较为困难，会造成火花闪络的误检和漏检，降低除尘效率。
发明内容
[0004] 发明目的：针对以上问题，本发明提出一种基于FPGA的恒流型中频除尘电源火花闪络检测处理系统。
[0005] 技术方案：为实现本发明的目的，本发明所采用的技术方案是：一种基于FPGA的恒流型中频除尘电源火花闪络检测处理系统，包括FPGA模块，控制器，滞环信号转换模块，电流滞环模块，带滞环的电压比较模块，采样调理模块和功率开关管驱动模块；FPGA模块和控制器直接相连，FPGA模块将系统信息传送给控制器，控制器将控制信息写入FPGA模块内部，控制系统的运行；滞环信号转换模块和FPGA模块相连，FPGA模块向滞环信号转换模块传送两路不同占空比的PWM数字信号，滞环信号转换模块将其转换为幅值正比于PWM数字信号占空比的直流电压模拟信号，作为电压比较模块的给定电压比较信号和电流滞环模块的电流滞环上下限给定信号；电流滞环模块接收经过采样调理模块调理后的实际电流信号和电流滞环上下限给定信号，产生功率开关管的高频驱动信号，并传送给FPGA模块；带滞环的电压比较模块接收经过采样调理模块调理后的实际电压信号和给定电压比较信号，得到电压比较结果信号，并传送给FPGA模块；FPGA模块根据功率开关管的高频驱动信号和电压比较结果信号，实时检测火花闪络状态，并产生功率开关管驱动信号，传送给功率开关管驱动模块。
[0006] 进一步地，所述FPGA模块包括火花检测模块，火花处理模块和滞环信号处理模块；火花检测模块的输入连接电流滞环模块产生的高频开关管驱动信号和电压比较模块的电压比较结果信号；火花处理模块的输入连接火花检测模块的火花闪络输出信号、火花闪络清除信号以及时钟输入信号，输出的开关管锁死信号连接驱动模块的输入端，输出的闪络信号和短路信号连接主控制器；滞环信号处理模块的输入连接滞环上下限给定的PWM信号、火花闪络信号以及火花闪络清除信号，输出经处理后的滞环上下限PWM信号，与外部的滞环信号转换模块连接。
[0007] 进一步地，所述火花检测模块包括延时计数器0，延时计数器0的使能端和清零端连接反向处理后的高频驱动信号，延时计数器0的第三输出端和时钟信号经过或运算后连接延时计数器0的时钟输入端，延时计数器0的输出信号和电压比较结果信号经与运算后得到火花闪络输出信号。
[0008] 进一步地，所述火花处理电路包括驱动信号封锁计时电路，闪络状态清除电路，短路状态判断电路；
[0009] 所述驱动信号封锁计时电路包括D触发器1，D触发器1的时钟输入端连接火花闪络信号，输出端连接延时计数器1的使能输入端；延时计数器1的溢出输出端连接D触发器2的信号输入端，D触发器2的输出经反向操作后与D触发器1和延时计数器1的清零端连接；
[0010] 所述闪络状态清除电路包括D触发器3，D触发器3的时钟输入端和闪络信号输入端连接，D触发器3的清零端和闪络信号清除输入端连接；
[0011] 所述短路状态判断电路包括延时计数器2、D触发器4和延时计数器3，延时计数器2的第二输出端和闪络信号输入端经或门运算后与延时计数器2的使能端连接；D触发器4的时钟输入端和火花清除信号输入端连接，输出端和延时计数器3的使能端连接；延时计数器3的第二输出端经过反向操作后连接到D触发器4的清零端和延时计数器3的清零端；
[0012] D触发器1的输出、延时计数器2第二输出端以及D触发器3的输出端经过或运算后共同作为驱动模块使能信号输出。
[0013] 进一步地，所述滞环信号处理模块由Verilog语言编程实现，所述模块输入为电流滞环上下限给定PWM信号、火花闪络信号以及火花闪络清除信号，检测滞环PWM信号的占空比，根据火花闪络状态控制给定的滞环PWM信号输出占空比。
[0014] 进一步地，所述滞环信号转换模块包括电压跟随器和巴特沃斯滤波电路，电压跟随器的输入连接FPGA模块输出的PWM波，输出连接巴特沃斯滤波电路的输入端，巴特沃斯滤波电路的输出连接电流滞环电路的电流上下限输入端。
[0015] 进一步地，所述采样调理模块包括变压器一次侧电流采样调理电路和变压器二次侧整流桥输出电压采样调理电路，对变压器一次侧电流和二次侧输出电压进行采样滤波隔离放大处理，将调理后的信号传送到电流滞环模块和电压比较模块。
[0016] 进一步地，所述电流滞环模块包括两个比较器和一个RS触发器，比较器1的正输入端接电流滞环的上限给定值，负输入端接采样调理电路输出的电流实际值；比较器2的正输入端接电流滞环的下限给定值，负输入端接采样调理电路输出的电流实际值；比较器1和比较器2的输出端分别接RS触发器的R端和S端，RS触发器的输出和FPGA的输入相连。
[0017] 进一步地，所述带滞环的电压比较模块包括电压比较器，电阻和二极管；电压比较器的一个输入端和输出端通过二极管连接，通过调节比较器输入输出端电阻的大小调节滞环环宽。
[0018] 进一步地，所述驱动模块将FPGA模块输出的驱动信号进行隔离放大，并将隔离放大后的驱动控制信号用于逆变器功率开关管的控制信号，控制开关管的导通与关断。
[0019] 有益效果：本发明对火花闪络的检测基于纯硬件电路，火花闪络检测处理算法均由FPGA实现，程序具有并行执行的特点，从而降低系统的时间常数，提高火花检测及处理的实时性、快速性。
[0020] 本发明对火花闪络的检测不再依靠简单的电流电压大小的跃变，通过引入火花闪络时电流的斜率参数，提高火花检测的准确性，增强系统运行的可靠性。
[0021] 本发明系统通过在一段时间内对火花次数进行计数，从而分辨出闪络状态和短路状态，为系统维护提供参考信息。
[0022] 本发明系统具有火花闪络后控制电源软起动的功能，避免启动阶段火花再次发生，提高系统运行的稳定性。
附图说明
[0023] 图1是本发明检测处理系统功能结构图；
[0024] 图2是本发明除尘电源系统发生闪络时一次侧电流、输出电压及驱动信号波形图；
[0025] 图3是本发明FPGA模块内部RTL级功能结构图；
[0026] 图4是本发明火花闪络检测电路图；
[0027] 图5是本发明火花闪络处理电路图；
[0028] 图6是本发明滞环信号处理功能流程图。
具体实施方式
[0029] 下面结合附图和实施例对本发明的技术方案作进一步的说明。
[0030] 如图1所示，本发明所述的基于FPGA的恒流型中频除尘电源火花闪络检测处理系统包括FPGA模块，控制器，滞环信号转换模块，电流滞环模块，带滞环的电压比较模块，采样调理模块，功率开关管驱动模块。
[0031] FPGA模块和控制器通过引脚直接相连，FPGA将系统的故障信息和状态信息通过引脚的高低电平传送给控制器，控制器通过将控制信息写入FPGA内部的RAM中来控制系统的运行参数。FPGA模块包括火花检测模块，火花处理模块以及滞环信号处理模块。
[0032] 滞环信号转换模块和FPGA模块相连，FPGA模块向滞环信号转换模块传送两路不同占空比的PWM数字信号，滞环信号转换模块将其转换为幅值正比于PWM数字信号占空比的直流电压模拟信号，作为电压比较模块的给定电压比较信号，也作为电流滞环模块的电流滞环上下限给定信号。滞环信号转换模块包括电压跟随器和巴特沃斯滤波电路。电压跟随器的输入接FPGA输出的PWM波，输出接巴特沃斯滤波电路的输入端，巴特沃斯滤波电路的输出接电流滞环电路的电流上下限输入端。
[0033] 采样调理模块对变压器一次侧电流和二次侧输出电压进行采样滤波隔离放大处理，将调理后的信号传送到电流滞环模块和电压比较模块。采样调理模块包括变压器一次侧电流采样调理电路，变压器二次侧整流桥输出电压采样调理电路，调理的过程包括对电压电流隔离、滤波、放大缩小等处理。
[0034] 电流滞环模块接收经过采样调理模块调理后的实际电流信号和电流滞环上下限给定信号，产生功率开关管的高频驱动信号，并将其传送给FPGA。电流滞环模块包括两个比较器和一个RS触发器。比较器1的正输入端接电流滞环的上限给定值，负输入端接采样调理电路输出的电流实际值。比较器2的正输入端接电流滞环的下限给定值，负输入端接采样调理电路输出的电流实际值。比较器1和比较器2的输出端分别接RS触发器的R端和S端，RS触发器的输出和FPGA的输入引脚相连。
[0035] 带滞环的电压比较模块接收经过采样调理模块调理后的实际电压信号和给定电压比较信号，得到电压比较结果信号，并送入FPGA。带滞环的电压比较模块包括电压比较器，电阻和二极管。电压比较器可实现电压比较的功能，电压比较器的一个输入端和输出端通过二极管连接，实现滞环功能，通过调节比较器输入输出端电阻的大小来调节滞环的环宽。
[0036] FPGA根据功率开关管的高频驱动信号和电压比较结果信号，通过内部算法实时检测火花闪络状态，并根据系统状态产生最终的功率开关管驱动信号，传送给外部驱动模块。驱动模块将FPGA输出的驱动信号进行隔离放大，并将隔离放大后的驱动控制信号用于逆变器功率开关管的控制信号，控制开关管的导通与关断。
[0037] 本发明恒流型中频除尘电源火花闪络检测的理论机理为，当恒流电源正常工作，电流上升到电流滞环上限使高频开关管关断时，变压器原边工作电流状态方程可以表示为：
[0038]
[0039] 式中，i为变压器原边电流；Ls为变压器漏感；Rs为线路等效电阻，该值很小；u0'为变压器副边等效到原边的电压。
[0040] 当恒流电源发生火花闪络时，变压器副边输出为短路状态，电流上升到电流滞环上限使高频开关管关断时，变压器原边工作电流状态方程可以表示为：
[0041]
[0042] 比较上述两式可得，在恒流电源发生火花闪络时，电流达到电流滞环上限使高频开关管关闭后，电流下降速率大幅度降低，因此到达电流滞环下限的时间被延长，使高频开关管驱动信号被封锁的时间延长。
[0043] 因此，检测出火花闪络时高频开关管异常封锁时间并辅以副边输出电压大幅度跌落，可快速准确地判断出火花闪络的发生。当恒流型除尘电源发生火花闪络时，其变压器副边输出电压、变压器原边电流及电源高频开关管驱动波形如图2所示。
[0044] 如图1和图3所示，FPGA模块包括火花检测模块，火花处理模块以及滞环信号处理模块。火花检测模块的输入连接电流滞环模块产生的高频开关管驱动信号和电压比较模块的电压比较结果信号，用于检测火花闪络状态。火花处理模块的输入连接火花检测模块的火花闪络输出信号、火花闪络清除信号以及时钟输入信号，模块输出的开关管锁死信号连接外部的驱动模块输入端，模块输出的闪络信号和短路信号连接外部的主控制器。滞环信号处理模块的输入连接滞环上下限给定的PWM信号、火花闪络信号以及火花闪络清除信号，输出经处理后的滞环上下限PWM信号，与外部的滞环信号转换模块连接，用于火花闪络后的软起动。
[0045] 如图4所示，火花检测模块包括延时计数器0，延时计数器0的使能端和清零端连接反向处理后的高频驱动信号，延时计数器0的第三输出端和时钟信号经过或运算后连接延时计数器0的时钟输入端，延时计数器0的输出信号和电压比较结果信号经与运算后得到火花闪络输出信号。当高频驱动信号为低电平时(对应开关管关断状态)，延时计数器0开始计时，当计数到达一定时间而驱动信号仍为低电平时，且电压比较结果信号为低电平时，判断此时发生火花闪络，输出高电平信号。
[0046] 如图5所示，火花处理电路包括驱动信号封锁计时电路，闪络状态清除电路，短路状态判断电路。
[0047] 驱动信号封锁计时电路包括D触发器1，D触发器1的时钟输入端连接火花闪络信号，输出端连接延时计数器1的使能输入端。延时计数器1的溢出输出端连接D触发器2的信号输入端，D触发器2的输出经反向操作后与D触发器1和延时计数器1的清零端连接。当有火花闪络信号输入时，D触发器1立即输出高电平，控制外部驱动模块关断所有开关管，停止输出功率，促使火花熄灭，同时延时计数器1开始计时，当计数值达到设定值时，计数器输出高电平信号，该信号清除D触发器1的输出，解除对功率开关管的封锁。
[0048] 闪络状态清除电路包括D触发器3，D触发器3的时钟输入端和闪络信号输入端连接，D触发器3的清零端和闪络信号清除输入端连接。当有火花闪络信号输入时，D触发器3输出高电平信号，控制所有功率开关管关断。待接收到主控制器发来的火花闪络清除信号时，清除D触发器3的输出，解除对开关管的封锁。
[0049] 短路状态判断电路包括延时计数器2、D触发器4和延时计数器3，延时计数器2的第二输出端和闪络信号输入端经或门运算后与延时计数器2的使能端连接。D触发器4的时钟输入端和火花清除信号输入端连接，输出端和延时计数器3的使能端连接。延时计数器3的第二输出端经过反向操作后连接到D触发器4的清零端和延时计数器3的清零端。当第一次火花清除信号输入时，延时计数器3开始计时，同时对火花信号进行计数。当延时计数器3计数时间未到，而延时计数器2的计数值达到设定值时，则判断系统出现短路状态，延时计数器2输出相应信号，控制关断开关管，并通知主控制器。
[0050] D触发器1的输出、延时计数器2第二输出端以及D触发器3的输出端经过或运算后共同作为驱动模块使能信号输出。
[0051] 如图6所示，滞环信号处理模块的功能电路由FPGA的Verilog语言编程实现。该模块的输入为电流滞环上下限给定PWM信号、火花闪络信号以及火花闪络清除信号。模块首先检测出滞环PWM信号的占空比，之后根据火花闪络状态控制给定的滞环PWM信号输出占空比。当滞环清除信号输入时，对应电源重新启动，模块控制滞环PWM信号的占空比由小到大以一定斜率增大，控制电路电流缓慢增长实现软起动功能。
