本发明公开了一种抗单粒子翻转的自检测自恢复同步复位D触发器，D触发器的时钟信号输入电路分别与时钟信号输入端C、自检测自恢复同步复位主锁存器和自检测自恢复同步复位从锁存器连接，能够产生一个与时钟信号输入端C逻辑状态相反和相同的输出信号CN、CP；SEU监测电路分别与自检测自恢复同步复位主锁存器及自检测自恢复同步复位从锁存器连接；自检测自恢复同步复位主锁存器分别与数据信号输入端D、复位信号输入端RN及自检测自恢复同步复位从锁存器连接；自检测自恢复同步复位从锁存器与输出电路连接；输出电路与第一输出端Q及第二输出端QN连接。本发明触发器状态可控能力强，抗单粒子翻转能力强，工作方式灵活。
1.一种抗单粒子翻转的自检测自恢复同步复位D触发器，其特征在于，包括时钟信号输入电路（1）、SEU监测电路（2）、自检测自恢复同步复位主锁存器（3），自检测自恢复同步复位从锁存器（4）和输出电路（5）；D触发器有三个输入端和两个输出端，三个输入端分别为时钟信号输入端C、复位信号输入端RN及数据信号输入端D，两个输出端分别为第一输出端Q和第二输出端QN；
时钟信号输入电路（1）分别与时钟信号输入端C、自检测自恢复同步复位主锁存器（2）和自检测自恢复同步复位从锁存器（3）连接，能够产生一个与时钟信号输入端C逻辑状态相反和相同的输出信号CN、CP；
SEU监测电路（2）分别与自检测自恢复同步复位主锁存器（3）及自检测自恢复同步复位从锁存器（4）连接；
自检测自恢复同步复位主锁存器（3）分别与数据信号输入端D、复位信号输入端RN及自检测自恢复同步复位从锁存器（4）连接；
自检测自恢复同步复位从锁存器（4）与输出电路（5）连接；
输出电路（5）与第一输出端Q及第二输出端QN连接；
SEU监测电路（2）有四个输入端和四个输出端，四个输入端分别为A1，B1，A2和B2，能够监测D触发器内部的敏感节点，四个输出端分别为S1，S1N，S2和S2N；
当监测到敏感节点A1和敏感节点B1在皮秒级时间内逻辑状态相同时，或敏感节点A2和敏感节点B2在皮秒级时间内逻辑状态相同时，则D触发器发生SEU；
当监测到敏感节点A1和敏感节点B1逻辑状态相反，且敏感节点A2和敏感节点B2逻辑状态相反时，则D触发器未发生SEU；
第一同或门的两个输入端分别连接A1及B1，输出端分别连接第一反相器的输入端和输出端S1；
第二同或门的两个输入端分别连接A2和B2，输出端分别连接第二反相器的输入端和输出端S2；
2.根据权利要求1所述的抗单粒子翻转的自检测自恢复同步复位D触发器，其特征在于，时钟信号输入电路（1）包括第一PMOS管、第二PMOS管、第一NMOS管及第二NMOS管；时钟信号输入电路（1）有一个输入端和两个输出端，一个输入端为时钟信号输入端C，两个输出端分别为CN和CP；
第一PMOS管、第二PMOS管的衬底接电源，第一NMOS管、第二NMOS管的衬底接地；
第一PMOS管的栅极Pg1连接时钟信号输入端C，源极Ps1接电源，漏极Pd1分别连接第一NMOS管的漏极Nd1、第二PMOS管的栅极Pg2、第二NMOS管的栅极Ng2及CN；第一NMOS管的栅极Ng1连接时钟信号输入端C，源极Ns1接地；第二PMOS管的源极Ps2接电源，漏极Pd2分别连接第二NMOS管的漏极Nd2及CP；第二NMOS管的源极Ns2接地。
3.根据权利要求1所述的抗单粒子翻转的自检测自恢复同步复位D触发器，其特征在于，自检测自恢复同步复位主锁存器（4）包括第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、电阻R1、开关S1及开关S1N；
其中，第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管构成第一主锁存器，第十PMOS管、第十一PMOS管、第十NMOS管、第十一NMOS管构成第一MOS电容；
当SEU监测电路（2）监测到SEU时，第一MOS电容的开关S1N闭合，将RC滤波结构引入第一主锁存器中，自检测自恢复同步复位主锁存器（4）工作在抗辐射加固模式；
当SEU监测电路（2）未监测到SEU时，第一MOS电容的开关S1N断开，第一主锁存器中无RC滤波结构，自检测自恢复同步复位主锁存器（4）工作在正常模式。
4.根据权利要求3所述的抗单粒子翻转的自检测自恢复同步复位D触发器，其特征在于，自检测自恢复同步复位主锁存器（4）有八个输入端和三个输出端，其中，第一个和第二个输入端分别与时钟信号输入电路（1）的输出端CP连接，第三个和第四个输入端与时钟信号输入电路（1）的输出端CN连接，第五个输入端与数据信号输入端D连接，第六个输入端与所述复位信号输入端RN连接，第七个输入端与S1连接，第八个输入端与S1N连接；三个输出端分别为A1、B1、D1；
第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管的衬底接电源，第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管的衬底接地；
第三PMOS管的栅极Pg3连接数据信号输入端D，源极Ps3接电源，漏极Pd3连接第四PMOS管的漏极Pd4、第三NMOS管的漏极Nd3、第五PMOS管的栅极Pg5、第六NMOS管的栅极Ng6；第四PMOS管的栅极Pg4连接复位信号输入端RN，源极Ps4接电源；第三NMOS管的栅极Ng3连接复位信号输入端RN，源极Ns3连接第四NMOS管的漏极Nd4；第四NMOS管的栅极Ng4连接数据信号输入端D，源极Ns4接地；第五PMOS管的源极Ps5接电源，漏极Nd5连接第六PMOS管的源极Ps6；第六PMOS管的栅极Pg6连接时钟信号输入电路（1）的输出端CP，漏极Pd6分别连接第五NMOS管的漏极Nd5、第七PMOS管的栅极Pg7、第七NMOS管的栅极Ng7、第九PMOS管的漏极Pd9、第八NMOS管的漏极Nd8及SEU监测电路（2）的输入端A1；第五NMOS管的栅极Ng5连接时钟信号输入电路（1）的输出端CN，源极Ns5连接第六NMOS管的漏极Nd6；第六NMOS管的源极Ns6接地；第七PMOS管的源极Ps7接电源，漏极Pd7分别连接第七NMOS管的漏极Nd7、电阻R1的正端、开关S1的一端及SEU监测电路（2）的输入端B1；第七NMOS管的源极Ns7接地；第八PMOS管的栅极Pg8连接电阻R1的负端，源极Ps8接电源，漏极Pd8连接第九PMOS管的源极Ps9；第九PMOS管的栅极Pg9连接CN；第八NMOS管的栅极Ng8连接时钟信号输入电路（1）的输出端CP，源极Ns8连接第九NMOS管的漏极Nd9；第九NMOS管的栅极Ng9连接电阻R1的负端；源极Ns9接地；开关S1另一端接电阻R1负端、开关S1N的一端及D1；开关S1N的另一端分别连接第十PMOS管的栅极Pg10，第十一PMOS管的栅极Pg11，第十NMOS管的栅极Ng10及第十一NMOS管的栅极Ng11；第十PMOS管的源极Ps10接电源，漏极Pd10接电源；第十一PMOS管的源极Ps11接电源，漏极Pd11接电源；第十NMOS管的源极Ns10接地，漏极Nd10接地；第十一NMOS管的源极Ns11接地，漏极Nd11接地。
5.根据权利要求1所述的抗单粒子翻转的自检测自恢复同步复位D触发器，其特征在于，自检测自恢复同步复位从锁存器（4）有七个输入端和三个输出端，其中，第一个和第二个输入端分别与时钟信号输入电路（1）的输出端CP连接，第三个和第四个输入端分别与时钟信号输入电路（1）的输出端CN连接，第五个输入端与D1连接，第六个输入端与S2连接，第七个输入端与S2N连接；三个输出端分别为A2、B2、D2；
自检测自恢复同步复位从锁存器（4）包括第十二PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管、第十六PMOS管、第十七PMOS管、第十八PMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、电阻R2、开关S2及开关S2N；
第十二PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管、第十六PMOS管、第十七PMOS管、第十八PMOS管的衬底接电源，第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管的衬底接地；
第十二PMOS管的栅极Pg12连接自检测自恢复同步复位主锁存器（3）的输出端D1，源极Ps12接电源，漏极Pd12连接第十三PMOS管的源极Ps13；第十三PMOS管的栅极Pg13连接时钟信号输入电路（1）的输出端CN，漏极Pd13分别连接第十二NMOS管的漏极Nd12、第十四PMOS管的栅极Pg14、第十四NMOS管的栅极Ng14、第十六PMOS管的漏极Pd16、第十五NMOS管的漏极Nd15及SEU监测电路（2）的输入端A2；第十二NMOS管的栅极Ng12连接时钟信号输入电路（1）的输出端CP，源极Ns12连接第十三NMOS管的漏极Nd13；第十三NMOS管的栅极Ng13连接自检测自恢复同步复位主锁存器（3）的输出端D1，源极Ns13接地；第十四PMOS管的源极Ps14接电源，漏极Pd14分别连接第十四NMOS管的漏极Nd14、电阻R2的正端、开关S2的一端及SEU监测电路（2）的输入端B2；第十四NMOS管的源极Ns14接地；第十五PMOS管的栅极Pg15连接电阻R2的负端，源极Ps15接电源，漏极Pd15连接第十六PMOS管的源极Ps16；第十六PMOS管的栅极Pg16连接时钟信号输入电路（1）的输出端CP；第十五NMOS管的栅极Ng15连接时钟信号输入电路（1）的输出端CN，源极Ns15连接第十六NMOS管的漏极Nd16；第十六NMOS管的栅极Ng16连接电阻R2的负端；源极Ns16接地；开关S2另一端接电阻R2负端、开关S2N的一端及D2；开关S2N的另一端分别连接第十七PMOS管的栅极Pg17，第十八PMOS管的栅极Pg18，第十七NMOS管的栅极Ng17及第十八NMOS管的栅极Ng18；第十七PMOS管的源极Ps17接电源，漏极Pd17接电源；第十八PMOS管的源极Ps18接电源，漏极Pd18接电源；第十七NMOS管的源极Ns17接地，漏极Nd17接地；第十八NMOS管的源极Ns18接地，漏极Nd18接地。
6.根据权利要求1所述的抗单粒子翻转的自检测自恢复同步复位D触发器，其特征在于，输出电路（5）包括一个输入端和两个输出端，输入端连接自检测自恢复同步复位从锁存器（4）的输出端D2，两个输出端分别为第一输出端Q和第二输出端QN；
输出电路（5）包括第十九PMOS管、第二十PMOS管、第二十一PMOS管、第二十二PMOS管、第二十三PMOS管、第十九NMOS管、第二十NMOS管、第二十一NMOS管、第二十二NMOS管和第二十三NMOS管；
第十九PMOS管、第二十PMOS管、第二十一PMOS管、第二十二PMOS管、第二十三PMOS管的衬底接电源，第十九NMOS管、第二十NMOS管、第二十一NMOS管、第二十二NMOS管、第二十三NMOS管的衬底接地；
第十九PMOS管的栅极Pg19连接自检测自恢复同步复位从锁存器（4）的输出端D2，源极Ps19接电源，漏极Pd19分别连接第十九NMOS管的漏极Nd19、第二十PMOS管的栅极Pg20及第二十NMOS管的栅极Ng20；第十九NMOS管的栅极Ng19连接自检测自恢复同步复位从锁存器（4）的输出端D2，源极Ns19接地；第二十PMOS管的源极Ps20接电源，漏极Pd20分别连接第二十NMOS管的漏极Nd20、第二十一PMOS管的栅极Pg21及第二十一NMOS管的栅极Ng21；第二十NMOS管的源极Ns20接地；第二十一个PMOS管的源极Ps21接电源，漏极Pd21分别连接第二十一NMOS管的漏极Nd21及第一输出端Q；第二十一NMOS管的源极Ns21接地；
第二十二PMOS管的栅极Pg22连接自检测自恢复同步复位从锁存器（4）的输出端D2，源极Ps22接电源，漏极Pd22分别连接第二十二NMOS管的漏极Nd22、第二十三PMOS管的栅极Pg23及第二十三NMOS管的栅极Ng23；第二十二NMOS管的栅极Ng22连接自检测自恢复同步复位从锁存器（4）的输出端D2，源极Ns22接地；第二十三PMOS管的源极Ps23接电源，漏极Pd23分别连接第二十三NMOS管的漏极Nd23及第二输出端QN；第二十三NMOS管的源极Ns23接地。
一种抗单粒子翻转的自检测自恢复同步复位D触发器
技术领域
[0001] 本发明属于D触发器技术领域，具体涉及一种抗单粒子翻转的自检测自恢复同步复位D触发器。
背景技术
[0002] 在宇宙空间环境中，集成电路很容易受到高能电离粒子辐射效应的影响。当高能粒子轰击器件内部敏感节点时，会引起逻辑电路输出从1到0或从0到1的翻转，电路功能紊乱，但器件本身并没有损坏，这称之为单粒子翻转(SEU)。包含触发器、锁存器、RAM的数字电路在辐照环境下很容易发生SEU，因此必须考虑对触发器进行抗单粒子翻转加固设计。触发器的加固设计目前采用三模冗余(TMR)技术，基于C单元的加固方法，双互锁存储单元(Dual interlocked storage cell,DICE)结构等，但以上电路可靠性的提高是以牺牲面积，功耗和速度为代价。
发明内容
[0003] 本发明所要解决的技术问题在于针对上述现有技术中的不足，提供一种抗单粒子翻转的自检测自恢复同步复位D触发器，状态可控能力强，抗单粒子翻转能力强，工作方式灵活，可有效减小集成电路软错误发生率，可广泛应用于航空、航天等领域的集成电路芯片中，也可应用于高速无辐照环境中。
[0004] 本发明采用以下技术方案：
[0005] 一种抗单粒子翻转的自检测自恢复同步复位D触发器，包括时钟信号输入电路、SEU监测电路、自检测自恢复同步复位主锁存器，自检测自恢复同步复位从锁存器和输出电路；D触发器有三个输入端和两个输出端，三个输入端分别为时钟信号输入端C、复位信号输入端RN及数据信号输入端D，两个输出端分别为第一输出端Q和第二输出端QN；
[0006] 时钟信号输入电路分别与时钟信号输入端C、自检测自恢复同步复位主锁存器和自检测自恢复同步复位从锁存器连接，能够产生一个与时钟信号输入端C逻辑状态相反和相同的输出信号CN、CP；
[0007] SEU监测电路分别与自检测自恢复同步复位主锁存器及自检测自恢复同步复位从锁存器连接；
[0008] 自检测自恢复同步复位主锁存器分别与数据信号输入端D、复位信号输入端RN及自检测自恢复同步复位从锁存器连接；
[0009] 自检测自恢复同步复位从锁存器与输出电路连接；
[0010] 输出电路与第一输出端Q及第二输出端QN连接。
[0011] 具体的，时钟信号输入电路包括第一PMOS管、第二PMOS管、第一NMOS管及第二NMOS管；时钟信号输入电路有一个输入端和两个输出端，一个输入端为时钟信号输入端C，两个输出端分别为CN和CP；
[0012] 第一PMOS管、第二PMOS管的衬底接电源，第一NMOS管、第二NMOS管的衬底接地；
[0013] 第一PMOS管的栅极Pg1连接时钟信号输入端C，源极Ps1接电源，漏极Pd1分别连接第一NMOS管的漏极Nd1、第二PMOS管的栅极Pg2、第二NMOS管的栅极Ng2及CN；第一NMOS管的栅极Ng1连接时钟信号输入端C，源极Ns1接地；第二PMOS管的源极Ps2接电源，漏极Pd2分别连接第二NMOS管的漏极Nd2及CP；第二NMOS管的源极Ns2接地。
[0014] 具体的，SEU监测电路有四个输入端和四个输出端，四个输入端分别为A1，B1，A2和B2，能够监测D触发器内部的敏感节点，四个输出端分别为S1，S1N，S2和S2N；
[0015] 当监测到敏感节点A1和敏感节点B1在皮秒级时间内逻辑状态相同时，或敏感节点A2和敏感节点B2在皮秒级时间内逻辑状态相同时，则D触发器发生SEU；
[0016] 当监测到敏感节点A1和敏感节点B1逻辑状态相反，且敏感节点A2和敏感节点B2逻辑状态相反时，则D触发器未发生SEU。
[0017] 进一步的，SEU监测电路包括两个同或门和两个反相器；
[0018] 第一同或门的两个输入端分别连接A1及B1，输出端分别连接第一反相器的输入端和输出端S1；
[0019] 第一反相器的输出端接输出端S1N；
[0020] 第二同或门的两个输入端分别连接A2和B2，输出端分别连接第二反相器的输入端和输出端S2；
[0021] 第二反相器的输出端接输出端S2N。
[0022] 具体的，自检测自恢复同步复位主锁存器包括第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、电阻R1、开关S1及开关S1N；
[0023] 其中，第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管构成第一主锁存器，第十PMOS管、第十一PMOS管、第十NMOS管、第十一NMOS管构成第一MOS电容；
[0024] 当SEU监测电路监测到SEU时，第一MOS电容的开关S1N闭合，电阻R1上的开关S1打开，将RC滤波结构引入第一主锁存器中，自检测自恢复同步复位主锁存器工作在抗辐射加固模式；
[0025] 当SEU监测电路未监测到SEU时，第一MOS电容的开关S1N断开，电阻R1上的开关S1闭合，第一主锁存器中无RC滤波结构，自检测自恢复同步复位主锁存器工作在正常模式。
[0026] 进一步的，自检测自恢复同步复位主锁存器有八个输入端和三个输出端，其中，第一个和第二个输入端分别与时钟信号输入电路的输出端CP连接，第三个和第四个输入端与时钟信号输入电路的输出端CN连接，第五个输入端与数据信号输入端D连接，第六个输入端与所述复位信号输入端RN连接，第七个输入端与S1连接，第八个输入端与S1N连接；三个输出端分别为A1、B1、D1；
[0027] 第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管的衬底接电源，第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管的衬底接地；
[0028] 第三PMOS管的栅极Pg3连接数据信号输入端D，源极Ps3接电源，漏极Pd3连接第四PMOS管的漏极Pd4、第三NMOS管的漏极Nd3、第五PMOS管的栅极Pg5、第六NMOS管的栅极Ng6；第四PMOS管的栅极Pg4连接复位信号输入端RN，源极Ps4接电源；第三NMOS管的栅极Ng3连接复位信号输入端RN，源极Ns3连接第四NMOS管的漏极Nd4；第四NMOS管的栅极Ng4连接数据信号输入端D，源极Ns4接地；第五PMOS管的源极Ps5接电源，漏极Nd5连接第六PMOS管的源极Ps6；第六PMOS管的栅极Pg6连接时钟信号输入电路的输出端CP，漏极Pd6分别连接第五NMOS管的漏极Nd5、第七PMOS管的栅极Pg7、第七NMOS管的栅极Ng7、第九PMOS管的漏极Pd9、第八NMOS管的漏极Nd8及SEU监测电路的输入端A1；第五NMOS管的栅极Ng5连接时钟信号输入电路的输出端CN，源极Ns5连接第六NMOS管的漏极Nd6；第六NMOS管的源极Ns6接地；第七PMOS管的源极Ps7接电源，漏极Pd7分别连接第七NMOS管的漏极Nd7、电阻R1的正端、开关S1的一端及SEU监测电路的输入端B1；第七NMOS管的源极Ns7接地；第八PMOS管的栅极Pg8连接电阻R1的负端，源极Ps8接电源，漏极Pd8连接第九PMOS管的源极Ps9；第九PMOS管的栅极Pg9连接CN；第八NMOS管的栅极Ng8连接时钟信号输入电路的输出端CP，源极Ns8连接第九NMOS管的漏极Nd9；第九NMOS管的栅极Ng9连接电阻R1的负端；源极Ns9接地；开关S1另一端接电阻R1负端、开关S1N的一端及D1；开关S1N的另一端分别连接第十PMOS管的栅极Pg10，第十一PMOS管的栅极Pg11，第十NMOS管的栅极Ng10及第十一NMOS管的栅极Ng11；第十PMOS管的源极Ps10接电源，漏极Pd10接电源；第十一PMOS管的源极Ps11接电源，漏极Pd11接电源；第十NMOS管的源极Ns10接地，漏极Nd10接地；第十一NMOS管的源极Ns11接地，漏极Nd11接地。
[0029] 具体的，自检测自恢复同步复位从锁存器有七个输入端和三个输出端，其中，第一个和第二个输入端分别与时钟信号输入电路的输出端CP连接，第三个和第四个输入端分别与时钟信号输入电路的输出端CN连接，第五个输入端与D1连接，第六个输入端与S2连接，第七个输入端与S2N连接；三个输出端分别为A2、B2、D2；
[0030] 自检测自恢复同步复位从锁存器包括第十二PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管、第十六PMOS管、第十七PMOS管、第十八PMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、电阻R2、开关S2及开关S2N；
[0031] 第十二PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管、第十六PMOS管、第十七PMOS管、第十八PMOS管的衬底接电源，第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管的衬底接地；
[0032] 第十二PMOS管的栅极Pg12连接自检测自恢复同步复位主锁存器的输出端D1，源极Ps12接电源，漏极Pd12连接第十三PMOS管的源极Ps13；第十三PMOS管的栅极Pg13连接时钟信号输入电路的输出端CN，漏极Pd13分别连接第十二NMOS管的漏极Nd12、第十四PMOS管的栅极Pg14、第十四NMOS管的栅极Ng14、第十六PMOS管的漏极Pd16、第十五NMOS管的漏极Nd15及SEU监测电路的输入端A2；第十二NMOS管的栅极Ng12连接时钟信号输入电路的输出端CP，源极Ns12连接第十三NMOS管的漏极Nd13；第十三NMOS管的栅极Ng13连接自检测自恢复同步复位主锁存器的输出端D1，源极Ns13接地；第十四PMOS管的源极Ps14接电源，漏极Pd14分别连接第十四NMOS管的漏极Nd14、电阻R2的正端、开关S2的一端及SEU监测电路的输入端B2；第十四NMOS管的源极Ns14接地；第十五PMOS管的栅极Pg15连接电阻R2的负端，源极Ps15接电源，漏极Pd15连接第十六PMOS管的源极Ps16；第十六PMOS管的栅极Pg16连接时钟信号输入电路的输出端CP；第十五NMOS管的栅极Ng15连接时钟信号输入电路的输出端CN，源极Ns15连接第十六NMOS管的漏极Nd16；第十六NMOS管的栅极Ng16连接电阻R2的负端；源极Ns16接地；开关S2另一端接电阻R2负端、开关S2N的一端及D2；开关S2N的另一端分别连接第十七PMOS管的栅极Pg17，第十八PMOS管的栅极Pg18，第十七NMOS管的栅极Ng17及第十八NMOS管的栅极Ng18；第十七PMOS管的源极Ps17接电源，漏极Pd17接电源；第十八PMOS管的源极Ps18接电源，漏极Pd18接电源；第十七NMOS管的源极Ns17接地，漏极Nd17接地；第十八NMOS管的源极Ns18接地，漏极Nd18接地。
[0033] 具体的，输出电路包括一个输入端和两个输出端，输入端连接自检测自恢复同步复位从锁存器的输出端D2，两个输出端分别为第一输出端Q和第二输出端QN；
[0034] 输出电路包括第十九PMOS管、第二十PMOS管、第二十一PMOS管、第二十二PMOS管、第二十三PMOS管、第十九NMOS管、第二十NMOS管、第二十一NMOS管、第二十二NMOS管和第二十三NMOS管；
[0035] 第十九PMOS管、第二十PMOS管、第二十一PMOS管、第二十二PMOS管、第二十三PMOS管的衬底接电源，第十九NMOS管、第二十NMOS管、第二十一NMOS管、第二十二NMOS管、第二十三NMOS管的衬底接地；
[0036] 第十九PMOS管的栅极Pg19连接自检测自恢复同步复位从锁存器的输出端D2，源极Ps19接电源，漏极Pd19分别连接第十九NMOS管的漏极Nd19、第二十PMOS管的栅极Pg20及第二十NMOS管的栅极Ng20；第十九NMOS管的栅极Ng19连接自检测自恢复同步复位从锁存器的输出端D2，源极Ns19接地；第二十PMOS管的源极Ps20接电源，漏极Pd20分别连接第二十NMOS管的漏极Nd20、第二十一PMOS管的栅极Pg21及第二十一NMOS管的栅极Ng21；第二十NMOS管的源极Ns20接地；第二十一个PMOS管的源极Ps21接电源，漏极Pd21分别连接第二十一NMOS管的漏极Nd21及第一输出端Q；第二十一NMOS管的源极Ns21接地；
[0037] 第二十二PMOS管的栅极Pg22连接自检测自恢复同步复位从锁存器的输出端D2，源极Ps22接电源，漏极Pd22分别连接第二十二NMOS管的漏极Nd22、第二十三PMOS管的栅极Pg23及第二十三NMOS管的栅极Ng23；第二十二NMOS管的栅极Ng22连接自检测自恢复同步复位从锁存器的输出端D2，源极Ns22接地；第二十三PMOS管的源极Ps23接电源，漏极Pd23分别连接第二十三NMOS管的漏极Nd23及第二输出端QN；第二十三NMOS管的源极Ns23接地。
[0038] 与现有技术相比，本发明至少具有以下有益效果：
[0039] 本发明一种抗单粒子翻转的自检测自恢复同步复位D触发器，通过SEU监测电路判断同步复位D触发器是否发生单粒子翻转，若监测到SEU则自动引入RC滤波结构将触发器配置为抗单粒子翻转的自检测自恢复同步复位D触发器，若未监测到SEU则将触发器配置为常用同步复位主从D触发器，可实现单粒子翻转监测和电路抗辐射加固于一体，且能根据监测结果选择不同类型D触发器，使其可以广泛应用于高速无辐照环境和空间环境。
[0040] 进一步的，时钟信号输入电路产生D触发器的时钟信号及其反信号，作为电路中带控制信号的反相器的控制信号。
[0041] 进一步的，SEU监测电路用于监测D触发器中敏感节点，并根据敏感节点的逻辑值判断D触发器是否发生单粒子翻转。
[0042] 进一步的，自检测自恢复同步复位主锁存器通过SEU监测电路判断主锁存器是否发生单粒子翻转，若监测到SEU则自动引入RC滤波结构将该主锁存器配置为抗单粒子翻转主锁存器，若未监测到SEU则将该主锁存器配置为常用主锁存器。
[0043] 进一步的，自检测自恢复从锁存器通过SEU监测电路判断从锁存器是否发生单粒子翻转，若监测到SEU则自动引入RC滤波结构将该从锁存器配置为抗单粒子翻转从锁存器，若未监测到SEU则将从该锁存器配置为常用从锁存器。
[0044] 进一步的，输出电路则缓冲输出自检测自恢复同步复位D触发器输入信号及其反信号。
[0045] 综上所述，本发明触发器状态可控能力强，抗单粒子翻转能力强，工作方式灵活，可有效减小集成电路软错误发生率，可广泛应用于航空、航天等领域的集成电路芯片中，也可应用于高速无辐照环境中。
[0046] 下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。
附图说明
[0047] 图1为本发明抗单粒子翻转的自检测自恢复同步复位D触发器结构示意图；
[0048] 图2为本发明抗单粒子翻转的自检测自恢复同步复位D触发器中时钟信号输入电路的电路结构示意图；
[0049] 图3为本发明抗单粒子翻转的自检测自恢复同步复位D触发器中SEU监测电路的电路结构示意图；
[0050] 图4为本发明抗单粒子翻转的自检测自恢复同步复位D触发器中自检测自恢复同步复位主锁存器的电路结构示意图；
[0051] 图5为本发明抗单粒子翻转的自检测自恢复同步复位D触发器中自检测自恢复同步复位从锁存器的电路结构示意图；
[0052] 图6为本发明抗单粒子翻转的自检测自恢复同步复位D触发器中输出电路的电路结构示意图；
[0053] 图7为本发明D触发器B1节点监测到SEU的仿真波形；
[0054] 图8为通用同步复位D触发器在B1节点监测到SEU的仿真波形；
[0055] 图9为本发明D触发器在电路中敏感节点没有监测到SEU的仿真波形。
[0056] 其中：1.时钟信号输入电路；2.SEU监测电路；3.自检测自恢复同步复位主锁存器；4.自检测自恢复同步复位从锁存器；5.输出电路。
具体实施方式
[0057] 在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
[0058] 本发明提供了一种抗单粒子翻转的自检测自恢复同步复位D触发器，通过SEU监测电路判断同步复位D触发器是否发生单粒子翻转，若监测到SEU则自动引入RC滤波结构将触发器配置为抗单粒子翻转的自检测自恢复同步复位D触发器，若未监测到SEU则将触发器配置为常用同步复位主从D触发器。
[0059] 请参阅图1，本发明一种抗单粒子翻转的自检测自恢复同步复位D触发器，包括：时钟信号输入电路1、SEU监测电路2、自检测自恢复同步复位主锁存器3，自检测自恢复同步复位从锁存器4和输出电路5；
[0060] D触发器有三个输入端和两个输出端，三个输入端分别为时钟信号输入端C、复位信号输入端RN及数据信号输入端D，两个输出端分别为第一输出端Q和第二输出端QN。其中，时钟信号输入端C输入的时钟信号为CLK，复位信号输入端RN输入的复位信号为RESET_N，数据信号输入端D输入的数据为DIN。
[0061] 时钟输入信号电路1分别与时钟信号输入端C、自检测自恢复同步复位主锁存器3及自检测自恢复同步复位从锁存器4连接；SEU监测电路2分别与自检测自恢复同步复位主锁存器3及自检测自恢复同步复位从锁存器4连接；自检测自恢复同步复位主锁存器3分别与数据信号输入端D、复位信号输入端RN及自检测自恢复同步复位从锁存器4连接；自检测自恢复同步复位从锁存器4与输出电路5连接；输出电路5与第一输出端Q及第二输出端QN连接。
[0062] 请参阅图2，时钟信号输入电路1具体包括：
[0063] 时钟信号输入电路1包括一个输入端和两个输出端，输入端为时钟信号输入端C，两个输出端分别为CN和CP。
[0064] 时钟信号输入电路1包括第一PMOS管、第二PMOS管、第一NMOS管及第二NMOS管。
[0065] 第一PMOS管、第二PMOS管的衬底接电源VDD，第一NMOS管、第二NMOS管的衬底接地GND。
[0066] 第一PMOS管的栅极Pg1连接时钟信号输入端C，源极Ps1接电源VDD，漏极Pd1分别连接第一NMOS管的漏极Nd1、第二PMOS管的栅极Pg2、第二NMOS管的栅极Ng2及CN；第一NMOS管的栅极Ng1连接时钟信号输入端C，源极Ns1接地GND；第二PMOS管的源极Ps2接电源VDD，漏极Pd2分别连接第二NMOS管的漏极Nd2及CP；第二NMOS管的源极Ns2接地GND。
[0067] 时钟信号输入电路1能够产生一个与时钟信号输入端C逻辑状态相反和相同的输出信号CN、CP。
[0068] 请参阅图3，SEU监测电路2具体包括：
[0069] 包括两个同或门和两个反相器，四个输入端和四个输出端，四个输入端分别为A1，B1，A2和B2，四个输出端分别为S1，S1N，S2和S2N。
[0070] 第一同或门的两个输入端分别连接A1及B1，输出端分别连接第一反相器的输入端和S1；
[0071] 第一反相器的输出端接S1N；
[0072] 第二同或门的两个输入端分别连接A2和B2，输出端分别连接第二反相器的输入端和S2；
[0073] 第二反相器的输出端接S2N。
[0074] SEU监测电路2监测D触发器内部敏感节点A1、B1、A2、B2，当监测到敏感节点A1和敏感节点B1在很短时间内逻辑状态相同时，或敏感节点A2和敏感节点B2在很短时间内逻辑状态相同时，则D触发器发生SEU；当监测到敏感节点A1和敏感节点B1逻辑状态相反，且敏感节点A2和敏感节点B2逻辑状态相反时，则D触发器未发生SEU。
[0075] 请参阅图4，自检测自恢复同步复位主锁存器3具体包括：
[0076] 八个输入和三个输出端，其中，第一个和第二个输入端分别与CP连接，第三个和第四个输入端分别与CN连接，第五个输入端与数据信号输入端D连接，第六个输入端与复位信号输入端RN连接，第七个输入端与S1连接，第八个输入端与S1N连接；三个输出端分别为A1、B1、D1。
[0077] 自检测自恢复同步复位主锁存器3包括第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、电阻R1、开关S1及开关S1N。
[0078] 第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管的衬底接电源VDD，第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管的衬底接地GND。
[0079] 第三PMOS管的栅极Pg3连接数据信号输入端D，源极Ps3接电源VDD，漏极Pd3连接第四PMOS管的漏极Pd4、第三NMOS管的漏极Nd3、第五PMOS管的栅极Pg5、第六NMOS管的栅极Ng6；第四PMOS管的栅极Pg4连接复位信号输入端RN，源极Ps4接电源VDD；第三NMOS管的栅极Ng3连接复位信号输入端RN，源极Ns3连接第四NMOS管的漏极Nd4；第四NMOS管的栅极Ng4连接数据信号输入端D，源极Ns4接地GND；第五PMOS管的源极Ps5接电源VDD，漏极Nd5连接第六PMOS管的源极Ps6；第六PMOS管的栅极Pg6连接CP，漏极Pd6分别连接第五NMOS管的漏极Nd5、第七PMOS管的栅极Pg7、第七NMOS管的栅极Ng7、第九PMOS管的漏极Pd9、第八NMOS管的漏极Nd8及A1；第五NMOS管的栅极Ng5连接CN，源极Ns5连接第六NMOS管的漏极Nd6；第六NMOS管的源极Ns6接地；第七PMOS管的源极Ps7接电源，漏极Pd7分别连接第七NMOS管的漏极Nd7、电阻R1的正端、开关S1的一端及B1；第七NMOS管的源极Ns7接地GND；第八PMOS管的栅极Pg8连接电阻R1的负端，源极Ps8接电源VDD，漏极Pd8连接第九PMOS管的源极Ps9；第九PMOS管的栅极Pg9连接CN；第八NMOS管的栅极Ng8连接CP，源极Ns8连接第九NMOS管的漏极Nd9；第九NMOS管的栅极Ng9连接R1的负端，源极Ns9接地；开关S1另一端接R1负端、开关S1N的一端及D1；开关S1N的另一端分别连接第十PMOS管的栅极Pg10，第十一PMOS管的栅极Pg11，第十NMOS管的栅极Ng10及第十一NMOS管的栅极Ng11；第十PMOS管的源极Ps10接电源VDD，漏极Pd10接电源VDD；第十一PMOS管的源极Ps11接电源VDD，漏极Pd11接电源VDD；第十NMOS管的源极Ns10接地GND，漏极Nd10接地GND；第十一NMOS管的源极Ns11接地GND，漏极Nd11接地GND。
[0080] 自检测自恢复同步复位主锁存器3中，第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管构成第一主锁存器，第十PMOS管、第十一PMOS管、第十NMOS管、第十一NMOS管构成第一MOS电容。当SEU监测电路2监测到SEU时，电阻R1上的开关S1断开，第一MOS电容的开关S1N闭合，将RC滤波结构引入到第一主锁存器中，即可滤除掉高能粒子对敏感节点的影响，自检测自恢复同步复位主锁存器3工作在抗辐射加固模式；当SEU监测电路2未监测到SEU时，电阻R1上的开关S1闭合，第一MOS电容的开关S1N断开，第一主锁存器中无RC滤波结构，自检测自恢复同步复位主锁存器3工作在正常模式。
[0081] 请参阅图5，自检测自恢复同步复位从锁存器4具体包括：
[0082] 七个输入和三个输出端，其中，第一个和第二个输入端分别与CP连接，第三个和第四个输入端分别与CN连接，第五个输入端与所述数据信号输入端D1连接，第六个输入端与S2连接，第七个输入端与S2N连接；三个输出端分别为A2、B2、D2。
[0083] 自检测自恢复同步复位从锁存器4包括第十二PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管、第十六PMOS管、第十七PMOS管、第十八PMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、电阻R2、开关S2及开关S2N。
[0084] 第十二PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管、第十六PMOS管、第十七PMOS管、第十八PMOS管的衬底接电源VDD，第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管的衬底接地GND。
[0085] 第十二PMOS管的栅极Pg12连接D1，源极Ps12接电源VDD，漏极Pd12连接第十三PMOS管的源极Ps13；第十三PMOS管的栅极Pg13连接CN，漏极Pd13分别连接第十二NMOS管的漏极Nd12、第十四PMOS管的栅极Pg14、第十四NMOS管的栅极Ng14、第十六PMOS管的漏极Pd16、第十五NMOS管的漏极Nd15及A2；第十二NMOS管的栅极Ng12连接CP，源极Ns12连接第十三NMOS管的漏极Nd13；第十三NMOS管的栅极Ng13连接D1，源极Ns13接地GND；第十四PMOS管的源极Ps14接电源VDD，漏极Pd14分别连接第十四NMOS管的漏极Nd14、电阻R2的正端、开关S2的一端及B2；第十四NMOS管的源极Ns14接地GND；第十五PMOS管的栅极Pg15连接电阻R2的负端，源极Ps15接电源VDD，漏极Pd15连接第十六PMOS管的源极Ps16；第十六PMOS管的栅极Pg16连接CP；第十五NMOS管的栅极Ng15连接CN，源极Ns15连接第十六NMOS管的漏极Nd16；第十六NMOS管的栅极Ng16连接R2的负端；源极Ns16接地GND；开关S2另一端接R2负端、开关S2N的一端及D2；开关S2N的另一端分别连接第十七PMOS管的栅极Pg17，第十八PMOS管的栅极Pg18，第十七NMOS管的栅极Ng17及第十八NMOS管的栅极Ng18；第十七PMOS管的源极Ps17接电源VDD，漏极Pd17接电源VDD；第十八PMOS管的源极Ps18接电源VDD，漏极Pd18接电源VDD；第十七NMOS管的源极Ns17接地GND，漏极Nd17接地GND；第十八NMOS管的源极Ns18接地GND，漏极Nd18接地GND。
[0086] 自检测自恢复同步复位从锁存器4与自检测自恢复同步复位主锁存器3的工作原理基本相同，在此不再赘述。
[0087] 请参阅图6，输出电路5具体包括：
[0088] 一个输入和两个输出端，输入端连接D2，两个输出端分别为第一输出端Q和第二输出端QN。
[0089] 输出电路5包括第十九PMOS管、第二十PMOS管、第二十一PMOS管、第二十二PMOS管、第二十三PMOS管、第十九NMOS管、第二十NMOS管、第二十一NMOS管、第二十二NMOS管、第二十三NMOS管。
[0090] 第十九PMOS管、第二十PMOS管、第二十一PMOS管、第二十二PMOS管、第二十三PMOS管的衬底接电源VDD，第十九NMOS管、第二十NMOS管、第二十一NMOS管、第二十二NMOS管、第二十三NMOS管的衬底接地GND。
[0091] 第十九PMOS管的栅极Pg19连接D2，源极Ps19接电源VDD，漏极Pd19分别连接第十九NMOS管的漏极Nd19、第二十PMOS管的栅极Pg20及第二十NMOS管的栅极Ng20；第十九NMOS管的栅极Ng19连接D2，源极Ns19接地GND；第二十PMOS管的源极Ps20接电源VDD，漏极Pd20分别连接第二十NMOS管的漏极Nd20、第二十一PMOS管的栅极Pg21及第二十一NMOS管的栅极Ng21；第二十NMOS管的源极Ns20接地GND；第二十一个PMOS管的源极Ps21接电源VDD，漏极Pd21分别连接第二十一NMOS管的漏极Nd21及第一输出端Q；第二十一NMOS管的源极Ns21接地GND。
[0092] 第二十二PMOS管的栅极Pg22连接D2，源极Ps22接电源VDD，漏极Pd22分别连接第二十二NMOS管的漏极Nd22、第二十三PMOS管的栅极Pg23及第二十三NMOS管的栅极Ng23；第二十二NMOS管的栅极Ng22连接D2，源极Ns22接地GND；第二十三PMOS管的源极Ps23接电源VDD，漏极Pd23分别连接第二十三NMOS管的漏极Nd23及第二输出端QN；第二十三NMOS管的源极Ns23接地GND。
[0093] 该输出电路完成输出缓冲，输出相位相反的信号。
[0094] 请参阅图7，给出了在本发明D触发器B1节点监测到SEU的仿真波形，从图中可以看出由于RC低通滤波结构的引入，保证了触发器输出端并没有发生错误翻转，为了对比起见，给出了通用同步复位D触发器在B1节点监测到SEU的仿真波形，如图8所示，由于通用同步复位D触发器无抗辐照加固结构，粒子轰击后，引起触发器输出端Q的输出波形发生错误翻转。
[0095] 请参阅图9，给出了在本发明D触发器在电路中敏感节点没有监测到SEU的仿真波形，从图中可以看出触发器输出正常，且没有启动RC滤波结构。
[0096] 本发明实施例提供的抗单粒子翻转的自检测自恢复同步复位D触发器，相较于现有技术，本发明通过SEU监测电路判断同步复位D触发器是否发生单粒子翻转，若监测到SEU则自动引入RC滤波结构将触发器配置为抗单粒子翻转的自检测自恢复同步复位D触发器，若未监测到SEU则将触发器配置为常用同步复位主从D触发器。本发明触发器状态可控能力强，抗单粒子翻转能力强，工作方式灵活，可有效减小集成电路软错误发生率，可广泛应用于航空、航天等领域的集成电路芯片中，也可应用于高速无辐照环境中。
[0097] 以上内容仅为说明本发明的技术思想，不能以此限定本发明的保护范围，凡是按照本发明提出的技术思想，在技术方案基础上所做的任何改动，均落入本发明权利要求书的保护范围之内。
