一种基于选择网络的片上时延线

摘要

本发明提供一种基于选择网络的片上时延线，包括单端片上时延线和其对应的单端时延选择网络、差分片上时延线和其对应的差分时延选择网络。本发明能通过电信号进行控制，对输入射频信号造成特定的时间延迟，可以实现片上2GHz～20GHz范围内最大1ns左右的时延。

权利要求

1.一种基于选择网络的片上时延线，其特征在于，其包括单端片上时延线和其对应的

单端时延选择网络、差分片上时延线和其对应的差分时延选择网络；

所述的单端片上时延线结构包括片上可调电容CS0，CS1，CS2，CS3，CS4，……CSn-2，CSn-1，CSn、片上电感LS1，LS2，LS3，LS4，……LSn-2，LSn-1，LSn和片上电阻RS0，电感LS1的一端与电容CS0的一端相连，电感LS1的另一端与电容CS1的一端和电感LS2的一端相连，电感LS2的另一端与电容CS2的一端和电感LS3的一端相连，依次类推，电感LSn-1的另一端与电容CSn-1的一端和电感LSn的一端相连，最后一个电感LSn与电容CSn的一端相连，所有片上电容的另一端都与电路的地相连；每个片上电容与其下标相同的电感组成一个时延单元，每个时延单元连接成单端低通滤波器形式，单端片上时延线的输入端IS提供射频输入信号，单端片上时延线

输出信号包括OS0、OS1、OS2、OS3、OS4、……OSn-3、OSn-2、OSn-1、OSn，输出信号的位置位于电感的端口，OS0位于电感LS1的一端，OS1位于电感LS1的另一端，OS2位于电感LS2的另一端，依次类推，OSn位于电感LSn的另一端，片上电阻RS0接在时延线的末端，一端接OSn，另一端接地，所述的电阻RS0的值等于根据时延线电感、电容值计算的特征阻抗值；其中，n表示单端时延线时延单元数量，n≥1；

所述的片上可调电容CS0，CS1，CS2，CS3，CS4，……CSn-2，CSn-1，CSn均为使用N型金属-氧化物-半导体场效应晶体管控制的开关电容阵列，所述的开关电容阵列包括片上电容CSA0、CSA1、CSA2、CSA3、CSA4、……、CSAm、NMOS晶体管MS1、MS2、MS3、MS4、……、MSm，电容CSA1的一端与晶体管MS1的漏极连接，晶体管MS1的源极接地，组成第1开关支路，电容CSA2的一端与晶体管MS2的漏极连接，晶体管MS2的源极接地，组成第2开关支路，依次类推，电容CSAm的一端与晶体管MSm的漏极连接，晶体管Mm的源极接地，组成第m开关支路；固定电容CSA0的一端接地，电容CSA0的另一端分别与电容CSA1、CSA2、CSA3、CSA4、……、CSAm的另一端相连，该端口标记为OS；晶体管MS1的栅极接控制信号GS1，晶体管MS2的栅极接控制信号GS2，依次类推，晶体管MSm的栅极接控制信号GSm，端口OS对应所述的单端时延线的OS0、OS1、OS2、……、OSn；其中，m表示单端时延线的开关电容阵列开关支路数量，m≥1；

所述的片上电感为片上八边形螺旋电感，电感的绕线方式为正八边形，电感主体使用

工艺允许的最厚层金属，电感采用左进右出的结构以缩小两个级联电感的连线距离，线圈

的匝数和内径根据所需的时延步进调整；电感的左侧为输出信号OSk-1，右侧为输出信号

OSk，其中，n≥k≥1；

所述的差分片上时延线结构包括片上电容CD0、CD1、CD2、CD3、CD4、……CDq-2、CDq-1、CDq、片上电感LDP1、LDP2、LDP3、LDP4、……、LDPq-2、LDPq-1、LDPq、LDN1、LDN2、LDN3、LDN4、……LDNq-2、LDNq-1、LDNq和片上电阻RD0；电感LDP1的一端与电容CD0的一端相连，电感LDP1的另一端与电容CD1的一端和电感LDP2的一端相连，电感LDP2的另一端与电容CD2的一端和电感LDP3的一端相连，依次类推，电感LDPq-1的另一端与电容CDq-1的一端和电感LDPq的一端相连；电感LDN1的一端与电容CD0的另一端相连，电感LDN1的另一端与电容CD1的另一端和电感LDN2的一端相连，电感LDN2的另一端与电容CD2的另一端和电感LDN3的一端相连，依次类推，电感LDNq-1的另一端与电容CDq-1的另一端和电感LDNq的一端相连，CD1、LDP1、LDN1组成一个时延单元，依次类推，所述的差分片上时延线结构共包括q个时延单元，每个时延单元电路连接成差分低通滤波器形式，差分片上时延线的输入端IDP、IDN提供差分射频输入信号，差分片上时延线输出信号包括(ODP0，ODN0)、(ODP1，ODN1)、(ODP2，ODN2)、(ODP3，ODN3)、……、(ODPq-2，ODNq-2)、(ODPq-1，ODNq-1)、(ODPq，ODNq)，ODP0位于电感LDP1的一端，ODN0位于电感LDN1的一端，ODP1位于电感LDP1的另一端，ODN1位于电感LDN1的另一端，ODP2位于电感LDP2的另一端，ODN2位于电感LDN2的另一端，依次类推，ODPq位于电感LDPq的另一端，ODNq位于电感LDNq的另一端，片上电阻RD0接在时延线的末端，一端接ODPq，另一端接ODNq；电阻RD0的值等于根据时延线电感、电容值计算的特征阻抗值；其中，q表示差分时延线时延单元数量，q≥1；

所述的差分时延线的片上电容CD0、CD1、CD2、CD3、CD4、……CDq-2、CDq-1、CDq均为使用N型金属-氧化物-半导体场效应晶体管控制的开关电容阵列，其包括片上电容CDA0、CDA11、CDA12、CDA21、CDA22、CDA31、CDA32、CDA41、CDA42、……、CDAp1、CDAp2、NMOS晶体管MD11、MD12、MD13、MD21、MD22、MD23、MD31、MD32、MD33、MD41、MD42、MD43、……、MDp1、MDp2、MDp3，电容CDA11的一端与晶体管MD11，MD12的漏极连接，晶体管MD12的源极接地；电容CDA12的一端与晶体管MD11源极，MD13的漏极连接，晶体管MD13的源极接地，组成第1个开关支路，依次类推，电容CDAp1的一端与晶体管MDp1，MDp2的漏极连接，晶体管MDp2的源极接地；电容CDAp2的一端与晶体管MDp1源极，MDp3的漏极连接，晶体管MDp3的源极接地，组成第p个开关支路；固定电容CDA0的一端分别与电容CDA11、CDA21、CDA31、CDA41、……、CDAp1的另一端相连，该端口标记为ODP；固定电容CDA0的另一端分别与电容CDA12、CDA22、CDA32、CDA42、……、CDAp2的另一端相连，该端口标记为ODN；晶体管MD11的栅极接控制信号GD11，MD12的栅极接控制信号GD12，MD13的栅极接控制信号GD13，依次类推，晶体管MDp1的栅极接控制信号GDp1，MDp2的栅极接控制信号GDp2，MDp3的栅极接控制信号GDp3；端口ODP对应差分时延线的ODP0、ODP1、ODP2、……、ODPq，端口ODN对应差分时延线的ODN0、ODN1、ODN2、……、ODNq；每个开关支路中的两个电容的电容值相等，CDA11与CDA12电容值相等，CDA21与CDA22电容值相等，依次类推，CDAp1与CDAp2电容值相等；其中，p表示差分时延线的开关电容阵列开关支路数量，p≥1；

所述的差分时延线的片上电感LDP1、LDP2、LDP3、LDP4、……、LDPq-2、LDPq-1、LDPq、LDN1、LDN2、LDN3、LDN4、……LDNq-2、LDNq-1、LDNq均为相互耦合的片上八边形螺旋电感，电感主体使用工艺允许的最厚层金属；电感采用左进右出的结构以缩小两组级联电感的连线距离；线圈的匝数和内径根据所需的时延步进调整，LDP电感和相同下标序号的LDN电感使用反向耦

合的结构，两个电感的绕线方向相反，电感的左侧为输出信号(ODPk-1，ODNk-1)，右侧为输出信号(ODPk，ODNk)，其中，q≥k≥1；

所述的单端时延选择网络包括N型金属-氧化物-半导体场效应晶体管MSN01、MSN02、

MSN11、MSN12、MSN21、MSN22、MSN31、MSN32、……、MSN(n-2)1、MSN(n-2)2、MSN(n-1)1、MSN(n-1)2、MSNn1、MSNn2，其中，MSN01，MSN02编为一组，电路连接成共源共栅结构，MSN01作为共源管，MSN02作为共栅管，依次类推，MSNn1，MSNn2编为一组，电路连接成共源共栅结构，MSNn1作为共源管，MSNn2作为共栅管，组成n+1组共源共栅结构的NMOS管；所述的n+1组共源共栅结构的NMOS管分别与单端时延线的n+1个输出信号对应，n+1组共源共栅NMOS管的共栅管漏极接到一起，记为

输出端OUTPUT，OUTPUT端是单端时延选择网络的输出端；单端时延线的n+1个输出信号OS0、OS1、OS2、……、OSn分别接n+1组NMOS管的共源管的栅极；每一组NMOS管的共栅管栅极接控制信号，共栅管MSN02的栅极接控制信号GSN02，共栅管MSN12的栅极接控制信号GSN12，依次类推，共栅管MSNn2的栅极接控制信号GSNn2；

所述的差分时延选择网络包括N型金属-氧化物-半导体场效应晶体管MDN01、MDN02、

MDN03、MDN04、MDN11、MDN12、MDN13、MDN14、……、MDN(q-1)1、MDN(q-1)2、MDN(q-1)3、MDN(q-1)4、MDNq1、MDNq2、MDNq3、MDNq4，其中，MDN01，MDN02，MDN03，MDN04编为一组，MDN01，MDN02接成共源共栅结构，MDN03，MDN04接成共源共栅结构，依次类推，MDNq1，MDNq2，MDNq3，MDNq4编为一组，MDNq1，MDNq2接成共源共栅结构，MDNq3，MDNq4接成共源共栅结构，共计q+1组差分共源共栅结构的NMOS管，分别与差分时延线的q+1组输出信号对应，MDN02、MDN12、MDN22、……、MDN(q-2)2、MDN(q-1)2、MDNq2的漏极接到一起，记为OUTPUTP，MDN04、MDN14、MDN24、……、MDN(q-2)4、MDN(q-1)4、MDNq4的漏极接到一起，记为OUTPUTN，OUTPUTP和OUTPUTN是差分时延选择网络的差分输出端，差分时延线的q+1组输出信号(ODP0，ODN0)、(ODP1，ODN1)、(ODP2，ODN2)、……、(ODPq，ODNq)分别输入q+1组NMOS管的每对共源管的栅极；每一组NMOS管的一对共栅管栅极接控制信号，共栅管MDN02的栅极接控制信号GDN02，共栅管MDN04的栅极接控制信号GDN04，共栅管MDN12的栅极接控制信号GDN12，共栅管MDN14的栅极接控制信号GDN14，依次类推，共栅管MDNq2的栅极接控制信号GDNq2，共栅管MDNq4的栅极接控制信号GDNq4。

2.根据权利要求1所述的基于选择网络的片上时延线，其特征在于，所述的单端片上时

延线结构中的每个开关电容阵列中，每个开关支路的电容值呈公比为2的等比数列排列，时延线接入的电容值大小由每个电容阵列的晶体管的栅极信号决定。

3.根据权利要求1所述的基于选择网络的片上时延线，其特征在于，所述的差分片上时

延线结构中的每个开关电容阵列中，每个开关支路的电容值呈公比为2的等比数列排列，时延线接入的电容值大小由电容阵列的晶体管的栅极信号决定。

4.根据权利要求2所述的基于选择网络的片上时延线，其特征在于，所述的单端片上时

延线结构中的每个开关电容阵列中，当每个开关支路的电容值有限制时，超过限制值的开

关支路的电容值设置成与不超过限制值的最大支路电容值相等。

5.根据权利要求3所述的基于选择网络的片上时延线，其特征在于，所述的差分片上时

延线结构中的每个开关电容阵列中，当每个开关支路的电容值有限制时，超过限制值的开

关支路的电容值设置成与不超过限制值的最大支路电容值相等。

6.根据权利要求1所述的基于选择网络的片上时延线，其特征在于，所述的差分片上时

延线结构中的每个开关电容阵列中，每个支路的第2个和第3个晶体管MDk2、MDk3的源极不接地，而接一个固定电平值，其中，q≥k≥1。

7.根据权利要求1所述的基于选择网络的片上时延线，其特征在于，所述的差分片上时

延线结构中的每个开关电容阵列中，每个支路的第2个和第3个晶体管MDk2、MDk3各用一个电阻代替，MDk1的漏、源极电位始终通过电阻拉到地或一个固定电平值，其中，q≥k≥1。

说明书

一种基于选择网络的片上时延线

技术领域

[0001] 本发明涉及集成电路技术领域，具体涉及一种基于选择网络的片上时延线。

背景技术

[0002] 时延线在不同的电路中有着广泛应用，如相控阵系统、延时锁定环(Delay Locked Loops)、滤波器和均衡器等。传统的窄带相控阵一般采用移相器和可变增益控制元件组成阵元，而移相器用移相近似时延的本质会使宽带信号产生畸变，其引入的误差量取决于信
号瞬时带宽和信号在阵元间的传播延时差，在需要处理超宽带信号的应用中，时延线不可
或缺。

[0003] 现有的已公开的时延线技术存在延时范围小(小于200ps延时)、不适用于大规模延时阵列、组阵不灵活等问题。

发明内容

[0004] 针对现有技术的不足，本发明提出一种基于选择网络的片上时延线，其通过电信号进行控制，对输入射频信号造成特定长度的时间延迟。

[0005] 本发明的目的通过如下技术方案来实现：

[0006] 一种基于选择网络的片上时延线，其特征在于，其包括单端片上时延线和其对应的单端时延选择网络、差分片上时延线和其对应的差分时延选择网络；

[0007] 所述的单端片上时延线结构包括片上可调电容CS0，CS1，CS2，CS3，CS4，……CSn-2，CSn-1，CSn、片上电感LS1，LS2，LS3，LS4，……LSn-2，LSn-1，LSn和片上电阻RS0，电感LS1的一端与电容CS0的一端相连，电感LS1的另一端与电容CS1的一端和电感LS2的一端相连，电感LS2的另一端与电容CS2的一端和电感LS3的一端相连，依次类推，电感LSn-1的另一端与电容CSn-1的一端和电感LSn的一端相连，最后一个电感LSn与电容CSn的一端相连，所有片上电容的另一端都与电路的地相连；每个片上电容与其下标相同的电感组成一个时延单元，每个时延单元连接成单端低通滤波器形式，单端片上时延线的输入端IS提供射频输入信号，单端片上时
延线输出信号包括OS0、OS1、OS2、OS3、OS4、……OSn-3、OSn-2、OSn-1、OSn，输出信号的位置位于电感的端口，OS0位于电感LS1的一端，OS1位于电感LS1的另一端，OS2位于电感LS2的另一端，依次类推，OSn位于电感LSn的另一端，片上电阻RS0接在时延线的末端，一端接OSn，另一端接地，所述的电阻RS0的值等于根据时延线电感、电容值计算的特征阻抗值；其中，n表示单端时延线时延单元数量，n≥1；

[0008] 所述的片上可调电容CS0，CS1，CS2，CS3，CS4，……CSn-2，CSn-1，CSn均为使用N型金属-氧化物-半导体场效应晶体管控制的开关电容阵列，所述的开关电容阵列包括片上电容CSA0、CSA1、CSA2、CSA3、CSA4、……、CSAm、NMOS晶体管MS1、MS2、MS3、MS4、……、MSm，电容CSA1的一端与晶体管MS1的漏极连接，晶体管MS1的源极接地，组成第1开关支路，电容CSA2的一端与晶体管MS2的漏极连接，晶体管MS2的源极接地，组成第2开关支路，依次类推，电容CSAm的一端与晶体管MSm的漏极连接，晶体管Mm的源极接地，组成第m开关支路；固定电容CSA0的一端接地，电容CSA0的另一端分别与电容CSA1、CSA2、CSA3、CSA4、……、CSAm的另一端相连，该端口标记为OS；晶体管MS1的栅极接控制信号GS1，晶体管MS2的栅极接控制信号GS2，依次类推，晶体管MSm的栅极接控制信号GSm，端口OS对应所述的单端时延线的OS0、OS1、OS2、……、OSn；其中，m表示单端时延线的开关电容阵列开关支路数量，m≥1；

[0009] 所述的片上电感为片上八边形螺旋电感，电感的绕线方式为正八边形，电感主体使用工艺允许的最厚层金属，电感采用左进右出的结构以缩小两个级联电感的连线距离，
线圈的匝数和内径根据所需的时延步进调整；电感的左侧为输出信号OSk-1，右侧为输出信号OSk，其中，n≥k≥1；

[0010] 所述的差分片上时延线结构包括片上电容CD0、CD1、CD2、CD3、CD4、……CDq-2、CDq-1、CDq、片上电感LDP1、LDP2、LDP3、LDP4、……、LDPq-2、LDPq-1、LDPq、LDN1、LDN2、LDN3、LDN4、……LDNq-2、LDNq-1、LDNq和片上电阻RD0；电感LDP1的一端与电容CD0的一端相连，电感LDP1的另一端与电容CD1的一端和电感LDP2的一端相连，电感LDP2的另一端与电容CD2的一端和电感LDP3的一端相连，依次类推，电感LDPq-1的另一端与电容CDq-1的一端和电感LDPq的一端相连；电感LDN1的一端与电容CD0的另一端相连，电感LDN1的另一端与电容CD1的另一端和电感LDN2的一端相连，电感LDN2的另一端与电容CD2的另一端和电感LDN3的一端相连，依次类推，电感LDNq-1的另一端与电容CDq-1的另一端和电感LDNq的一端相连，CD1、LDP1、LDN1组成一个时延单元，依次类推，所述的差分片上时延线结构共包括q个时延单元，每个时延单元电路连接成差分低通滤波器形式，差分片上时延线的输入端IDP、IDN提供差分射频输入信号，差分片上时延线输出信号包括(ODP0，ODN0)、(ODP1，ODN1)、(ODP2，ODN2)、(ODP3，ODN3)、……、(ODPq-2，ODNq-2)、(ODPq-1，ODNq-1)、(ODPq，ODNq)，ODP0位于电感LDP1的一端，ODN0位于电感LDN1的一端，ODP1位于电感LDP1的另一端，ODN1位于电感LDN1的另一端，ODP2位于电感LDP2的另一端，ODN2位于电感LDN2的另一端，依次类推，ODPq位于电感LDPq的另一端，ODNq位于电感LDNq的另一端，片上电阻RD0接在时延线的末端，一端接ODPq，另一端接ODNq；电阻RD0的值等于根据时延线电感、电容值计算的特征阻抗值；其中，q表示差分时延线时延单元数量，q≥1；

[0011] 所述的差分时延线的片上电容CD0、CD1、CD2、CD3、CD4、……CDq-2、CDq-1、CDq均为使用N型金属-氧化物-半导体场效应晶体管控制的开关电容阵列，其包括片上电容CDA0、CDA11、CDA12、CDA21、CDA22、CDA31、CDA32、CDA41、CDA42、……、CDAp1、CDAp2、NMOS晶体管MD11、MD12、MD13、MD21、MD22、MD23、MD31、MD32、MD33、MD41、MD42、MD43、……、MDp1、MDp2、MDp3，电容CDA11的一端与晶体管MD11，MD12的漏极连接，晶体管MD12的源极接地；电容CDA12的一端与晶体管MD11源极，MD13的漏极连接，晶体管MD13的源极接地，组成第1个开关支路，依次类推，电容CDAp1的一端与晶体管MDp1，MDp2的漏极连接，晶体管MDp2的源极接地；电容CDAp2的一端与晶体管MDp1源极，MDp3的漏极连接，晶体管MDp3的源极接地，组成第p个开关支路；固定电容CDA0的一端分别与电容CDA11、CDA21、CDA31、CDA41、……、CDAp1的另一端相连，该端口标记为ODP；固定电容CDA0的另一端分别与电容CDA12、CDA22、CDA32、CDA42、……、CDAp2的另一端相连，该端口标记为ODN；晶体管MD11的栅极接控制信号GD11，MD12的栅极接控制信号GD12，MD13的栅极接控制信号GD13，依次类推，晶体管MDp1的栅极接控制信号GDp1，MDp2的栅极接控制信号GDp2，MDp3的栅极接控制信号GDp3；端口ODP对应差分时延线的ODP0、ODP1、ODP2、……、ODPq，端口ODN对应差分时延线的ODN0、ODN1、ODN2、……、ODNq；每个开关支路中的两个电容的电容值相等，CDA11与CDA12电容值相等，CDA21与CDA22电容值相等，依次类推，CDAp1与CDAp2电容值相等；其中，p表示差分时延线的开关电容阵列开关支路数量，p≥1；

[0012] 所述的差分时延线的片上电感LDP1、LDP2、LDP3、LDP4、……、LDPq-2、LDPq-1、LDPq、LDN1、LDN2、LDN3、LDN4、……LDNq-2、LDNq-1、LDNq均为相互耦合的片上八边形螺旋电感，电感主体使用工艺允许的最厚层金属；电感采用左进右出的结构以缩小两组级联电感的连线距离；线圈的匝数和内径根据所需的时延步进调整，LDP电感和相同下标序号的LDN电感使用
反向耦合的结构，两个电感的绕线方向相反，电感的左侧为输出信号(ODPk-1，ODNk-1)，右侧为输出信号(ODPk，ODNk)，其中，q≥k≥1；

[0013] 所述的单端时延选择网络包括N型金属-氧化物-半导体场效应晶体管MSN01、MSN02、MSN11、MSN12、MSN21、MSN22、MSN31、MSN32、……、MSN(n-2)1、MSN(n-2)2、MSN(n-1)1、MSN(n-1)2、MSNn1、MSNn2，其中，MSN01，MSN02编为一组，电路连接成共源共栅结构，MSN01作为共源管，MSN02作为共栅管，依次类推，MSNn1，MSNn2编为一组，电路连接成共源共栅结构，MSNn1作为共源管，MSNn2作为共栅管，组成n+1组共源共栅结构的NMOS管；所述的n+1组共源共栅结构的NMOS管分别与单端时延线的n+1个输出信号对应，n+1组共源共栅NMOS管的共栅管漏极接到一起，
记为输出端OUTPUT，OUTPUT端是单端时延选择网络的输出端；单端时延线的n+1个输出信号OS0、OS1、OS2、……、OSn分别接n+1组NMOS管的共源管的栅极；每一组NMOS管的共栅管栅极接控制信号，共栅管MSN02的栅极接控制信号GSN02，共栅管MSN12的栅极接控制信号GSN12，依次类推，共栅管MSNn2的栅极接控制信号GSNn2；

[0014] 所述的差分时延选择网络包括N型金属-氧化物-半导体场效应晶体管MDN01、MDN02、MDN03、MDN04、MDN11、MDN12、MDN13、MDN14、……、MDN(q-1)1、MDN(q-1)2、MDN(q-1)3、MDN(q-1)4、MDNq1、MDNq2、MDNq3、MDNq4，其中，MDN01，MDN02，MDN03，MDN04编为一组，MDN01，MDN02接成共源共栅结构，MDN03，MDN04接成共源共栅结构，依次类推，MDNq1，MDNq2，MDNq3，MDNq4编为一组，MDNq1，MDNq2接成共源共栅结构，MDNq3，MDNq4接成共源共栅结构，共计q+1组差分共源共栅结构的NMOS管，分别与差分时延线的q+1组输出信号对应，MDN02、MDN12、MDN22、……、MDN(q-2)2、MDN(q-1)2、MDNq2的漏极接到一起，记为OUTPUTP，MDN04、MDN14、MDN24、……、MDN(q-2)4、MDN(q-1)4、MDNq4的漏极接到一起，记为OUTPUTN，OUTPUTP和OUTPUTN是差分时延选择网络的差分输出
端，差分时延线的q+1组输出信号(ODP0，ODN0)、(ODP1，ODN1)、(ODP2，ODN2)、……、(ODPq，ODNq)分别输入q+1组NMOS管的每对共源管的栅极；每一组NMOS管的一对共栅管栅极接控制信号，共栅管MDN02的栅极接控制信号GDN02，共栅管MDN04的栅极接控制信号GDN04，共栅管MDN12的栅极接控制信号GDN12，共栅管MDN14的栅极接控制信号GDN14，依次类推，共栅管MDNq2的栅极接控制信号GDNq2，共栅管MDNq4的栅极接控制信号GDNq4。

[0015] 进一步地，所述的单端片上时延线结构中的每个开关电容阵列中，每个开关支路的电容值呈公比为2的等比数列排列，时延线接入的电容值大小由每个电容阵列的晶体管
的栅极信号决定。

[0016] 进一步地，所述的差分片上时延线结构中的每个开关电容阵列中，每个开关支路的电容值呈公比为2的等比数列排列，时延线接入的电容值大小由电容阵列的晶体管的栅
极信号决定。

[0017] 进一步地，所述的单端片上时延线结构中的每个开关电容阵列中，当每个开关支路的电容值有限制时，超过限制值的开关支路的电容值设置成与不超过限制值的最大支路
电容值相等。

[0018] 进一步地，所述的差分片上时延线结构中的每个开关电容阵列中，当每个开关支路的电容值有限制时，超过限制值的开关支路的电容值设置成与不超过限制值的最大支路
电容值相等。

[0019] 进一步地，所述的差分片上时延线结构中的每个开关电容阵列中，每个支路的第2个和第3个晶体管MDk2、MDk3的源极不接地，而接一个固定电平值，其中，q≥k≥1。

[0020] 进一步地，所述的差分片上时延线结构中的每个开关电容阵列中，每个支路的第2个和第3个晶体管MDk2、MDk3各用一个电阻代替，MDk1的漏、源极电位始终通过电阻拉到地或一个固定电平值，其中，q≥k≥1。

[0021] 本发明通过调整单端时延线和差分时延线的开关电容阵列的控制信号，调整每个时延单元的时延长度；通过调整单端时延选择网络和差分时延选择网络的控制信号，决定
时延单元的数量。两者结合，能够灵活地调整时延长度。

[0022] 与现有技术相比，本发明的有益效果如下：本发明可以实现片上2GHz～20GHz范围内最大1ns左右的时延，比现有的已公开的时延线技术的延时范围有显著提升；本发明可以通过组合的方式灵活地组建大规模时延阵列，克服现有时延线的不足。

附图说明

[0023] 图1是单端时延线的结构示意图；

[0024] 图2是单端时延线电容对应的开关电容阵列的结构示意图；

[0025] 图3是单端时延线电感版图结构示意图；

[0026] 图4是差分时延线的结构示意图；

[0027] 图5是差分时延线电容对应的开关电容阵列的结构示意图；

[0028] 图6是差分时延线电感版图结构示意图；

[0029] 图7是单端时延选择网络的结构示意图；

[0030] 图8是差分时延选择网络的结构示意图。

具体实施方式

[0031] 下面根据附图和优选实施例详细描述本发明，本发明的目的和效果将变得更加明白，以下结合附图和实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

[0032] 一种基于选择网络的片上时延线，其包括单端片上时延线和其对应的单端时延选择网络、差分片上时延线和其对应的差分时延选择网络；

[0033] 图1所示是本发明提出的单端片上时延线结构。所述的单端片上时延线结构包括片上可调电容CS0，CS1，CS2，CS3，CS4，……CSn-2，CSn-1，CSn、片上电感LS1，LS2，LS3，LS4，……LSn-2，LSn-1，LSn和片上电阻RS0，电感LS1的一端与电容CS0的一端相连，电感LS1的另一端与电容CS1的一端和电感LS2的一端相连，电感LS2的另一端与电容CS2的一端和电感LS3的一端相连，依次类推，电感LSn-1的另一端与电容CSn-1的一端和电感LSn的一端相连，最后一个电感LSn与电容CSn的一端相连，所有片上电容的另一端都与电路的地相连；每个片上电容与其下标相同的电感组成一个时延单元，每个时延单元连接成单端低通滤波器形式。根据实际需
求，片上时延线的单元数量可以相应调整。单端片上时延线的输入端IS提供射频输入信号，单端片上时延线输出信号包括OS0、OS1、OS2、OS3、OS4、……OSn-3、OSn-2、OSn-1、OSn，共计n+1个，这些输出信号分别是原始输入信号和经过了n段时延后的信号，输出信号的位置位于电感
的端口，OS0位于电感LS1的一端，OS1位于电感LS1的另一端，OS2位于电感LS2的另一端，依次类推，OSn位于电感LSn的另一端，片上电阻RS0接在时延线的末端，一端接OSn，另一端接地。
所述的电阻RS0的值等于根据时延线电感、电容值计算的特征阻抗值。时延线片上电感和电容的参数值根据时延线的步进参数具体调整。每经过一个单元，单元的输出信号相比于该
单元的输入信号延时一个时间间隔TD，例如OS1相比OS0延时TD，OS2相比OS1延时TD，OS3相比OS2延时TD，依次类推，最终OSn相比OS0延时n*TD。其中，n表示单端时延线时延单元数量，n≥
1。

[0034] 图2所示为所述的单端时延线使用的开关电容阵列结构示意图。所述的片上可调电容CS0，CS1，CS2，CS3，CS4，……CSn-2，CSn-1，CSn均为使用N型金属-氧化物-半导体场效应晶体管控制的开关电容阵列，所述的开关电容阵列包括片上电容CSA0、CSA1、CSA2、CSA3、
CSA4、……、CSAm、NMOS晶体管MS1、MS2、MS3、MS4、……、MSm，m由实际电路所需的电容分辨率决定。电容CSA1的一端与晶体管MS1的漏极连接，晶体管MS1的源极接地，组成第1开关支路，电容CSA2的一端与晶体管MS2的漏极连接，晶体管MS2的源极接地，组成第2开关支路，依次类推，电容CSAm的一端与晶体管MSm的漏极连接，晶体管Mm的源极接地，组成第m开关支路。固定电容CSA0的一端接地，电容CSA0的另一端分别与电容CSA1、CSA2、CSA3、CSA4、……、CSAm的另一端相连，该端口标记为OS。晶体管MS1的栅极接控制信号GS1，晶体管MS2的栅极接控制信号GS2，依次类推，晶体管MSm的栅极接控制信号GSm，端口OS对应所述的单端时延线的OS0、OS1、OS2、……、OSn。其中，m表示单端时延线的开关电容阵列开关支路数量，m≥1。

[0035] 所述的使用晶体管控制的开关电容阵列，其每个开关支路的电容值呈公比为2的等比数列排列。例如CSA2电容值为CSA1电容值的2倍，CSA3电容值为CSA2电容值的2倍，CSA4电容值为CSA3电容值的2倍，依次类推。时延线接入的电容值大小由电容阵列的晶体管的栅极信号决定。在一种可能的设计中，开关电容阵列每个开关支路的电容值大小都相同。在一种可能的设计中，开关电容阵列的电容为支路电容值呈公比为2的等比数列排列的电容和支
路电容值相等的电容的组合布置。以第一个支路为例，当GS1接高电平时，晶体管导通，晶体管MS1漏极被拉到地，MS1处于线性区工作状态，此时电容CSA1接入电路；当GS1接低电平时，晶体管关断，MS1处于截止区工作状态，此时电容CSA1不接入电路。通过选择性地将各个开关支路的晶体管的栅极接高电平或低电平，可以控制接入电路的电容值大小。

[0036] 图3所示为所述的单端时延线使用的电感版图结构示意图。所述的片上电感为片上八边形螺旋电感，电感的绕线方式为正八边形，电感主体使用工艺允许的最厚层金属，电感采用左进右出的结构以缩小两个级联电感的连线距离，线圈的匝数和内径根据所需的时
延步进调整；电感的左侧为输出信号OSk-1，右侧为输出信号OSk，其中，n≥k≥1。

[0037] 图4所示是本发明提出的差分片上时延线结构。所述的差分片上时延线结构包括片上电容CD0、CD1、CD2、CD3、CD4、……CDq-2、CDq-1、CDq、片上电感LDP1、LDP2、LDP3、LDP4、……、LDPq-2、LDPq-1、LDPq、LDN1、LDN2、LDN3、LDN4、……LDNq-2、LDNq-1、LDNq和片上电阻RD0；电感LDP1的一端与电容CD0的一端相连，电感LDP1的另一端与电容CD1的一端和电感LDP2的一端相连，电感LDP2的另一端与电容CD2的一端和电感LDP3的一端相连，依次类推，电感LDPq-1的另一端与电容CDq-1的一端和电感LDPq的一端相连；电感LDN1的一端与电容CD0的另一端相连，电感LDN1的另一端与电容CD1的另一端和电感LDN2的一端相连，电感LDN2的另一端与电容CD2的另一端和电感LDN3的一端相连，依次类推，电感LDNq-1的另一端与电容CDq-1的另一端和电感LDNq的一端相连，CD1、LDP1、LDN1组成一个时延单元，依次类推。所述的差分片上时延线结构共包括q个时延单元，每个时延单元电路连接成差分低通滤波器形式。根据实际需求，片上时延线的单元数量可以相应调整。差分片上时延线的输入端IDP、IDN提供差分射频输入信
号，差分片上时延线输出信号包括(ODP0，ODN0)、(ODP1，ODN1)、(ODP2，ODN2)、(ODP3，ODN3)、……、(ODPq-2，ODNq-2)、(ODPq-1，ODNq-1)、(ODPq，ODNq)，ODP0位于电感LDP1的一端，ODN0位于电感LDN1的一端，ODP1位于电感LDP1的另一端，ODN1位于电感LDN1的另一端，ODP2位于电感LDP2的另一端，ODN2位于电感LDN2的另一端，依次类推，ODPq位于电感LDPq的另一端，ODNq位于电感LDNq的另一端。片上电阻RD0接在时延线的末端，一端接ODPq，另一端接ODNq。电阻RD0的值等于根据时延线电感、电容值计算的特征阻抗值。时延线片上电感和电容的参数值根据时延线的步进参数具体调整。每经过一个单元，单元的输出信号相比于该单元的输入
信号延时一个时间间隔TD，例如(ODP1，ODN1)相比(ODP0，ODN0)延时TD，(ODP2，ODN2)相比(ODP1，ODN1)延时TD，(ODP3，ODN3)相比(ODP2，ODN2)延时TD，依次类推，最终(ODPq，ODNq)相比(ODP0，ODN0)延时q*TD。其中，q表示差分时延线时延单元数量，q≥1。

[0038] 图5所示为所述的差分时延线使用的开关电容阵列结构示意图。所述的差分时延线的片上电容CD0、CD1、CD2、CD3、CD4、……CDq-2、CDq-1、CDq均为使用N型金属-氧化物-半导体场效应晶体管控制的开关电容阵列，其包括片上电容CDA0、CDA11、CDA12、CDA21、CDA22、CDA31、CDA32、CDA41、CDA42、……、CDAp1、CDAp2、NMOS晶体管MD11、MD12、MD13、MD21、MD22、MD23、MD31、MD32、MD33、MD41、MD42、MD43、……、MDp1、MDp2、MDp3，p由实际电路所需的电容分辨率决定。电容CDA11的一端与晶体管MD11，MD12的漏极连接，晶体管MD12的源极接地；电容CDA12的一端与晶体管MD11源极，MD13的漏极连接，晶体管MD13的源极接地，组成第1个开关支路，依次类推，电容CDAp1的一端与晶体管MDp1，MDp2的漏极连接，晶体管MDp2的源极接地；电容CDAp2的一端与晶体管MDp1源极，MDp3的漏极连接，晶体管MDp3的源极接地，组成第p个开关支路。固定电容CDA0的一端分别与电容CDA11、CDA21、CDA31、CDA41、……、CDAp1的另一端相连，该端口标记为ODP。
固定电容CDA0的另一端分别与电容CDA12、CDA22、CDA32、CDA42、……、CDAp2的另一端相连，该端口标记为ODN。晶体管MD11的栅极接控制信号GD11，MD12的栅极接控制信号GD12，MD13的栅极接控制信号GD13，依次类推，晶体管MDp1的栅极接控制信号GDp1，MDp2的栅极接控制信号GDp2，MDp3的栅极接控制信号GDp3。端口ODP对应差分时延线的ODP0、ODP1、ODP2、……、ODPq，端口ODN对应差分时延线的ODN0、ODN1、ODN2、……、ODNq。每个开关支路中的两个电容的电容值相等，CDA11与CDA12电容值相等，CDA21与CDA22电容值相等，依次类推，CDAp1与CDAp2电容值相等。其中，p表示差分时延线的开关电容阵列开关支路数量，p≥1。

[0039] 在一种可能的设计中，所述的使用晶体管控制的开关电容阵列，其每个开关支路的电容值呈公比为2的等比数列排列。例如CDA21、CDA22电容值为CDA11、CDA12电容值的2倍，CDA31、CDA32电容值为CDA21、CDA22电容值的2倍，CDA41、CDA42电容值为CDA31、CDA32电容值的2倍，依次类推。时延线接入的电容值大小由电容阵列的晶体管的栅极信号决定。在一种可能的设计中，开关电容阵列每个开关支路的电容值大小都相同。在一种可能的设计中，开关电容阵列的电容为支路电容值呈公比为2的等比数列排列的电容和支路电容值相等的电容的
组合布置。以第一个支路为例，当GD11、GD12和GD13接高电平时，晶体管导通，晶体管MD11漏极被MD12拉到地，晶体管MD11源极被MD13拉到地，MD11处于线性区工作状态，此时电容CDA11和CDA12接入电路；当GD11、GD12和GD13接低电平时，晶体管关断，MD11处于截止区工作状态，此时电容CDA11和CDA12不接入电路。通过选择性地将各个单元晶体管的栅极接高电平或低电平，可以控制接入电路的电容值大小。

[0040] 在一种可能的设计中，每个支路的第2个和第3个晶体管MD12，MD13，MD22，MD23，MD32，MD33等的源极不接地，而接一个固定电平值。以第一个支路为例，GD12和GD13始终接高电平，MD11的源漏极电位被拉到固定电平，当GD11接高电平时，MD11工作在线性区，当GD11接低电平时，MD11工作在深截止区。在一种可能的设计中，每个支路的第2个和第3个晶体管MD12，MD13，MD22，MD23，MD32，MD33等各自用一个电阻代替，晶体管MD11，MD21，MD31等的漏、源极电位始终通过电阻拉到地或一个固定电平值。在每种可能的设计中，开关电容阵列的每个支路的控制方式均与第1个支路一致。

[0041] 图6所示为所述的差分时延线使用的电感版图结构示意图。所述的差分时延线的片上电感LDP1、LDP2、LDP3、LDP4、……、LDPq-2、LDPq-1、LDPq、LDN1、LDN2、LDN3、LDN4、……LDNq-2、LDNq-1、LDNq为相互耦合的片上八边形螺旋电感，电感主体使用工艺允许的最厚层金属；电感采用左进右出的结构以缩小两组级联电感的连线距离；线圈的匝数和内径根据所需的时
延步进调整，LDP电感和相同下标序号的LDN电感使用反向耦合的结构，两个电感的绕线方
向相反，电感的左侧为输出信号(ODPk-1，ODNk-1)，右侧为输出信号(ODPk，ODNk)，其中q≥k≥
1。

[0042] 图7所示为所述的单端时延选择网络的结构示意图。所述的单端时延选择网络包括N型金属-氧化物-半导体场效应晶体管MSN01、MSN02、MSN11、MSN12、MSN21、MSN22、MSN31、MSN32、……、MSN(n-2)1、MSN(n-2)2、MSN(n-1)1、MSN(n-1)2、MSNn1、MSNn2，其中，MSN01，MSN02编为一组，电路连接成共源共栅结构，MSN01作为共源管，MSN02作为共栅管，依次类推，MSNn1，MSNn2编为一组，电路连接成共源共栅结构，MSNn1作为共源管，MSNn2作为共栅管，组成n+1组共源共栅结构的NMOS管。所述的n+1组共源共栅结构的NMOS管分别与单端时延线的n+1个输出信号对
应，n+1组共源共栅NMOS管的共栅管漏极接到一起，记为输出端OUTPUT，OUTPUT端是单端时延选择网络的输出端。单端时延线的n+1个输出信号OS0、OS1、OS2、……、OSn分别接n+1组NMOS管的共源管的栅极。每一组NMOS管的共栅管栅极接控制信号，共栅管MSN02的栅极接控制信号GSN02，共栅管MSN12的栅极接控制信号GSN12，依次类推，共栅管MSNn2的栅极接控制信号GSNn2。当需要输出OS0的信号时，第0组NMOS管的共栅管栅极GSN02接高电平，使MSN02导通，其余组NMOS管的共栅管栅极GSN12、GSN22、GSN32、……、GSNn2接地，使MSN12、MSN22、MSN32、……、MSNn2关断；当需要输出OS1的信号时，第1组NMOS管的共栅管栅极GSN12接高电平，使MSN12导通，其余组NMOS管的共栅管栅极GSN02、GSN22、GSN32、……、GSNn2接地，使MSN02、MSN22、MSN32、……、MSNn2关断；依次类推，当需要输出OSk的信号时，第k组NMOS管的共栅管栅极GSNk2接高电平，使MSNk2导通，其余组NMOS管的共栅管栅极接地，使它们关断。其中，n≥k≥
1。

[0043] 图8是所述的差分时延选择网络的结构示意图。所述的差分时延选择网络包括N型金属-氧化物-半导体场效应晶体管MDN01、MDN02、MDN03、MDN04、MDN11、MDN12、MDN13、MDN14、……、MDN(q-1)1、MDN(q-1)2、MDN(q-1)3、MDN(q-1)4、MDNq1、MDNq2、MDNq3、MDNq4，其中，MDN01，MDN02，MDN03，MDN04编为一组，MDN01，MDN02接成共源共栅结构，MDN03，MDN04接成共源共栅结构，依次类推，MDNq1，MDNq2，MDNq3，MDNq4编为一组，MDNq1，MDNq2接成共源共栅结构，MDNq3，MDNq4接成共源共栅结构，共计q+1组差分共源共栅结构的NMOS管，分别与差分时延线的q+1组输出
信号对应，MDN02、MDN12、MDN22、……、MDN(q-2)2、MDN(q-1)2、MDNq2的漏极接到一起，记为OUTPUTP，MDN04、MDN14、MDN24、……、MDN(q-2)4、MDN(q-1)4、MDNq4的漏极接到一起，记为OUTPUTN，OUTPUTP和OUTPUTN是差分时延选择网络的差分输出端，差分时延线的q+1组输出信号(ODP0，ODN0)、
(ODP1，ODN1)、(ODP2，ODN2)、……、(ODPq，ODNq)分别输入q+1组NMOS管的每对共源管的栅极。
每一组NMOS管的一对共栅管栅极接控制信号，共栅管MDN02的栅极接控制信号GDN02，共栅管MDN04的栅极接控制信号GDN04，共栅管MDN12的栅极接控制信号GDN12，共栅管MDN14的栅极接控制信号GDN14，依次类推，共栅管MDNq2的栅极接控制信号GDNq2，共栅管MDNq4的栅极接控制信号GDNq4。当需要输出(ODP0，ODN0)的信号时，第0组NMOS管的共栅管栅极GDN02、GDN04接高电平，使MDN02、MDN04导通，其余组NMOS管的共栅管栅极GDN12、GDN14、GDN22、GDN24、……、GDNq2、GDNq4接地，使MDN12、MDN14、MDN22、MDN24、……、MDNq2、MDNq4关断；当需要输出(ODP1，ODN1)的信号时，第1组NMOS管的共栅管栅极GDN12、GDN14接高电平，使MDN12、MDN14导通，其余组NMOS管的共栅管栅极GDN02、GDN04、GDN22、GDN24、……、GDNq2、GDNq4接地，使MDN02、MDN04、MDN22、MDN24、……、MDNq2、MDNq4关断；依次类推，当需要输出(ODPk，ODNk)的信号时，第k组NMOS管的共栅管栅极GDNk2、GDNk4接高电平，使MDNk2、MDNk4导通，其余组NMOS管的共栅管栅极接地，使它们关断。其中，q≥k≥1。

[0044] 本领域普通技术人员可以理解，以上所述仅为发明的优选实例而已，并不用于限制发明，尽管参照前述实例对发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实例记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡
在发明的精神和原则之内，所做的修改、等同替换等均应包含在发明的保护范围之内。