3D NAND存储器及其形成方法

摘要

一种3D NAND存储器及其形成方法，本发明的3D NAND存储器的形成方法，直接在半导体衬底上形成控制栅和隔离层的相互层叠的堆叠结构，在堆叠结构中形成存储结构后，刻蚀所述顶层选择栅层，将所述顶层选择栅层断开为若干条顶层选择栅，通过断开的若干条顶层选择栅将3D NAND存储器对应分为若干存储块，因而本申请3D NAND存储器存储块的划分是通过断开的若干条顶层选择栅，无需在堆叠结构中形成栅极隔槽用于不同存储块的划分，因而避免了栅极隔槽特征尺寸的波动，简化了工艺步骤。

权利要求

1.一种3D NAND存储器的形成方法，其特征在于，包括：提供半导体衬底；

在所述半导体衬底上形成控制栅和隔离层交替层叠的堆叠结构，所述堆叠结构中最顶层的一层控制栅作为顶层选择栅层，所述堆叠结构中最底层的一层控制栅作为底层选择栅层，所述底层选择栅层被隔断为若干条底层选择栅；

在所述堆叠结构中形成若干沿垂直方向贯穿所述堆叠结构的存储结构；

刻蚀所述顶层选择栅层，将所述顶层选择栅层断开为若干条顶层选择栅，所述断开的若干条顶层选择栅以及断开位置下的控制栅为连续的，所述断开的若干条顶层选择栅将3D NAND存储器对应分为若干存储块，通过不同的底层选择栅和顶层选择栅的组合实现对3D NAND存储器页存储的选定。

2.如权利要求1所述的3D NAND存储器的形成方法，其特征在于，所述控制栅的材料为多晶硅、锗、锗硅或金属。

3.如权利要求1所述的3D NAND存储器的形成方法，其特征在于，所述堆叠结构中未形成栅极隔槽以及位于栅极隔槽中的阵列共源极。

4.如权利要求1所述的3D NAND存储器的形成方法，其特征在于，在所述堆叠结构中形成若干沿垂直方向贯穿堆叠结构的沟道通孔，在所述沟道通孔中形成存储结构。

5.如权利要求4所述的3D NAND存储器的形成方法，其特征在于，在所述沟道通孔中形成存储结构之前，沿所述沟道通孔继续刻蚀所述半导体衬底，在所述半导体衬底中形成凹槽；在所述凹槽和部分沟道通孔中形成第一外延半导体层，所述第一外延半导体层的顶部表面位于底层选择栅层表面的隔离层中；在所述第一外延半导体层上的沟道通孔中形成存储结构；在形成存储结构后，回刻蚀去除部分厚度的存储结构，所述回刻蚀后的存储结构的表面高于顶层选择栅层的顶部表面低于最顶层的隔离层的顶部表面；在回刻蚀后的存储结构上的沟道通孔中形成第二半导体层。

6.如权利要求1所述的3D NAND存储器的形成方法，其特征在于，所述存储结构包括位于沟道通孔侧壁表面上的电荷存储层和位于电荷存储层侧壁表面的沟道层。

7.如权利要求6所述的3D NAND存储器的形成方法，其特征在于，所述电荷存储层包括位于沟道通孔侧壁表面上的阻挡层、位于阻挡层侧壁表面上的电荷捕获层以及位于电荷捕获层侧壁表面上的隧穿层。

8.如权利要求1所述的3D NAND存储器的形成方法，其特征在于，所述堆叠结构包括下层堆叠结构和位于下层堆叠结构上的上层堆叠结构，下层堆叠结构和上层堆叠结构均包括若干交替层叠的控制栅和隔离层，先在所述半导体衬底上形成下层堆叠结构；刻蚀所述下层堆叠结构，在下层堆叠结构中形成沿垂直方向贯穿下层堆叠结构的若干下层沟道通孔；

在所述下层沟道通孔中形成下层牺牲材料层；在下层堆叠结构上形成上层堆叠结构，所述上层堆叠结构中的最顶层控制栅作为顶层选择栅层；刻蚀所述上层堆叠结构，在上层堆叠结构中形成沿垂直方向贯穿上层堆叠结构的上层沟道通孔，所述上层沟道通孔位于对应的下层沟道通孔上，所述上层沟道通孔与对应的下层沟道通孔构成沟道通孔。

9.如权利要求8所述的3D NAND存储器的形成方法，其特征在于，去除所述下层沟道通孔中的下层牺牲材料层，在所述上层沟道通孔与对应的下层沟道通孔形成存储结构。

10.如权利要求1所述的3D NAND存储器的形成方法，其特征在于，在所述顶层选择栅层断开的位置填充隔离材料，形成顶层选择栅隔断区。

11.一种3D NAND存储器，其特征在于，包括：半导体衬底，所述半导体衬底上具有控制栅和隔离层交替层叠的堆叠结构，所述堆叠结构中最顶层的一层控制栅作为顶层选择栅层，所述堆叠结构中具有若干沿垂直方向贯穿所述堆叠结构的存储结构，所述堆叠结构中最底层的一层控制栅作为底层选择栅层，所述底层选择栅层被隔断为若干条底层选择栅；

顶层选择栅隔断区，将所述顶层选择栅层断开为若干条顶层选择栅，所述顶层选择栅隔断区以及断开的若干条顶层选择栅下的控制栅为连续的，所述断开的若干条顶层选择栅将3D NAND存储器对应分为若干存储块，通过不同的底层选择栅和顶层选择栅的组合实现对3D NAND存储器页存储的选定。

12.如权利要求11所述的3D NAND存储器，其特征在于，所述控制栅的材料为多晶硅、锗、锗硅或金属。

13.如权利要求11所述的3D NAND存储器，其特征在于，所述堆叠结构中不具有栅极隔槽以及位于栅极隔槽中的阵列共源极。

14.如权利要求11所述的3D NAND存储器，其特征在于，所述堆叠结构中具有若干沟道通孔，所述沟道通孔底部的所述半导体衬底中形成有凹槽；所述凹槽和部分沟道通孔中具有第一外延半导体层，所述第一外延半导体层的顶部表面位于底层选择栅层表面的隔离层中；所述存储结构位于所述第一外延半导体层上的沟道通孔中，所述存储结构的表面高于顶层选择栅层的顶部表面低于最顶层的隔离层的顶部表面；位于所述存储结构上的沟道通孔中的第二半导体层。

15.如权利要求14所述的3D NAND存储器，其特征在于，所述存储结构包括位于沟道通孔侧壁表面上的电荷存储层和位于电荷存储层侧壁表面的沟道层，所述电荷存储层包括位于沟道通孔侧壁表面上的阻挡层、位于阻挡层侧壁表面上的电荷捕获层以及位于电荷捕获层侧壁表面上的隧穿层。

16.如权利要求11所述的3D NAND存储器，其特征在于，所述堆叠结构包括下层堆叠结构和位于下层堆叠结构上的上层堆叠结构，下层堆叠结构和上层堆叠结构均包括若干交替层叠的控制栅和隔离层；位于下层堆叠结构中的沿垂直方向贯穿下层堆叠结构的若干下层沟道通孔；位于上层堆叠结构的沿垂直方向贯穿上层堆叠结构的上层沟道通孔，所述上层沟道通孔位于对应的下层沟道通孔上，所述上层沟道通孔与对应的下层沟道通孔构成沟道通孔；位于所述上层沟道通孔与对应的下层沟道通孔的存储结构。

17.如权利要求16所述的3D NAND存储器，其特征在于，所述下层堆叠结构中最底层的控制栅为底层选择栅层，所述上层堆叠结构中最顶层的控制栅为顶层选择栅层，所述下层沟道通孔底部的所述半导体衬底中形成有凹槽；所述凹槽和部分下层沟道通孔中具有第一外延半导体层，所述第一外延半导体层的顶部表面位于底层选择栅层表面的隔离层中；所述存储结构位于所述第一外延半导体层上的下层沟道通孔和上层沟道通孔中，所述存储结构的表面高于顶层选择栅层的顶部表面低于最顶层的隔离层的顶部表面；位于所述存储结构上的上层沟道通孔中的第二半导体层。

说明书

3D NAND存储器及其形成方法

技术领域

[0001] 本发明涉及半导体制作领域，尤其涉及一种降低3D NAND存储器及其方法。

背景技术

[0002] NAND闪存是一种功耗低、质量轻和性能佳的非易失存储产品，在电子产品中得到了广泛的应用。目前，平面结构的NAND闪存已近实际扩展的极限，为了进一步的提高存储容
量，降低每比特的存储成本，提出了3D结构的3D NAND存储器。

[0003] 现有3D NAND存储器的形成过程一般包括：在衬底上形成隔离层和牺牲层交替层叠的堆叠结构；刻蚀所述堆叠结构，在堆叠结构中形成沟道通孔，在形成沟道通孔后，刻蚀
沟道通孔底部的衬底，在衬底中形成凹槽；在沟道通孔底部的凹槽中，通过选择性外延生长
(Selective Epitaxial Growth)形成外延硅层，通常该外延硅层也称作SEG；在所述沟道通
孔中形成电荷存储层和沟道层，所述沟道层与外延硅层连接；去除牺牲层，在去除牺牲层的
位置形成控制栅或字线。

[0004] 现有的存储器一般包括若干存储块(Block)，存储块与存储块之间一般通过沿垂直方向贯穿所述堆叠结构的栅极隔槽，且所述伪共源极两侧的栅极隔槽暴露出伪共源极对
应的侧壁(Gate Line Slit，GLS)隔开，但是现有3D NAND存储器制作过程中，栅极隔槽的特
征尺寸容易波动，影响存储器的性能。

发明内容

[0005] 本发明所要解决的技术问题是在怎样保持3D NAND存储器制作过程中栅极隔槽的特征尺寸的稳定性。

[0006] 本发明提供了一种3D NAND存储器的形成方法，包括：

[0007] 提供半导体衬底；

[0008] 在所述半导体衬底上形成控制栅和隔离层交替层叠的堆叠结构，所述堆叠结构中最顶层的一层控制栅作为顶层选择栅层；

[0009] 在所述堆叠结构中形成若干沿垂直方向贯穿所述堆叠结构的存储结构；

[0010] 刻蚀所述顶层选择栅层，将所述顶层选择栅层断开为若干条顶层选择栅，所述断开的若干条顶层选择栅以及断开位置下的控制栅为连续的，所述断开的若干条顶层选择栅
将3D NAND存储器对应分为若干存储块。

[0011] 可选的，所述控制栅的材料为多晶硅、锗、锗硅或金属。

[0012] 可选的，所述堆叠结构中未形成栅极隔槽以及位于栅极隔槽中的阵列共源极。

[0013] 可选的，所述堆叠结构中最底层的一层控制栅作为底层选择栅层，所述底层选择栅层被隔断为若干条底层选择栅。

[0014] 可选的，在所述堆叠结构中形成若干沿垂直方向贯穿堆叠结构的沟道通孔，在所述沟道通孔中形成存储结构。

[0015] 可选的，在所述沟道通孔中形成存储结构之前，沿所述沟道通孔继续刻蚀所述半导体衬底，在所述半导体衬底中形成凹槽；在所述凹槽和部分沟道通孔中形成第一外延半
导体层，所述第一外延半导体层的顶部表面位于底层选择栅层表面的隔离层中；在所述第
一外延半导体层上的沟道通孔中形成存储结构；在形成存储结构后，回刻蚀去除部分厚度
的存储结构，所述回刻蚀后的存储结构的表面高于顶层选择栅层的顶部表面低于最顶层的
隔离层的顶部表面；在回刻蚀后的存储结构上的沟道通孔中形成第二半导体层。

[0016] 可选的，所述存储结构包括位于沟道通孔侧壁表面上的电荷存储层和位于电荷存储层侧壁表面的沟道层。

[0017] 可选的，所述电荷存储层包括位于沟道通孔侧壁表面上的阻挡层、位于阻挡层侧壁表面上的电荷捕获层以及位于电荷捕获层侧壁表面上的隧穿层。

[0018] 可选的，所述堆叠结构包括下层堆叠结构和位于下层堆叠结构上的上层堆叠结构，下层堆叠结构和上层堆叠结构均包括若干交替层叠的控制栅和隔离层，先在所述半导
体衬底上形成下层堆叠结构；刻蚀所述下层堆叠结构，在下层堆叠结构中形成沿垂直方向
贯穿下层堆叠结构的若干下层沟道通孔；在所述下层沟道通孔中形成下层牺牲材料层；在
下层堆叠结构上形成上层堆叠结构，所述上层堆叠结构中的最顶层控制栅作为顶层选择栅
层；刻蚀所述上层堆叠结构，在上层堆叠结构中形成沿垂直方向贯穿上层堆叠结构的上层
沟道通孔，所述上层沟道通孔位于对应的下层沟道通孔上，所述上层沟道通孔与对应的下
层沟道通孔构成沟道通孔。

[0019] 可选的，去除所述下层沟道通孔中的下层牺牲材料层，在所述上层沟道通孔与对应的下层沟道通孔形成存储结构。

[0020] 可选的，在所述顶层选择栅层断开的位置填充隔离材料，形成顶层选择栅隔断区。

[0021] 本发明还提供了一种3D NAND存储器，包括：

[0022] 半导体衬底，所述半导体衬底上具有控制栅和隔离层交替层叠的堆叠结构，所述堆叠结构中最顶层的一层控制栅作为顶层选择栅层，所述堆叠结构中具有若干沿垂直方向
贯穿所述堆叠结构的存储结构；

[0023] 顶层选择栅隔断区，将所述顶层选择栅层断开为若干条顶层选择栅，所述断开的若干条顶层选择栅将3D NAND存储器对应分为若干存储块。

[0024] 可选的，所述控制栅的材料为多晶硅、锗、锗硅或金属

[0025] 可选的，所述堆叠结构中不具有栅极隔槽以及位于栅极隔槽中的阵列共源极。

[0026] 可选的，所述堆叠结构中最底层的一层控制栅作为底层选择栅，所述底层选择栅层被底层选择栅隔断区隔断为若干条底层选择栅。

[0027] 可选的，所述堆叠结构中具有若干沟道通孔，所述沟道通孔底部的所述半导体衬底中形成有凹槽；所述凹槽和部分沟道通孔中具有第一外延半导体层，所述第一外延半导
体层的顶部表面位于底层选择栅层表面的隔离层中；所述存储结构位于所述第一外延半导
体层上的沟道通孔中，所述存储结构的表面高于顶层选择栅层的顶部表面低于最顶层的隔
离层的顶部表面；位于所述存储结构上的沟道通孔中的第二半导体层。

[0028] 可选的，所述存储结构包括位于沟道通孔侧壁表面上的电荷存储层和位于电荷存储层侧壁表面的沟道层，所述电荷存储层包括位于沟道通孔侧壁表面上的阻挡层、位于阻
挡层侧壁表面上的电荷捕获层以及位于电荷捕获层侧壁表面上的隧穿层。

[0029] 可选的，所述堆叠结构包括下层堆叠结构和位于下层堆叠结构上的上层堆叠结构，下层堆叠结构和上层堆叠结构均包括若干交替层叠的控制栅和隔离层；位于下层堆叠
结构中的沿垂直方向贯穿下层堆叠结构的若干下层沟道通孔；位于上层堆叠结构的沿垂直
方向贯穿上层堆叠结构的上层沟道通孔，所述上层沟道通孔位于对应的下层沟道通孔上，
所述上层沟道通孔与对应的下层沟道通孔构成沟道通孔；位于所述上层沟道通孔与对应的
下层沟道通孔的存储结构。

[0030] 可选的，所述下层堆叠结构中最底层的控制栅为底层选择栅层，所述上层堆叠结构中最顶层的控制栅为顶层选择栅层，所述下层沟道通孔底部的所述半导体衬底中形成有
凹槽；所述凹槽和部分下层沟道通孔中具有第一外延半导体层，所述第一外延半导体层的
顶部表面位于底层选择栅层表面的隔离层中；所述存储结构位于所述第一外延半导体层上
的下层沟道通孔和上层沟道通孔中，所述存储结构的表面高于顶层选择栅层的顶部表面低
于最顶层的隔离层的顶部表面；位于所述存储结构上的上层沟道通孔中的第二半导体层。

[0031] 与现有技术相比，本发明技术方案具有以下优点：

[0032] 本发明的3D NAND存储器的形成方法，直接在半导体衬底上形成控制栅和隔离层的相互层叠的堆叠结构，在堆叠结构中形成存储结构后，刻蚀所述顶层选择栅层，将所述顶
层选择栅层断开为若干条顶层选择栅，所述断开的若干条顶层选择栅以及断开位置下的控
制栅为连续的，通过断开的若干条顶层选择栅将3D NAND存储器对应分为若干存储块，即本
申请3D NAND存储器存储块的划分是通过断开的若干条顶层选择栅，无需在断开的若干条
顶层选择栅以及断开位置下的堆叠结构中形成栅极隔槽用于不同存储块的划分，因而避免
了栅极隔槽特征尺寸的波动，简化了工艺步骤，并且在半导体衬底上直接形成若干层堆叠
的控制栅，无需进行形成牺牲层，然后去除牺牲层，然后在去除牺牲层回填金属形成控制栅
的步骤，因而简化了3D NAND存储器的制作工艺。

[0033] 进一步，所述底层选择栅层通过底层选择栅隔断区被隔断为若干条底层选择栅，且顶层选择栅隔断区将顶层选择栅层隔断为若干条顶层选择栅，因而不同的底层选择栅和
顶层选择栅的组合可以实现对3D NAND存储器页(Page)存储的选定。

[0034] 进一步，所述堆叠结构包括下层堆叠结构和位于下层堆叠结构上的上层堆叠结构，使得形成的3D NAND存储器的集成度更高。

[0035] 本发明的3D NAND存储器，半导体衬底，所述半导体衬底上具有控制栅和隔离层交替层叠的堆叠结构，所述堆叠结构中最顶层的一层控制栅作为顶层选择栅层，所述堆叠结
构中具有若干沿垂直方向贯穿所述堆叠结构的存储结构；顶层选择栅隔断区，将所述顶层
选择栅层断开为若干条顶层选择栅，所述顶层选择栅隔断区以及断开的若干条顶层选择栅
下的控制栅为连续的，所述断开的若干条顶层选择栅将3D NAND存储器对应分为若干存储
块。因而本申请3D NAND存储器存储块的划分是通过断开的若干条顶层选择栅，无需在顶层
选择栅隔断区以及断开的若干条顶层选择栅下的堆叠结构中形成栅极隔槽用于不同存储
块的划分，因而避免了栅极隔槽特征尺寸的波动，简化了工艺步骤

附图说明

[0036] 图1‑图4为本发明第一实施例3D NAND形成过程的结构示意图；

[0037] 图5为本发明第二实施例3D NAND形成过程的结构示意图。

具体实施方式

[0038] 如背景技术所言，现有3D NAND存储器制作过程中，栅极隔槽的特征尺寸容易波动，影响存储器的性能。

[0039] 研究发现，现有的栅极隔槽的侧壁容易倾斜，使得测量获得的栅极隔槽的特征尺寸容易产生波动。

[0040] 进一步研究发现，由于形成的栅极隔槽的高宽比很大，且在形成栅极隔槽后，还会去除堆叠结构中的牺牲层，因而使得堆叠结构的强度不足，进而使得栅极隔槽的侧壁容易
变形或倾斜。并且，由于3D NAND存储器制作过程中很多制作工艺都是在高温下进行，高温
环境使得隔离层会产生变形，从而使得栅极隔槽的侧壁也跟着变形或倾斜。此外，后续在栅
极隔槽中形成阵列共源极时，由于阵列共源极的材料会产生不同程度的应力，也会使得栅
极隔槽的侧壁容易变形或倾斜。

[0041] 为此，本发明提供了一种3D NAND存储器及其形成方法，本发明的3D NAND存储器的形成方法，直接在半导体衬底上形成控制栅和隔离层的相互层叠的堆叠结构，在堆叠结
构中形成存储结构后，刻蚀所述顶层选择栅层，将所述顶层选择栅层断开为若干条顶层选
择栅，通过断开的若干条顶层选择栅将3D NAND存储器对应分为若干存储块，因而本申请3D 
NAND存储器存储块的划分是通过断开的若干条顶层选择栅，无需在堆叠结构中形成栅极隔
槽用于不同存储块的划分，因而避免了栅极隔槽特征尺寸的波动，简化了工艺步骤，并且在
半导体衬底上直接形成若干层堆叠的控制栅，无需进行形成牺牲层，然后去除牺牲层，然后
在去除牺牲层回填金属形成控制栅的步骤，因而简化了3D NAND存储器的制作工艺。

[0042] 为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比
例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实
际制作中应包含长度、宽度及深度的三维空间尺寸。

[0043] 图1‑图4为本发明第一实施例3D NAND形成过程的结构示意图。

[0044] 参考图1，提供半导体衬底100；在所述半导体衬底100上形成控制栅103和隔离层104交替层叠的堆叠结构111，所述堆叠结构111中最顶层的一层控制栅作为顶层选择栅层
114；在所述堆叠结构111中形成若干沿垂直方向贯穿所述堆叠结构的存储结构119。

[0045] 所述半导体衬底100的材料可以为单晶硅(Si)、单晶锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷
化镓等Ⅲ‑Ⅴ族化合物。本实施例中，所述半导体衬底100的材料为单晶硅(Si)。

[0046] 所述堆叠结构111中控制栅103和隔离层104交替层叠，即在形成一层控制栅103后，相应的在该控制栅103上形成一层隔离层104，然后重复进行形成控制栅103和隔离层
104的步骤。所述控制栅103直接作为3D NAND存储器的字线，所述控制栅103的材料可以为
多晶硅、锗、锗硅或金属。形成所述控制栅层103可以采用溅射、化学气相沉积、物理气相沉
积或其他合适的工艺。本申请中直接在半导体衬底100上形成若干层控制栅，无需进行形成
牺牲层，然后去除牺牲层，然后在去除牺牲层回填金属形成控制栅的步骤，因而简化了3D 
NAND存储器的制作工艺。

[0047] 在一实施例中，将堆叠结构111中最底层的一层控制栅作为底层选择栅层112，具体的，所述堆叠结构111的形成过程包括：在所述半导体衬底上形成缓冲氧化层；在所述缓
冲氧化层上形成底层选择栅层112；刻蚀所述底层选择栅层112，形成若干贯穿底层选择栅
层112的(第一)开口，所述(第一)开口将所述底层选择栅层112隔断为若干条底层选择栅，
所述底层选择栅用于控制沟道通孔沟道层与半导体衬底之间(源区)的导通；在所述(第一)
开口中填充隔离层材料，形成底层选择栅隔断区131；然后在所述隔断开的底层选择栅层
112上重复交替形成隔离层104和位于隔离层104上的控制栅103，直至形成堆叠结构111，所
述堆叠结构111中的最顶层的一层控制栅作为顶层选择栅层114。

[0048] 所述隔离层104用于相邻控制栅103之间以及控制栅103与存储结构之间的电学隔离。

[0049] 所述隔离层104的材料可以为氧化硅、氮化硅、氮氧化硅、氮碳化硅中的一种。本实施例中，所述隔离层104的材料为氧化硅，所述隔离层104可以采用化学气相沉积工艺形成。

[0050] 在一实施例中，所述堆叠结构可以包括台阶区和核心区，所述台阶区中若干层控制栅呈台阶分布，每一个台阶后续会连接一个接触插塞，所述核心区为形成存储结构的区
域，图1所示的结构为部分核心区的示意图。

[0051] 所述堆叠结构111中具有若干沿垂直方向贯穿所述堆叠结构的存储结构119，在一实施例中，所述存储结构119的形成过程包括：在所述堆叠结构111中形成若干沿垂直方向
贯穿堆叠结构的沟道通孔，在所述沟道通孔中形成存储结构119。

[0052] 所述存储结构119包括位于沟道通孔侧壁表面上的电荷存储层109和位于电荷存储层109侧壁表面的沟道层108。

[0053] 在一实施例中，所述电荷存储层109包括位于沟道通孔侧壁表面上的阻挡层、位于阻挡层侧壁表面上的电荷捕获层以及位于电荷捕获层侧壁表面上的隧穿层；所述沟道层
108填充满剩余的沟道通孔。所述隧穿层可以包括氧化硅、氮氧化硅或其任何组合。所述储
存层可以包括氮化硅、氮氧化硅、硅或其任何组合。所述阻挡层可以包括氧化硅、氮氧化硅、
高介电常数(高k)电介质或其任何组合，所述沟道层108材料可以为掺杂N型杂质离子(比如
磷离子)的多晶硅。在一个具体的实施例中，所述电荷存储层109可以为氧化硅/氮氧化硅
(或氮化硅)/氧化硅(ONO)的复合层。

[0054] 在另一实施例中，在所述沟道通孔中形成存储结构之前，沿所述沟道通孔继续刻蚀所述半导体衬底100，在所述半导体衬底100中形成凹槽；在所述凹槽和部分沟道通孔中
形成第一半导体外延层107，所述第一半导体外延层107的顶部表面位于底层选择栅112表
面的隔离层104中；在所述第一半导体外延层107上的沟道通孔中形成存储结构；在形成存
储结构后，回刻蚀去除部分厚度的存储结构，所述回刻蚀后的存储结构的表面高于顶层选
择栅层114的顶部表面低于最顶层的隔离层104的顶部表面；在回刻蚀后的存储结构上的沟
道通孔中形成第二半导体层110。所述第一半导体外延层107和第二半导体层110的材料可
以为硅、锗或硅锗。

[0055] 在一实施例中，所述存储结构119的形成过程包括：在沟道通孔的侧壁和底部形成电荷存储层，电荷存储层109包括位于沟道通孔的侧壁和底部表面上的阻挡层、位于阻挡层
侧壁表面上的电荷捕获层以及位于电荷捕获层侧壁表面上的隧穿层；在电荷存储层上形成
第一沟道层；刻蚀去除沟道通孔底部上的第一沟道层和电荷存储层，形成暴露出第一外延
半导体层107表面的开口；在所述开口中以及第一沟道层表面形成第二沟道层，所述第二沟
道层和第一沟道层构成沟道层108。

[0056] 参考图2，刻蚀所述顶层选择栅层114，将所述顶层选择栅层114断开为若干条顶层选择栅(所述顶层选择栅用于控制沟道通孔中的沟道层与相应的位线之间的导通)，所述断
开的若干条顶层选择栅以及断开位置下的控制栅103为连续的，所述断开的若干条顶层选
择栅将3D NAND存储器对应分为若干存储块。

[0057] 刻蚀所述顶层选择栅层114可以采用各项异性的干法刻蚀工艺(比如可以为等离子刻蚀工艺)，刻蚀所述顶层选择栅层114时，在所述顶层选择栅层114中形成分立的若干
(第二)开口115，相邻的两个(第二)开口115之间即为一条顶层选择栅。

[0058] 在一实施例中，当所述顶层选择栅层114表面上还具有一层隔离层(顶层隔离层)104时，先刻蚀所述底层隔离层104，然后刻蚀所述顶层选择栅层114，在底层隔离层104和顶
层选择栅层114中形成若干(第二)开口115。

[0059] 在一实施例中，刻蚀所述选择栅114之前在所述顶层的隔离层104表面上形成图形化的掩膜层(比如图形化的光刻胶层)，以所述图形化的光刻胶层为掩膜，刻蚀所述顶层隔
离层和顶层选择栅114。

[0060] 参考图3和图4，图4为俯视结构示意图，图3为图4沿切割线AB方向的剖面结构示意图，在所述顶层选择栅层断开的位置(若干(第二)开口115中)填充隔离材料，形成顶层选择
栅隔断区116。

[0061] 所述顶层选择栅隔断区116的材料为氧化硅、氮化硅、氮氧化硅中的一种或几种，或者也可以其他合适的隔离材料。

[0062] 所述顶层选择栅隔断区116将顶层选择栅层断开为若干(≥2)条顶层选择栅，所述断开的若干条顶层选择栅将3D NAND存储器对应分为若干存储块(Block)，选中(通过选择
电路(形成在半导体衬底上)在相应的顶层选择栅上施加电压)相应的顶层选择栅，即可对
相应的存储块进行相应的操作(包括擦除，编程等)。请参考图4，三个分立的顶层选择栅隔
断区116将顶层选择栅层断开为四条分立的顶层选择栅，包括顶层选择栅114a，顶层选择栅
114b，顶层选择栅114c，顶层选择栅114d，4条顶层选择栅将3D NAND存储器对应分为4个存
储块，包括存储块41、存储块42、存储块43和存储块44，即对4个存储块中的存储单元进行相
关的操作(包括擦除，编程等)时，选中顶层选择栅114a，顶层选择栅114b，顶层选择栅114c，
顶层选择栅114d中的任何一个，即可对相应的存储块中的存储单元进行相应的操作，比如
在对存储块42进行擦除(将半导体衬底100或者沟道层108中的空穴注入到存储结构的电荷
存储层109中)时，将存储块42对应的顶层选择栅114b和对应的底层选择栅浮空(不施加电
压)，在其他存储块(41、43和44)对应的顶层选择栅114a、顶层选择栅114c，顶层选择栅114d
以及底层选择栅施加操作电压，使得相应层存储结构上下两端的通道是关闭的。需要说明
的是，图3和图4所示的存储块结构仅是为了方便说明做出的一个示例，其不应限制本发明
的保护范围。

[0063] 在一实施例中，由于底层选择栅层112通过底层选择栅隔断区131被隔断为若干条底层选择栅，且顶层选择栅隔断区116将顶层选择栅层114隔断为若干条顶层选择栅，通过
不同的底层选择栅和顶层选择栅的组合可以实现对3D NAND存储器页(Page)存储的选定。

[0064] 前述3D NAND存储器制作过程，直接在半导体衬底上形成控制栅和隔离层的相互层叠的堆叠结构，在堆叠结构中形成存储结构后，刻蚀所述顶层选择栅层，将所述顶层选择
栅层断开为若干条顶层选择栅，所述断开的若干条顶层选择栅以及断开位置下的控制栅
103为连续的，通过断开的若干条顶层选择栅将3D NAND存储器对应分为若干存储块，即本
申请3D NAND存储器存储块的划分是通过断开的若干条顶层选择栅，无需在断开的若干条
顶层选择栅以及断开位置下的堆叠结构中形成栅极隔槽用于不同存储块的划分，因而避免
了栅极隔槽特征尺寸的波动，并且在半导体衬底上直接形成若干层堆叠的控制栅，无需进
行形成牺牲层，然后去除牺牲层，然后在去除牺牲层回填金属形成控制栅的步骤，因而简化
了3D NAND存储器的制作工艺。

[0065] 图5为本发明第二实施例3D NAND形成过程的结构示意图。本实施例与前述实施例(第一实施例)的区别在于所述堆叠结构包括下层堆叠结构和位于下层堆叠结构上的上层
堆叠结构。需要说明的是，本实施例中与前述实施例中相同或相似结构的限定或描述，在后
续不再赘述，具体请参考前述实施例(第一实施例)中相应部分的限定或描述。

[0066] 参考图1，提供半导体衬底100；在所述半导体衬底上形成堆叠结构，所述堆叠结构包括下层堆叠结构211和位于下层堆叠结构211上的上层堆叠结构212，下层堆叠结构211和
上层堆叠结构212均包括若干交替层叠的控制栅103和隔离层104，所述堆叠结构的形成过
程包括：先在所述半导体衬底100上形成下层堆叠结构211；刻蚀所述下层堆叠结构211，在
下层堆叠结构211中形成沿垂直方向贯穿下层堆叠结构211的若干下层沟道通孔；在所述下
层沟道通孔中形成下层牺牲材料层；在下层堆叠结构211上形成上层堆叠结构212，所述上
层堆叠结构212中的最顶层控制栅作为顶层选择栅层114；刻蚀所述上层堆叠结构212，在上
层堆叠结构212中形成沿垂直方向贯穿上层堆叠结构的上层沟道通孔，所述上层沟道通孔
位于对应的下层沟道通孔上，所述上层沟道通孔与对应的下层沟道通孔构成沟道通孔；去
除所述下层沟道通孔中的下层牺牲材料层，在所述上层沟道通孔与对应的下层沟道通孔形
成存储结构109。

[0067] 在一实施例中，将下层堆叠结构211中最底层的一层控制栅作为底层选择栅层112，下层堆叠结构211的形成过程包括：所述堆叠结构111的形成过程包括：在所述半导体
衬底上形成缓冲氧化层；在所述缓冲氧化层上形成底层选择栅层112；刻蚀所述底层选择栅
层112，形成若干贯穿底层选择栅层112的(第一)开口，所述(第一)开口将所述底层选择栅
层112隔断为若干条底层选择栅，所处底层选择栅用于控制沟通通孔沟道层与半导体衬底
之间(源区)的导通；在所述(第一)开口中填充隔离层材料，形成底层选择栅隔断区131；然
后在所述隔断开的底层选择栅层112上重复交替形成隔离层104和位于隔离层104上的控制
栅103，直至形成下层堆叠结构211。

[0068] 在另一实施例中，在形成下层沟道通孔后，沿所述下层沟道通孔继续刻蚀所述半导体衬底100，在所述半导体衬底100中形成凹槽；在所述凹槽和部分沟道通孔中形成第一
外延半导体层107，所述第一外延半导体层107的顶部表面位于底层选择栅112表面的隔离
层104中；在所述第一外延半导体层107上的下层沟道通孔中形成下层牺牲材料层；在下层
堆叠结构211上形成上层堆叠结构212，所述上层堆叠结构212中的最顶层控制栅作为顶层
选择栅层114；刻蚀所述上层堆叠结构212，在上层堆叠结构212中形成沿垂直方向贯穿上层
堆叠结构的上层沟道通孔，所述上层沟道通孔位于对应的下层沟道通孔上，所述上层沟道
通孔与对应的下层沟道通孔构成沟道通孔；去除所述下层沟道通孔中的下层牺牲材料层，
在所述上层沟道通孔与对应的下层沟道通孔形成存储结构109；在形成存储结构后，回刻蚀
去除部分厚度的存储结构，所述回刻蚀后的存储结构的表面高于顶层选择栅层114的顶部
表面低于最顶层的隔离层104的顶部表面；在回刻蚀后的存储结构上的上层沟道通孔中形
成第二半导体层110。所述第一外延半导体层107和第二半导体层110的材料可以为硅、锗或
硅锗。

[0069] 本发明还提供了一种3D NAND存储器，请参考图3和图4，包括：

[0070] 半导体衬底100，所述半导体衬底100上具有控制栅103和隔离层104交替层叠的堆叠结构111，所述堆叠结构111中最顶层的一层控制栅作为顶层选择栅层114，所述堆叠结构
111中具有若干沿垂直方向贯穿所述堆叠结构的存储结构119；

[0071] 顶层选择栅隔断区116，将所述顶层选择栅层114断开为若干条顶层选择栅(114a‑114b)，所述断开的若干条顶层选择栅(114a‑114b)将3D NAND存储器对应分为若干存储块。

[0072] 具体的，所述控制栅的材料为多晶硅或金属。

[0073] 所述堆叠结构中不具有栅极隔槽以及位于栅极隔槽中的阵列共源极。

[0074] 所述堆叠结构中最底层的一层控制栅作为底层选择栅112，所述底层选择栅层112被底层选择栅隔断区131隔断为若干条底层选择栅。

[0075] 在一实施例中，所述堆叠结构111中具有若干沟道通孔，所述沟道通孔底部的所述半导体衬底100中形成有凹槽；所述凹槽和部分沟道通孔中具有第一外延半导体层107，所
述第一外延半导体层107的顶部表面位于底层选择栅层112表面的隔离层104中；所述存储
结构119位于所述第一外延半导体层上的沟道通孔中，所述存储结构119的表面高于顶层选
择栅层114的顶部表面低于最顶层的隔离层104的顶部表面；位于所述存储结构119上的沟
道通孔中的第二半导体层110。

[0076] 所述存储结构119包括位于沟道通孔侧壁表面上的电荷存储层109和位于电荷存储层侧壁表面的沟道层108，所述电荷存储层108包括位于沟道通孔侧壁表面上的阻挡层、
位于阻挡层侧壁表面上的电荷捕获层以及位于电荷捕获层侧壁表面上的隧穿层。

[0077] 在一实施例中，请参考图5，所述堆叠结构包括下层堆叠结构211和位于下层堆叠结构211上的上层堆叠结构212，下层堆叠结构211和上层堆叠结构212均包括若干交替层叠
的控制栅103和隔离层104；位于下层堆叠结构211中的沿垂直方向贯穿下层堆叠结构的若
干下层沟道通孔；位于上层堆叠结构212的沿垂直方向贯穿上层堆叠结构的上层沟道通孔，
所述上层沟道通孔位于对应的下层沟道通孔上，所述上层沟道通孔与对应的下层沟道通孔
构成沟道通孔；位于所述上层沟道通孔与对应的下层沟道通孔的存储结构119。

[0078] 在一实施例中，所述下层堆叠结构211中最底层的控制栅为底层选择栅层，所述上层堆叠结构212中最顶层的控制栅为顶层选择栅层，所述下层沟道通孔底部的所述半导体
衬底100中形成有凹槽；所述凹槽和部分下层沟道通孔中具有第一外延半导体层107，所述
第一外延半导体层107的顶部表面位于底层选择栅层112表面的隔离层104中；所述存储结
构119位于所述第一外延半导体层上的下层沟道通孔和上层沟道通孔中，所述存储结构119
的表面低于高于顶层选择栅层114的顶部表面低于最顶层的隔离层104的顶部表面；位于所
述存储结构119上的上层沟道通孔中的第二半导体层110。

[0079] 需要说明的是，本实施例中关于3D NAND存储器的其他限定或描述，在本实施例中不再限定，具体请参考前述实施例(3D NAND存储器形成过程)中相关限定或描述。

[0080] 以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为
本发明的保护范围。