本发明提供一种用于显示屏的驱动电路，其包括：上拉单元，所述上拉单元用于将时钟信号转换为级传信号，将直流电压信号转换为输出信号；上拉控制单元，所述上拉控制单元用于控制所述上拉单元的打开时间；自举电容，所述自举电容用于抬升所述级传信号和输出信号电压；下拉单元，所述下拉单元用于将自举电容的输出电压拉低为低电位；下拉维持单元，所述下拉维持单元用于将自举电容的输出电压拉保持为低电位；反相器，所述反相器用于使所述自举电容的输出电压和下拉维持单元的输出电压电位相反；以及反馈单元，所述反馈单元用于提高下拉单元的输出电压。
1.一种用于显示屏的驱动电路，其特征在于，所述驱动电路包括：上拉单元，所述上拉单元用于将时钟信号转换为级传信号，将直流电压信号转换为输出信号；
上拉控制单元，所述上拉控制单元用于控制所述上拉单元的打开时间；
自举电容，所述自举电容用于抬升所述级传信号和输出信号电压；
下拉单元，所述下拉单元用于将自举电容的输出电压拉低为低电位；
下拉维持单元，所述下拉维持单元用于将自举电容的输出电压拉保持为低电位；
反相器，所述反相器用于使所述自举电容的输出电压和下拉维持单元的输出电压电位相反；以及反馈单元，所述反馈单元用于提高下拉单元的输出电压；
所述第一上拉单元包括第一上拉薄膜晶体管、第二上拉薄膜晶体管和第三上拉薄膜晶体管；其中，所述第一上拉薄膜晶体管的源极连接第一直流电压，漏极连接所述下拉单元，栅极连接第二上拉薄膜晶体管的栅极和第三上拉薄膜晶体管的漏极；
所述第二上拉薄膜晶体管的源极连接第一直流电压，漏极连接所述自举电容的一个极板；
所述第三上拉薄膜晶体管的源极连接第二直流电压，栅极连接上一级的级传信号，漏极连接所述自举电容的另一个极板；
所述第二上拉单元包括第四上拉薄膜晶体管，所述第四上拉薄膜晶体管的源极连接第二时钟信号，栅极连接所述自举电容，漏极连接第三直流电压。
2.根据权利要求1所述的驱动电路，其特征在于，所述第一上拉薄膜晶体管和第三上拉薄膜晶体管为N型薄膜晶体管，所述第二上拉薄膜晶体管和第四上拉薄膜晶体管为P型薄膜晶体管。
3.根据权利要求1所述的驱动电路，其特征在于，所述上拉控制单元包括第一控制薄膜晶体管和第二控制薄膜晶体管；其中，所述第一控制薄膜晶体管的源极连接上一级的级传信号，栅极连接第一时钟信号，漏极连接所述第二控制薄膜晶体管的源极；
所述第二控制薄膜晶体管的栅极连接所述第一时钟信号，漏极连接所述下拉维持单元。
4.根据权利要求3所述的驱动电路，其特征在于，所述第一控制薄膜晶体管和第二控制薄膜晶体管为N型薄膜晶体管。
5.根据权利要求3所述的驱动电路，其特征在于，所述下拉单元包括第一下拉单元和第二下拉单元；其中，所述第一下拉单元包括第一下拉薄膜晶体管，所述第一下拉薄膜晶体管的源极连接所述第一上拉单元，栅极连接下一级的级传信号，漏极连接所述第三直流电压；
所述第二下拉单元包括第二下拉薄膜晶体管和第三下拉薄膜晶体管；
所述第二下拉薄膜晶体管的源极连接所述自举电容，栅极连接下一级的级传信号，漏极连接所述第三下拉薄膜晶体管的源极；
所述第三下拉薄膜晶体管的栅极连接下一级的级传信号，漏极连接所述第三直流电压。
6.根据权利要求5所述的驱动电路，其特征在于，所述第一下拉薄膜晶体管和第三下拉薄膜晶体管为N型薄膜晶体管，所述第二下拉薄膜晶体管为P型薄膜晶体管。
7.根据权利要求5所述的驱动电路，其特征在于，所述下拉维持单元包括第一下拉维持单元和第二下拉维持单元；其中，所述第一下拉维持单元包括第一维持薄膜晶体管、第二维持薄膜晶体管和第三维持薄膜晶体管；
所述第一维持薄膜晶体管的源极连接所述第一上拉单元，栅极连接所述第二维持薄膜晶体管的栅极，漏极连接所述第三直流电压；
所述第二维持薄膜晶体管的源极连接所述第二上拉单元，漏极连接所述第三直流电压；
所述第三维持薄膜晶体管的源极连接所述自举电容，漏极连接所述第三直流电压；
所述第二下拉维持单元包括第五维持薄膜晶体管和第六维持薄膜晶体管；
所述第五维持薄膜晶体管的源极连接所述上拉控制单元，栅极连接所述反相器，漏极连接所述第六维持薄膜晶体管的源极；
所述第六维持薄膜晶体管的栅极连接所述反相器，漏极连接所述第三直流电压。
8.根据权利要求7所述的驱动电路，其特征在于，所述第一维持薄膜晶体管和第三维持薄膜晶体管、第五维持薄膜晶体管和第六维持薄膜晶体管为N型薄膜晶体管，所述第二维持薄膜晶体管为P型薄膜晶体管。
9.根据权利要求7所述的驱动电路，其特征在于，所述反相器包括第一反相器和第二反相器；其中，所述第一反相器包括第一反向薄膜晶体管、第二反向薄膜晶体管、第三反向薄膜晶体管和第四反向薄膜晶体管；
所述第一反向薄膜晶体管的源极和栅极连接所述第二下拉单元，漏极连接所述第二反向薄膜晶体管的源极；
所述第二反向薄膜晶体管的栅极连接所述第二下拉单元，漏极连接所述第三直流电压；
所述第三反向薄膜晶体管的源极连接所述第二下拉单元，栅极连接所述第一反向薄膜晶体管的漏极，漏极连接所述第四反向薄膜晶体管的源极；
所述第四反向薄膜晶体管的栅极连接所述第二反向薄膜晶体管的栅极，漏极连接所述第三直流电压；
所述第二反相器包括第五反向薄膜晶体管、第六反向薄膜晶体管、第七反向薄膜晶体管和第八反向薄膜晶体管；
所述第五反向薄膜晶体管的栅极和源极连接所述反馈单元，漏极连接所述第六反向薄膜晶体管的源极；
所述第六反向薄膜晶体管的栅极连接所述第二上拉单元，漏极连接所述第三直流电压；
所述第七反向薄膜晶体管的源极连接所述反馈单元，栅极连接所述第五反向薄膜晶体管的漏极，漏极连接所述第八反向薄膜晶体管的源极；
所述第八反向薄膜晶体管的栅极连接所述第六反向薄膜晶体管的栅极，漏极连接所述第三直流电压。
10.根据权利要求9所述的驱动电路，其特征在于，所述第一反向薄膜晶体管、第三反向薄膜晶体管、第四反向薄膜晶体管、第五反向薄膜晶体管、第七反向薄膜晶体管和第八反向薄膜晶体管为N型薄膜晶体管；所述第二反向薄膜晶体管和第六反向薄膜晶体管为P型薄膜晶体管。
11.根据权利要求9所述的驱动电路，其特征在于，所述反馈单元包括反馈薄膜晶体管，所述反馈薄膜晶体管的源极连接所述第一上拉单元，漏极连接所述上拉控制单元，栅极连接本级的级传信号。
12.根据权利要求9所述的驱动电路，其特征在于，所述反馈薄膜晶体管为N型薄膜晶体管。
13.根据权利要求11所述的驱动电路，其特征在于，所述自举电容包括第一存储电容和第二存储电容；其中，所述第一存储电容的一个极板连接所述第一上拉单元，另一个极板连接所述下拉维持单元；
所述第二存储电容的一个极板连接所述第二上拉单元，另一个极板连接所述第二下拉单元。
用于显示屏的驱动电路
技术领域
[0001] 本发明涉及电子显示领域，尤其涉及一种用于显示屏的驱动电路。
背景技术
[0002] 蓝相液晶的响应时间为亚毫米级。相比于其他类型的显示器，应用蓝相液晶的显示器制备工艺简单、视角广、响应时间快。但是蓝相液晶的驱动电压相对较高(大于30V)，与之匹配的驱动电路输出的驱动电压也相对较高。驱动电路的输出信号的电位由时钟信号及触发信号的电位决定，时钟信号的电位增加，会极大的增加驱动电路的功耗和信号之间的串扰。
发明内容
[0003] 本发明提供一种用于显示屏的驱动电路，能够大幅度降低驱动电路的功耗，并且减小信号之间的串扰。
[0004] 为解决上述问题，本发明提供了一种用于显示屏的驱动电路，其包括：
[0005] 上拉单元，所述上拉单元用于将时钟信号转换为级传信号，将直流电压信号转换为输出信号；
[0006] 上拉控制单元，所述上拉控制单元用于控制所述上拉单元的打开时间；
[0007] 自举电容，所述自举电容用于抬升所述级传信号和输出信号电压；
[0008] 下拉单元，所述下拉单元用于将自举电容的输出电压拉低为低电位；
[0009] 下拉维持单元，所述下拉维持单元用于将自举电容的输出电压拉保持为低电位；
[0010] 反相器，所述反相器用于使所述自举电容的输出电压和下拉维持单元的输出电压电位相反；以及
[0011] 反馈单元，所述反馈单元用于提高下拉单元的输出电压。
[0012] 根据本发明的其中一个方面，所述上拉单元包括第一上拉单元和第二上拉单元；
[0013] 所述第一上拉单元包括第一上拉薄膜晶体管、第二上拉薄膜晶体管和第三上拉薄膜晶体管；其中，
[0014] 所述第一上拉薄膜晶体管的源极连接第一直流电压，漏极连接所述下拉单元，栅极连接第二上拉薄膜晶体管的栅极和第三上拉薄膜晶体管的漏极；
[0015] 所述第二上拉薄膜晶体管的源极连接第一直流电压，漏极连接所述自举电容的一个极板；
[0016] 所述第三上拉薄膜晶体管的源极连接第二直流电压，栅极连接上一级的级传信号，漏极连接所述自举电容的另一个极板；
[0017] 所述第二上拉单元包括第四上拉薄膜晶体管，所述第四上拉薄膜晶体管的源极连接第二时钟信号，栅极连接所述自举电容，漏极连接第三直流电压。
[0018] 根据本发明的其中一个方面，所述第一上拉薄膜晶体管和第三上拉薄膜晶体管为N型薄膜晶体管，所述第二上拉薄膜晶体管和第四上拉薄膜晶体管为P型薄膜晶体管。
[0019] 根据本发明的其中一个方面，所述上拉控制单元包括第一控制薄膜晶体管和第二控制薄膜晶体管；其中，
[0020] 所述第一控制薄膜晶体管的源极连接上一级的级传信号，栅极连接第一时钟信号，漏极连接所述第二控制薄膜晶体管的源极；
[0021] 所述第二控制薄膜晶体管的栅极连接所述第一时钟信号，漏极连接所述下拉维持单元。
[0022] 根据本发明的其中一个方面，所述第一控制薄膜晶体管和第二控制薄膜晶体管为N型薄膜晶体管。
[0023] 根据本发明的其中一个方面，所述下拉单元包括第一下拉单元和第二下拉单元；其中，
[0024] 所述第一下拉单元包括第一下拉薄膜晶体管，所述第一下拉薄膜晶体管的源极连接所述第一上拉单元，栅极连接下一级的级传信号，漏极连接所述第三直流电压；
[0025] 所述第二下拉单元包括第二下拉薄膜晶体管和第三下拉薄膜晶体管；
[0026] 所述第二下拉薄膜晶体管的源极连接所述自举电容，栅极连接下一级的级传信号，漏极连接所述第三下拉薄膜晶体管的源极；
[0027] 所述第三下拉薄膜晶体管的栅极连接下一级的级传信号，漏极连接所述第三直流电压。
[0028] 根据本发明的其中一个方面，所述第一下拉薄膜晶体管和第三下拉薄膜晶体管为N型薄膜晶体管，所述第二下拉薄膜晶体管为P型薄膜晶体管。
[0029] 根据本发明的其中一个方面，所述下拉维持单元包括第一下拉维持单元和第二下拉维持单元；其中，
[0030] 所述第一下拉维持单元包括第一维持薄膜晶体管、第二维持薄膜晶体管和第三维持薄膜晶体管；
[0031] 所述第一维持薄膜晶体管的源极连接所述第一上拉单元，栅极连接所述第二维持薄膜晶体管的栅极，漏极连接所述第三直流电压；
[0032] 所述第二维持薄膜晶体管的源极连接所述第二上拉单元，漏极连接所述第三直流电压；
[0033] 所述第三维持薄膜晶体管的源极连接所述自举电容，漏极连接所述第三直流电压；
[0034] 所述第二下拉维持单元包括第五维持薄膜晶体管和第六维持薄膜晶体管；
[0035] 所述第五维持薄膜晶体管的源极连接所述上拉控制单元，栅极连接所述反相器，漏极连接所述第六维持薄膜晶体管的源极；
[0036] 所述第六维持薄膜晶体管的栅极连接所述反相器，漏极连接所述第三直流电压。
[0037] 根据本发明的其中一个方面，所述第一维持薄膜晶体管和第三维持薄膜晶体管、第五维持薄膜晶体管和第六维持薄膜晶体管为N型薄膜晶体管，所述第二维持薄膜晶体管为P型薄膜晶体管。
[0038] 根据本发明的其中一个方面，所述反相器包括第一反相器和第二反相器；其中，[0039] 所述第一反相器包括第一反向薄膜晶体管、第二反向薄膜晶体管、第三反向薄膜晶体管和第四反向薄膜晶体管；
[0040] 所述第一反向薄膜晶体管的源极和栅极连接所述第二下拉单元，漏极连接所述第二反向薄膜晶体管的源极；
[0041] 所述第二反向薄膜晶体管的栅极连接所述第二下拉单元，漏极连接所述第三直流电压；
[0042] 所述第三反向薄膜晶体管的源极连接所述第二下拉单元，栅极连接所述第一反向薄膜晶体管的漏极，漏极连接所述第四反向薄膜晶体管的源极；
[0043] 所述第四反向薄膜晶体管的栅极连接所述第二反向薄膜晶体管的栅极，漏极连接所述第三直流电压；
[0044] 所述第二反相器包括第五反向薄膜晶体管、第六反向薄膜晶体管、第七反向薄膜晶体管和第八反向薄膜晶体管；
[0045] 所述第五反向薄膜晶体管的栅极和源极连接所述反馈单元，漏极连接所述第六反向薄膜晶体管的源极；
[0046] 所述第六反向薄膜晶体管的栅极连接所述第二上拉单元，漏极连接所述第三直流电压；
[0047] 所述第七反向薄膜晶体管的源极连接所述反馈单元，栅极连接所述第五反向薄膜晶体管的漏极，漏极连接所述第八反向薄膜晶体管的源极；
[0048] 所述第八反向薄膜晶体管的栅极连接所述第六反向薄膜晶体管的栅极，漏极连接所述第三直流电压。
[0049] 根据本发明的其中一个方面，所述第一反向薄膜晶体管、第三反向薄膜晶体管、第四反向薄膜晶体管、第五反向薄膜晶体管、第七反向薄膜晶体管和第八反向薄膜晶体管为N型薄膜晶体管；所述第二反向薄膜晶体管和第六反向薄膜晶体管为P型薄膜晶体管。
[0050] 根据本发明的其中一个方面，所述反馈单元包括反馈薄膜晶体管，所述反馈薄膜晶体管的源极连接所述第一上拉单元，漏极连接所述上拉控制单元，栅极连接本级的级传信号。
[0051] 根据本发明的其中一个方面，所述反馈薄膜晶体管为N型薄膜晶体管。
[0052] 根据本发明的其中一个方面，所述自举电容包括第一存储电容和第二存储电容；其中，
[0053] 所述第一存储电容的一个极板连接所述第一上拉单元，另一个极板连接所述下拉维持单元；
[0054] 所述第二存储电容的一个极板连接所述第二上拉单元，另一个极板连接所述第二下拉单元。
[0055] 本发明提供的驱动电路能够抬高时钟信号的电压，使得驱动电路在内部节点的电压信号保持较低电压值的同时输出用于驱动蓝相液晶的高电压，能够大幅度降低驱动电路的功耗，并且减小信号之间的串扰。
附图说明
[0056] 图1本发明的一个具体实施例中的驱动电路的电路图；
[0057] 图2为图1中的驱动电路中的驱动信号的时序图；
[0058] 图3为本发明的一个具体实施例中的驱动电路的仿真结果示意图。
具体实施方式
[0059] 以下各实施例的说明是参考附加的图示，用以例示本发明可用以实施的特定实施例。本发明所提到的方向用语，例如[上]、[下]、[前]、[后]、[左]、[右]、[内]、[外]、[侧面]等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。在图中，结构相似的单元是用以相同标号表示。
[0060] 本发明提供了一种用于显示屏的驱动电路，如图1所示，其包括：上拉单元M2，所述上拉单元M2用于将时钟信号转换为级传信号，将直流电压信号转换为输出信号；上拉控制单元M1，所述上拉控制单元M1用于控制所述上拉单元M2的打开时间；自举电容，所述自举电容用于抬升所述级传信号和输出信号电压；下拉单元M3，所述下拉单元M3用于将自举电容的输出电压拉低为低电位；下拉维持单元M4，所述下拉维持单元M4用于将自举电容的输出电压拉保持为低电位；反相器M5，所述反相器M5用于使所述自举电容的输出电压和下拉维持单元M4的输出电压电位相反；以及反馈单元M6，所述反馈单元M6用于提高下拉单元M3的输出电压。
[0061] 所述上拉单元M2包括第一上拉单元M21和第二上拉单元M22。所述第一上拉单元M21包括第一上拉薄膜晶体管T21、第二上拉薄膜晶体管T22和第三上拉薄膜晶体管T23。其中，所述第一上拉薄膜晶体管T21的源极连接第一直流电压VDD，漏极连接所述下拉单元M3，栅极连接第二上拉薄膜晶体管T22的栅极和第三上拉薄膜晶体管T23的漏极。所述第二上拉薄膜晶体管T22的源极连接第一直流电压VDD，漏极连接所述自举电容的一个极板。所述第三上拉薄膜晶体管T23的源极连接第二直流电压VDDH，栅极连接上一级的级传信号，漏极连接所述自举电容的另一个极板。所述第二上拉单元M22包括第四上拉薄膜晶体管T24，所述第四上拉薄膜晶体管T24的源极连接第二时钟信号，栅极连接所述自举电容，漏极连接第三直流电压VGL。
[0062] 优选的，所述第一上拉薄膜晶体管T21和第三上拉薄膜晶体管T23为N型薄膜晶体管，所述第二上拉薄膜晶体管T22和第四上拉薄膜晶体管T24为P型薄膜晶体管。
[0063] 所述上拉控制单元M1包括第一控制薄膜晶体管T11和第二控制薄膜晶体管T12。其中，所述第一控制薄膜晶体管T11的源极连接上一级的级传信号，栅极连接第一时钟信号，漏极连接所述第二控制薄膜晶体管T12的源极；所述第二控制薄膜晶体管T12的栅极连接所述第一时钟信号，漏极连接所述下拉维持单元M4。
[0064] 所述第一控制薄膜晶体管T11和第二控制薄膜晶体管T12为N型薄膜晶体管。
[0065] 所述下拉单元M3包括第一下拉单元M31和第二下拉单元M32。其中，所述第一下拉单元M31包括第一下拉薄膜晶体管T31，所述第一下拉薄膜晶体管T31的源极连接所述第一上拉单元M21，栅极连接下一级的级传信号，漏极连接所述第三直流电压VGL。所述第二下拉单元M32包括第二下拉薄膜晶体管T32和第三下拉薄膜晶体管T33。所述第二下拉薄膜晶体管T32的源极连接所述自举电容，栅极连接下一级的级传信号，漏极连接所述第三下拉薄膜晶体管T33的源极。所述第三下拉薄膜晶体管T33的栅极连接下一级的级传信号，漏极连接所述第三直流电压VGL。
[0066] 优选的，所述第一下拉薄膜晶体管T31和第三下拉薄膜晶体管T33为N型薄膜晶体管，所述第二下拉薄膜晶体管T32为P型薄膜晶体管。
[0067] 所述下拉维持单元M4包括第一下拉维持单元M41和第二下拉维持单元M42。其中，所述第一下拉维持单元M41包括第一维持薄膜晶体管T41、第二维持薄膜晶体管T42和第三维持薄膜晶体管T43。所述第一维持薄膜晶体管T41的源极连接所述第一上拉单元M21，栅极连接所述第二维持薄膜晶体管T42的栅极，漏极连接所述第三直流电压VGL。所述第二维持薄膜晶体管T42的源极连接所述第二上拉单元M22，漏极连接所述第三直流电压VGL。所述第三维持薄膜晶体管T43的源极连接所述自举电容，漏极连接所述第三直流电压VGL。所述第二下拉维持单元M42包括第五维持薄膜晶体管T45和第六维持薄膜晶体管T46。所述第五维持薄膜晶体管T45的源极连接所述上拉控制单元M1，栅极连接所述反相器M5，漏极连接所述第六维持薄膜晶体管T46的源极。所述第六维持薄膜晶体管T46的栅极连接所述反相器M5，漏极连接所述第三直流电压VGL。
[0068] 优选的，所述第一维持薄膜晶体管T41和第三维持薄膜晶体管T43、第五维持薄膜晶体管T45和第六维持薄膜晶体管T46为N型薄膜晶体管，所述第二维持薄膜晶体管T42为P型薄膜晶体管。
[0069] 所述反相器M5包括第一反相器M51和第二反相器M52。
[0070] 其中，所述第一反相器M51包括第一反向薄膜晶体管T51、第二反向薄膜晶体管T52、第三反向薄膜晶体管T53和第四反向薄膜晶体管T54。所述第一反向薄膜晶体管T51的源极和栅极连接所述第二下拉单元M32，漏极连接所述第二反向薄膜晶体管T52的源极。所述第二反向薄膜晶体管T52的栅极连接所述第二下拉单元M32，漏极连接所述第三直流电压VGL。所述第三反向薄膜晶体管T53的源极连接所述第二下拉单元M32，栅极连接所述第一反向薄膜晶体管T51的漏极，漏极连接所述第四反向薄膜晶体管T54的源极。所述第四反向薄膜晶体管T54的栅极连接所述第二反向薄膜晶体管T52的栅极，漏极连接所述第三直流电压VGL。
[0071] 所述第二反相器M52包括第五反向薄膜晶体管T55、第六反向薄膜晶体管T56、第七反向薄膜晶体管T57和第八反向薄膜晶体管T58。所述第五反向薄膜晶体管T55的栅极和源极连接所述反馈单元M6，漏极连接所述第六反向薄膜晶体管T56的源极。所述第六反向薄膜晶体管T56的栅极连接所述第二上拉单元M22，漏极连接所述第三直流电压VGL。所述第七反向薄膜晶体管T57的源极连接所述反馈单元M6，栅极连接所述第五反向薄膜晶体管T55的漏极，漏极连接所述第八反向薄膜晶体管T58的源极。所述第八反向薄膜晶体管T58的栅极连接所述第六反向薄膜晶体管T56的栅极，漏极连接所述第三直流电压VGL。
[0072] 优选的，所述第一反向薄膜晶体管T51、第三反向薄膜晶体管T53、第四反向薄膜晶体管T54、第五反向薄膜晶体管T55、第七反向薄膜晶体管T57和第八反向薄膜晶体管T58为N型薄膜晶体管；所述第二反向薄膜晶体管T52和第六反向薄膜晶体管T56为P型薄膜晶体管。
[0073] 所述反馈单元M6包括反馈薄膜晶体管T6，所述反馈薄膜晶体管T6的源极连接所述第一上拉单元M21，漏极连接所述上拉控制单元M1，栅极连接本级的级传信号。优选的，所述反馈薄膜晶体管T6为N型薄膜晶体管。
[0074] 所述自举电容包括第一存储电容Cbt1和第二存储电容Cbt2。其中，所述第一存储电容Cbt1的一个极板连接所述第一上拉单元M21，另一个极板连接所述下拉维持单元M4。所述第二存储电容Cbt2的一个极板连接所述第二上拉单元M22，另一个极板连接所述第二下拉单元M32。
[0075] 下面将结合具体的实施例对本发明中的驱动电路的工作原理进行详细说明。参见图2和图3，图2为图1中的驱动电路中的驱动信号的时序图；图3为本发明的一个具体实施例中的驱动电路的仿真结果示意图。
[0076] 其中，CK1为第一时钟信号，CK2为第二时钟信号，第一时钟信号CK1和第二时钟信号CK2的波形相反。COUT(n)为本级的级传信号；COUT(n-1)为上一级的级传信号；Cout(n+1)为下一级的级传信号。
[0077] 参见图3，本实施例中的驱动电路的工作周期包括第一阶段T1，第二阶段T2和第三阶段T3。
[0078] 第一阶段时：当第一时钟信号CK1处于高电位时，第一控制薄膜晶体管T11与第二控制薄膜晶体管T12打开，COUT(n-1)为高电位，Q点电位被抬升为高电位，第四上拉薄膜晶体管T24、第二反向薄膜晶体管T52及第四反向薄膜晶体管T54打开，QB被拉低至低电位第三维持薄膜晶体管T43、第四维持薄膜晶体管T44、第五维持薄膜晶体管T45和第六维持薄膜晶体管T46关闭，由于第二时钟信号CK2为低电位，本级的级传信号COUT(n)为低电位，第六反向薄膜晶体管T56与第八反向薄膜晶体管T58关闭，P点被拉升至高电位，第一维持薄膜晶体管T41与第二维持薄膜晶体管T42打开，上一级的级传信号COUT(n-1)为高电位，第三上拉薄膜晶体管T23打开，M点电位被拉至高电位，第一上拉薄膜晶体管T21与第二上拉薄膜晶体管T22打开，由于第二维持薄膜晶体管T42与第一维持薄膜晶体管T41打开，N点与输出讯号G(n)仍然维持低电位。
[0079] 第二阶段时：当第一时钟信号CK1处于低电位时，第一控制薄膜晶体管T11与第二控制薄膜晶体管T12关闭，第四上拉薄膜晶体管T24打开，CK2变为高电位，级传讯号COUT(n)变为高电位，因此，Q点电位被上拉至更高电位，有利于第四上拉薄膜晶体管T24打开。同时反馈薄膜晶体管T6、第六反向薄膜晶体管T56与第八反向薄膜晶体管T58管打开，点F升至高电位，有利于减少第二控制薄膜晶体管T12、第五维持薄膜晶体管T45及T32管漏电，维持Q点电位。P点降为低电位。第一维持薄膜晶体管T41与第二维持薄膜晶体管T42关闭，N点被抬升至高电位。由于第二存储电容Cbt2的存在，M点电位被上拉至更高电位。第一上拉薄膜晶体管T21与第二上拉薄膜晶体管T22打开，N点电位与输出信号也逐渐升至高电位。
[0080] 第三阶段时：第一时钟信号CK1升为高电位，第一控制薄膜晶体管T11与第二控制薄膜晶体管T12打开，由于上一级的级传信号COUT(n-1)为低电位，Q点电位被拉低至低电位。第四上拉薄膜晶体管T24、第二反向薄膜晶体管T52和第四反向薄膜晶体管T54关闭，QB点升至高电位。第三维持薄膜晶体管T43、第四维持薄膜晶体管T44、第五维持薄膜晶体管T45和第六维持薄膜晶体管T46打开，级传信号COUT(n)降至低电位。第六反向薄膜晶体管T56与第八反向薄膜晶体管T58及反馈薄膜晶体管T6关闭，P点升为高电位。第一维持薄膜晶体管T41与第二维持薄膜晶体管T42打开，下一级的级传信号COUT(n+1)升为高电位。T31打开，级传信号降为低电位。
[0081] 本发明提供的驱动电路能够抬高时钟信号的电压，使得驱动电路在内部节点的电压信号保持较低电压值的同时输出用于驱动蓝相液晶的高电压，能够大幅度降低驱动电路的功耗，并且减小信号之间的串扰。
[0082] 综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。
