半导体器件及其制造方法

摘要

本发明涉及一种半导体器件及其制造方法，该制造方法包括以下步骤：提供半导体结构，所述半导体结构包括衬底，所述衬底具有高压器件区；在所述高压器件区之上形成栅氧化层；在所述衬底中定义逻辑器件区；在所述高压器件区和逻辑器件区表面形成氧化层，所述氧化层的厚度小于所述栅氧化层的厚度；在所述栅氧化层侧边的衬底中形成轻掺杂漏区；以及在所述氧化层之下的轻掺杂漏区中形成源极和漏极。本发明所提供的由高压器件和低压逻辑器件相结合的半导体器件具有良好的性能。

权利要求

1.一种半导体器件的制造方法，包括以下步骤：

提供半导体结构，所述半导体结构包括衬底，所述衬底具有高压器件区；

在所述高压器件区之上形成栅氧化层；

在所述衬底中定义逻辑器件区；

在所述高压器件区和逻辑器件区表面形成氧化层，所述氧化层的厚度小于所述栅氧化层的厚度；

在所述高压器件区和逻辑器件区的上表面依次沉积栅极层和掩模层；

在所述逻辑器件区上覆盖有所述栅极层和掩模层时，在所述高压器件区的栅氧化层上形成栅极层，在所述栅氧化层侧边的衬底中形成轻掺杂漏区；以及在所述氧化层之下的轻掺杂漏区中形成源极和漏极- 。

2.根据权利要求1所述的方法，其特征在于，在所述栅氧化层侧边的衬底中形成轻掺杂漏区后，所述栅氧化层部分覆盖所述轻掺杂区。

3.根据权利要求2所述的方法，其特征在于，所述轻掺杂漏区具有位于所述栅氧化层之下的侧壁，所述栅氧化层宽度方向上的侧壁距离所述轻掺杂漏区的侧壁0.1-1μm。

4.根据权利要求1所述的方法，其特征在于，在所述衬底中定义逻辑器件区后还包括形成隔离所述高压器件区和逻辑器件区的隔离结构。

5.根据权利要求1所述的方法，其特征在于，在所述高压器件区和逻辑器件区表面形成氧化层的步骤中，所述氧化层未覆盖所述栅氧化层。

6.根据权利要求1所述的方法，其特征在于，在所述氧化层之下的轻掺杂漏区中形成源极和漏极的步骤包括：进行穿过所述氧化层的离子注入。

7.根据权利要求1所述的方法，其特征在于，在形成所述源极和漏极时，所述栅氧化层不覆盖所述源极和漏极。

8.根据权利要求1所述的方法，其特征在于，所述栅氧化层的厚度为10-50nm。

说明书

半导体器件及其制造方法

技术领域

[0001] 本发明涉及半导体技术领域，尤其涉及一种结合高压器件区和低压器件区的半导体器件及其制造方法。

背景技术

[0002] 随着半导体工艺技术的不断发展，在3D NAND工艺中，往往采用对称或不对称的高压双扩散漏端MOS器件(Double Diffused Drain MOS)来控制存储单元的外围电路中的高压信号。然而，为了提高存储器的I/O速度，例如使其速度大于1G，外围电路中还需要速度更快的低压器件。因此，在芯片中需要将高压器件和低压器件结合起来。

[0003] 现有的工艺通常是先形成半导体器件的多晶硅栅极(Poly Gate)，然后依次在高压器件中形成轻掺杂漏极(Lightly Doped Drain，LDD)、在低压器件中形成轻掺杂漏极、阱区离子注入、形成硅化物等，再进行后段工艺。当低压器件的栅极长度在65nm及以下时，这种工艺会产生以下的问题：

[0004] 1、在完成栅极刻蚀之后，高压器件区域上方具有一定厚度的残留氧化层，在对高压器件区域进行轻掺杂时，杂质会进入栅极氧化层，影响器件的性能。另外，由于形成超浅结的能量较低，无法打穿位于源漏重掺杂区上方的残留氧化层，从而影响该区域的离子注入。

[0005] 2、为了降低高压器件区域的轻掺杂能量，在完成栅极刻蚀之后，可以利用掩模把高压器件区域的残留氧化层减薄，但是会导致低压器件区域的硅损失并产生过程控制的问题。

[0006] 3、随着低压器件尺寸的减小，比如减小到45nm的逻辑工艺，PN结继续变浅，高压器件区域的残留氧化层需要继续减薄，当减薄到0A时，高压器件可能会产生注入穿通效应。

[0007] 4、对高压器件区域进行LDD注入需要较多的热预算(Thermal Budget)以提高击穿电压，对于45nm的逻辑工艺来说没有足够的热预算来进行此项操作。

发明内容

[0008] 本发明所要解决的技术问题是提供一种具有良好性能的高压器件和低压逻辑器件相结合的半导体器件。

[0009] 本发明为解决上述技术问题而采用的技术方案是一种半导体器件的制造方法，包括以下步骤：提供半导体结构，所述半导体结构包括衬底，所述衬底具有高压器件区；在所述高压器件区之上形成栅氧化层；在所述衬底中定义逻辑器件区；在所述高压器件区和逻辑器件区表面形成氧化层，所述氧化层的厚度小于所述栅氧化层的厚度；在所述栅氧化层侧边的衬底中形成轻掺杂漏区；以及在所述氧化层之下的轻掺杂漏区中形成源极和漏极。

[0010] 在本发明的一实施例中，在所述栅氧化层侧边的衬底中形成轻掺杂漏区后，所述栅氧化层部分覆盖所述轻掺杂区。

[0011] 在本发明的一实施例中，所述轻掺杂漏区具有位于所述栅氧化层之下的侧壁，所述栅氧化层宽度方向上的侧壁距离所述轻掺杂漏区的侧壁0.1-1μm。

[0012] 在本发明的一实施例中，在所述衬底中定义逻辑器件区后还包括形成隔离所述高压器件区和逻辑器件区的隔离结构。

[0013] 在本发明的一实施例中，在所述高压器件区和逻辑器件区表面形成氧化层的步骤中，所述氧化层未覆盖所述栅氧化层。

[0014] 在本发明的一实施例中，在所述栅氧化层侧边的衬底中形成轻掺杂漏区之前还包括：在所述逻辑器件区上覆盖保护层；以及在所述栅氧化层上形成栅极层。

[0015] 在本发明的一实施例中，在所述氧化层之下的轻掺杂漏区中形成源极和漏极的步骤包括：进行穿过所述氧化层的离子注入。

[0016] 在本发明的一实施例中，在形成所述源极和漏极时，所述栅氧化层不覆盖所述源极和漏极。

[0017] 在本发明的一实施例中，所述栅氧化层的厚度为10-50nm。

[0018] 本发明为解决上述技术问题而采用的技术方案还包括一种半导体器件，包括：衬底；逻辑器件，形成于所述衬底中；以及高压器件，包括位于所述衬底上的栅极结构，所述栅极结构包括栅氧化层、位于所述栅氧化层之上的栅极层、以及位于所述栅极层在宽度方向两侧的侧墙，所述栅氧化层在宽度方向上突出于所述侧墙。

[0019] 在本发明的一实施例中，所述栅氧化层的厚度为10-50nm。

[0020] 在本发明的一实施例中，所述高压器件还包括源极、漏极以及轻掺杂漏区，所述轻掺杂漏区位于所述栅极结构侧边的衬底内，所述源极和漏极位于所述轻掺杂漏区中。

[0021] 在本发明的一实施例中，所述轻掺杂漏区具有位于所述栅氧化层之下的侧壁，所述栅氧化层宽度方向上的侧壁距离所述轻掺杂漏区的侧壁0.1-1μm。

[0022] 在本发明的一实施例中，还包括位于所述逻辑器件和所述高压器件之间的隔离结构。

[0023] 在本发明的一实施例中，所述衬底具有高压阱和低压阱，所述高压器件形成于所述高压阱中，所述逻辑器件形成于所述低压阱中。

[0024] 本发明由于采用以上技术方案，使之与现有技术相比，具有如下显著优点：

[0025] 1、分别对高压器件区和低压器件区进行栅极刻蚀，在对高压器件区进行栅极刻蚀时使用较厚的硬掩模，使得在高压器件区形成低掺杂漏区的注入过程中，阻止掺杂离子进入栅极层和沟道中；

[0026] 2、改变了栅氧化层的长度，使其不覆盖轻掺杂漏区中的漏极和源极，有利于超浅结的形成；

[0027] 3、在高压器件区的栅极形成之后再形成低掺杂漏区，可以利用对栅极进行二次氧化的热量使高压器件区的结变得缓变。

附图说明

[0028] 为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：

[0029] 图1是一种具有高压器件区和低压器件区的半导体器件的结构示意图；

[0030] 图2是本发明一实施例的半导体器件的制造方法的示例性流程图；

[0031] 图3是本发明一实施例的半导体器件在制造过程中的结构示意图之一；

[0032] 图4A-4D是本发明一实施例在高压器件区之上形成栅氧化层的过程中半导体器件的结构示意图；

[0033] 图5是本发明一实施例在衬底中定义逻辑器件区的半导体器件的结构示意图；

[0034] 图6是本发明一实施例在高压器件区和逻辑器件区表面形成氧化层的半导体器件的结构示意图；

[0035] 图7A-7D是本发明一实施例中形成轻掺杂漏区的过程中半导体器件的结构示意图；

[0036] 图8A-8B是本发明一实施例中对逻辑器件区进行处理的过程中半导体器件的结构示意图；

[0037] 图9A-9D是本发明一实施例的半导体器件的切面结构示意图。

具体实施方式

[0038] 为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。

[0039] 在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。

[0040] 如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。

[0041] 在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

[0042] 为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。

[0043] 在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

[0044] 应当理解，当一个部件被称为“在另一个部件上”、“连接到另一个部件”、“耦合于另一个部件”或“接触另一个部件”时，它可以直接在该另一个部件之上、连接于或耦合于、或接触该另一个部件，或者可以存在插入部件。相比之下，当一个部件被称为“直接在另一个部件上”、“直接连接于”、“直接耦合于”或“直接接触”另一个部件时，不存在插入部件。同样的，当第一个部件被称为“电接触”或“电耦合于”第二个部件，在该第一部件和该第二部件之间存在允许电流流动的电路径。该电路径可以包括电容器、耦合的电感器和/或允许电流流动的其它部件，甚至在导电部件之间没有直接接触。

[0045] 图1是一种具有高压器件区和低压器件区的半导体器件的结构示意图。参考图1所示，该半导体器件100包括衬底101以及形成于衬底101之中的高压器件区110和低压器件区120。高压器件区110和低压期间区120之间由浅槽隔离区130(Shallow Trench Isolation，STI)隔离开来。

[0046] 如图1中所示，浅槽隔离区130将高压器件区110和低压器件区120隔离开来。高压器件区110和低压器件区120都是有源区(Active Area，AA)，以便于后续在各个有源区中形成其源、漏和栅极。

[0047] 形成浅槽隔离区130的工艺可以包括隔离氧化层沉积、掩模层沉积(如氮化物)、刻蚀形成槽、在槽中填充沉积绝缘材料(如氧化物)、平坦化处理等工艺。

[0048] 其次，在衬底101的上表面形成一层栅氧化层112/122，再沉积一层多晶硅薄膜，再利用掩模刻蚀栅氧化层112/122和多晶硅薄膜，形成栅极111/121。之后，再分别在高压器件区110和低压器件区120中进行LDD工艺，形成源/漏区。

[0049] 当低压器件的栅极长度要求在65nm及以下时，上述工艺可能会出现以下问题：

[0050] 如图1所示，在完成栅极刻蚀工艺之后，高压器件区110的栅氧化层112的厚度约为400A，而低压器件区120的栅氧化层122的厚度约为20A。高压器件区110中的栅极111的薄膜厚度通常小于1050A。进行高压区域LDD的离子注入深度为1000～2000A。这样在进行高压区域LDD时，离子会进入栅氧化层112中，影响器件的性能。另外，由于形成超浅结的能量较低，无法完全打穿栅氧化层112，就无法在高压器件区110中形成超浅结。

[0051] 针对上述问题，有的解决方案是在栅极111形成之后，利用掩模刻蚀，将高压器件区110上的栅氧化层112减薄到100A左右，但是由于同时会减薄低压器件区110的栅氧化层112，可能会导致低压器件区110的衬底被刻蚀，发生硅损失。

[0052] 需要说明的是，上述数字是为了说明而给出的示例，不用于限制实际情况。

[0053] 当对低压器件的栅极长度要求继续减小，比如达到45nm时，栅极111/121的厚度变小，高压器件区110的栅氧化层112需要继续减薄，如果减薄到0A，高压器件区110的LDD可能会发生注入穿通效应。

[0054] 此外，在45nm的逻辑工艺中，在进行栅极刻蚀之后除了脉冲退火(Spike Anneal)和激光退火(Laser Anneal)之外，没有大于700度的热预算(Thermal Budget)了。而对高压器件区110进行LDD需要较多的热预算，因此，还会造成热预算不足的问题。

[0055] 图2是本发明一实施例的半导体器件的制造方法的示例性流程图。参考图2所示，该制造方法包括以下步骤：

[0056] 步骤210，提供半导体结构，半导体结构包括衬底，衬底具有高压器件区。

[0057] 在步骤210中，所提供的半导体结构中的衬底可以是本领域技术人员所熟知的各种半导体材料，例如硅衬底(Si)、锗衬底(Ge)、锗化硅衬底(SiGe)、绝缘体上硅(SOI，Silicon on Insulator)或绝缘体上锗(GOI，Germanium on Insulator)等。硅衬底可以包括单晶硅衬底，多晶硅衬底等。对于单晶硅衬底来说，可以根据所掺杂的离子类型分为P型单晶硅衬底或N型单晶硅衬底。其中，P型单晶硅衬底是在单晶硅衬底中掺杂了P型掺杂离子，例如铟离子、硼离子、镓离子、铝离子、氟化硼离子等；N型单晶硅衬底是在单晶硅衬底中掺杂了N型掺杂离子，例如砷离子、磷离子、锑离子等。

[0058] 图3是本发明一实施例的半导体器件在制造过程中的结构示意图之一。参考图3所示，该衬底301为P型单晶硅衬底，在衬底301中具有一高压器件区310。在该高压器件区310靠近衬底301上表面的区域形成了高压P阱区311和高压N阱区312。高压P阱区311的形成是利用离子注入工艺在该区域注入了P型掺杂离子；高压N阱区312的形成是利用离子注入工艺在该区域注入了N型掺杂离子。

[0059] 在一些实施例中，由于衬底301为P型单晶硅衬底，其中掺杂有P型掺杂离子，因此无需再单独形成高压P阱区311。在这些实施例中，在高压器件区310中，除了高压N阱区312之外的区域都可以认为是高压P阱区311。

[0060] 本发明的半导体器件的制造方法将以图3所示的P型单晶硅衬底为例进行以下的步骤说明。可以理解的是，本说明书中的附图所示仅为示例，并不用于限制本发明的范围和应用。本领域技术人员可以根据本发明的思想，在其他类型的衬底基础上做出相应的调整以达到同样的技术效果。

[0061] 步骤220，在高压器件区之上形成栅氧化层。

[0062] 在高压器件区310之上形成的栅氧化层是为了后续在该栅氧化层之上形成栅极层，该栅极层可以作为半导体器件中的高压器件的栅极。图4A-4D是本发明一实施例在高压器件区之上形成栅氧化层的过程中半导体器件的结构示意图。参考图4A所示，首先在衬底301的上表面上沉积一层阻挡层410。常见的阻挡层410材料可以包括氮化硅或氮氧化硅。沉积阻挡层410的工艺可以采用化学沉积、物理沉积、热氧化等方法。在本实施例中，该阻挡层的材料为氮化硅，其厚度为100～500A。其次，在阻挡层410的上表面再沉积一层图案化的光阻层420。该光阻层420上的图案用于界定需要形成栅氧化层的区域，如图4A中光阻层420中的缺口所示。

[0063] 参考图4B所示，利用光阻层420作为掩模对阻挡层410进行刻蚀，将需要生长栅氧化层的区域打开，其中区域411对应于高压器件区310中的高压P阱区311，区域412对应于高压器件区310中的高压N阱区312。区域411和412将被用于生长栅氧化层。参考图4B所示，在完成对阻挡层410的刻蚀之后，光阻层420被清洗掉，使阻挡层410的上表面暴露出来。

[0064] 需要说明的是，本实施例以一个高压器件区310为例对本发明的半导体结构的制造方法进行说明，在实际实施中，衬底301上可以包括多个高压器件区310，并可以对该多个高压器件区310同时执行本方法中的各个步骤。

[0065] 参考图4C所示，在区域411和412处生成栅氧化层431和432。在本实施例中，栅氧化层431和432可以是利用热氧化法(RTO，Rapid Thermal Oxidation)或原位蒸汽生成法(ISSG，In-situ Stream Generation)形成的氧化硅层。如图4C所示，所生成的栅氧化层431/432的厚度与阻挡层410的厚度基本相等。在一些实施例中，栅氧化层431/432的厚度为
10-50nm。

[0066] 栅氧化层431/432与其相邻的阻挡层410之间的界面并不是如图4C所示的理想的垂直界面，而是具备一定梯度的界面。如R区域局部放大示意图所示，处于交界面的部分栅氧化层431/432的材料穿过垂直交界面而渗入阻挡层410中。

[0067] 参考图4D所示，将图4C中所示剩余的阻挡层410清洗掉，保留高压器件区310上表面的相关区域的栅氧化层431/432。

[0068] 步骤230，在衬底中定义逻辑器件区。

[0069] 图5是本发明一实施例在衬底中定义逻辑器件区的半导体器件的结构示意图。参考图5所示，在衬底301中将与高压器件区310相邻的一块区域定义为逻辑器件区510。逻辑器件区510用于形成外围电路中的其他逻辑电路。在本实施例中，逻辑器件区510用于形成外围电路中的低压逻辑器件，以提高存储器的I/O速度。

[0070] 如图5所示，在该逻辑器件区510在靠近衬底301上表面的区域形成了逻辑P阱区511和逻辑N阱区512。其中，逻辑P阱区511的形成是利用离子注入工艺在该区域注入了P型掺杂离子；逻辑N阱区512的形成是利用离子注入工艺在该区域注入了N型掺杂离子。

[0071] 在一些实施例中，由于衬底301为P型单晶硅衬底，其中掺杂有P型掺杂离子，因此无需再单独形成逻辑P阱区511。在这些实施例中，在逻辑器件区510中，除了逻辑N阱区512之外的区域都可以认为是逻辑P阱区511。

[0072] 如图5所示，高压P阱区311、高压N阱区312、逻辑P阱区511和逻辑N阱区512都是有源区，是用来建立晶体管主体的位置所在，在后续的步骤中，这些有源区将被用于在其中形成晶体管的源、漏和栅极。

[0073] 在一些实施例中，还在每个有源区之间形成隔离结构520。该隔离结构520不仅将高压器件区310与逻辑器件区510隔离开，还将各自区域中的有源区隔离开，以利用在各个有源区上所形成的器件之间的相互独立。在本实施例中，采用浅槽隔离工艺STI来形成各个隔离结构520。浅槽隔离工艺可以包括隔离氧化层沉积、掩模层沉积(如氮化物)、刻蚀形成槽、在槽中填充沉积绝缘材料(如氧化物)、平坦化处理等工艺。

[0074] 该隔离结构520可以在形成高压器件区310与逻辑器件区510之前或之后形成，也可以在形成高压器件区310与逻辑器件区510的过程之间形成。

[0075] 由于高压器件区310与逻辑器件区510形成于同一个衬底301之上，在理想情况下，所形成的高压P阱区311、高压N阱区312、逻辑P阱区511和逻辑N阱区512的上表面处于同一水平面。

[0076] 在一些实施例中，本步骤230在形成逻辑P阱区511和逻辑N阱区512时，还包括利用离子注入工艺调整逻辑器件区510的阈值电压的步骤。

[0077] 步骤240，在高压器件区和逻辑器件区表面形成氧化层，氧化层的厚度小于栅氧化层的厚度。

[0078] 需要说明的是，在完成步骤230之后，还包括对高压器件区310和逻辑器件区510的上表面进行清洗，以利于步骤240中氧化层的形成。

[0079] 图6是本发明一实施例在高压器件区和逻辑器件区表面形成氧化层的半导体器件的结构示意图。参考图6所示，在高压器件区310和逻辑器件区510的上表面形成了一层氧化层610。值得注意的是，在高压器件区310，该层氧化层610不会覆盖在栅氧化层431/432上，而只覆盖在高压器件区310中裸露的阱区上。该层氧化层610的厚度小于栅氧化层431/432的厚度。该氧化层610的材料可以是氧化硅等。氧化层610的形成工艺可以包括但不限于例如热氧化生长(RTP)、原位水汽生长(ISSG)等工艺技术。

[0080] 步骤250，在栅氧化层侧边的衬底中形成轻掺杂漏区。

[0081] 在一些实施例中，在形成轻掺杂漏区之前还包括在逻辑器件区510上覆盖保护层，以及在栅氧化层431/432上形成栅极层的步骤。

[0082] 图7A-7D是本发明一实施例中形成轻掺杂漏区的过程中半导体器件的结构示意图。参考图7A所示，在高压器件区310和逻辑器件区510的上表面依次沉积栅极层710和掩模层720。其中栅极层710是用于在各个有源区形成相应的器件的栅极，掩模层720用来对栅极层710进行图案化的刻蚀以形成所需要的栅极。

[0083] 在一些实施例中，在形成栅极层710之后，还包括对栅极层710进行预掺杂的步骤，以利于改善N型多晶硅耗尽效应。之后，再在该栅极层710之上形成掩模层720。

[0084] 在一实施例中，所要形成的栅极层710为多晶硅栅极。可以采用化学气相沉积的方法在高压器件区310和逻辑器件区510的上表面形成一多晶硅薄膜作为该栅极层710。

[0085] 在一实施例中，栅极层710的厚度为800～1100A，掩模层720的厚度为大约800A。形成掩模层720的材料可以是作为硬掩模的氮化硅。

[0086] 参考图7B所示，利用图案化的掩模层720对高压器件区310进行刻蚀以形成高压P阱区311和高压N阱区312所对应的栅极层711/712，并且不对逻辑器件区510上方的区域进行刻蚀。覆盖在逻辑器件区510上方的栅极层713和掩模层723一起组成了保护层，该保护层用于在后续对高压器件区310形成轻掺杂漏区时对逻辑器件区510进行保护。

[0087] 参考图7C所示，分别在高压器件区310上表面的栅氧化层431/432侧边的衬底中形成轻掺杂漏区731/732。其中在栅氧化层431的两个侧边的衬底中分别形成两个轻掺杂漏区731，该两个轻掺杂漏区731中的掺杂离子类型与衬底中的掺杂离子类型相反。在图7C所示实施例中，栅氧化层431侧边的衬底是高压P阱区311，其中掺杂了P型掺杂离子，则轻掺杂漏区731中的掺杂离子为N型。类似地，在栅氧化层432的两个侧边的衬底中分别形成两个轻掺杂漏区732，该轻掺杂漏区732中的掺杂离子类型与其所在衬底中的掺杂离子类型相反。在图7C所示实施例中，栅氧化层432侧边所处的衬底是高压N阱区312，其中掺杂了N型掺杂离子，则轻掺杂漏区732中的掺杂离子为P型。

[0088] 如图7C所示，由于高压P阱区311和高压N阱区312之间由间隔结构520隔开，因此相邻两个区域间轻掺杂漏区731/732彼此之间相互隔离。

[0089] 需要说明的是，在图7A-7C中仅示出了一张掩模层720，然而实际上，在该实施例中，在高压P阱区311中形成轻掺杂漏区731和在高压N阱区312中形成轻掺杂漏区732是两个步骤，需要使用两张掩模层来分别进行。在其他的实施例中，可以只在高压P阱区311中形成轻掺杂漏区731，或者只在高压N阱区312中形成轻掺杂漏区732，这样就只需一张掩模层，可以节省一张掩模层以及相应的工艺步骤。

[0090] 在理想的情况下，由于掩模层710的作用，使得在同一个阱区中所形成的两个轻掺杂漏区之间的沟道宽度与其上的栅极层的宽度相等。例如，在高压P阱区311中所生成的两个轻掺杂漏区731之间的沟道宽度与其上的栅极层711的宽度相等。

[0091] 图7D所示是在前面的步骤的基础上，进一步地去除掉残留的掩模层720。可以理解的是，在形成栅极层711/712的步骤中，还可以包括在完成刻蚀之后的清洗、光刻胶去除、以及对栅极层711/712进行二次氧化等形成多晶硅栅极的步骤。

[0092] 参考图7D所示，轻掺杂漏区具有位于栅氧化层之下的侧壁，栅氧化层宽度方向上的侧壁距离轻掺杂漏区的侧壁0.1-1μm。以轻掺杂漏区731为例，该轻掺杂漏区731位于栅氧化层431之下的侧壁为s1，栅氧化层431在其宽度方向上的侧壁为s2，侧壁s1和s2之间的距离为d，如图7D中所示。在本发明的实施例中，d的范围是0.1-1μm。

[0093] 图8A-8B是本发明一实施例中对逻辑器件区进行处理的过程中半导体器件的结构示意图。

[0094] 参考图8A所示，在高压器件区310和逻辑器件区510的上表面沉积掩模层810。该掩模层810可以是由APF(Advanced Patterning Film)薄膜和氮氧化硅DARC(Dielectric Anti-Reflection Coating)组成的硬掩模层。在本实施例中，APF薄膜的厚度可以为1100A，氮氧化硅DARC的厚度可以为320A。

[0095] 参考图8B所示，利用图形化的掩模(图未示)对逻辑器件区510进行刻蚀，以获得逻辑器件区510的栅极层821/822。在本实施例中，栅极层821对应于逻辑器件区510的逻辑P阱区511，栅极层822对应于逻辑器件区510的逻辑N阱区512。

[0096] 在完成对栅极层821/822的刻蚀之后，还包括去除残留的掩模层810、清洗等离子体、去除光刻胶、以及对栅极层821/822进行二次氧化等步骤。这部分热预算可以被高压器件利用起来。

[0097] 步骤260，在氧化层之下的轻掺杂漏区中形成源极和漏极。

[0098] 图9A-9D是本发明一实施例的半导体器件的切面结构示意图。其中图9A所示为高压NMOS器件，图9B所示为高压PMOS器件，图9C所示为低压NMOS器件，图9D所示为低压PMOS器件。

[0099] 下面以图9A为例对步骤260进行说明。参考图9A所示，该半导体器件包括形成于高压器件区310的高压P阱区311及其中的两个轻掺杂漏区731。在该高压P阱区311的两端各有一个隔离结构520，使位于这两个隔离结构520之间的区域可以形成一个独立的器件。该两个轻掺杂漏区731分别位于栅氧化层431的两个侧边的衬底中，并且轻掺杂漏区731具有位于栅氧化层431之下的侧壁，栅氧化层431在其宽度方向上的侧壁距离轻掺杂漏区731的侧壁的距离为0.1-1μm。两个轻掺杂漏区731之间的理想距离与该半导体器件的栅极层711的宽度相等。

[0100] 在轻掺杂漏区731中以离子注入的方式形成MOS器件的源极910和漏极910。可以理解的是，位于栅氧化层431两端的源极910和漏极910结构相似，将其中一个作为源极，另一个作为漏极。

[0101] 参考图6和图8B所示，在形成源极910和漏极910的步骤中还包括进行穿过氧化层610的离子注入。该氧化层610的厚度小于栅氧化层431的厚度，并且经过前述步骤之后，氧化层610的厚度逐渐减薄，因此图9A中未示出该氧化层610。在形成超浅结时，即使能量较低，仍然可以穿过氧化层610在轻掺杂漏区731中形成源极910和漏极910。

[0102] 在步骤260中，形成源极910和漏极910所要注入离子的类型与其所在的轻掺杂漏区731的掺杂离子类型相同。在本实施例中，轻掺杂漏区731的掺杂离子为N型，则在本步骤中向轻掺杂漏区731中所注入的离子也为N型。因此图9A所示的半导体器件为NMOS器件。

[0103] 参考图9A所示，栅氧化层431不覆盖源极910和漏极910。也就是说，在本步骤所形成的源极910和漏极910都不被栅氧化层431覆盖，并且距离栅氧化层431具有一定的距离。这样，对源极910和漏极910进行离子注入的过程不会受到栅氧化层431的阻碍。

[0104] 在一些实施例中，在步骤260中形成源极和漏极之前还包括在栅极层711的两侧形成侧墙920，以防止源漏注入过于接近沟道而导致沟道过短甚至发生源漏连通的现象。形成侧墙920的工艺可以采用本领域技术人员所熟悉的侧墙形成工艺。栅氧化层431在宽度方向上突出于侧墙920。

[0105] 在形成源极910和漏极910之后，还包括在源极910和漏极910的上表面上形成硅化物(Salicide)911，以及在栅极层711上形成硅化物921的过程。这一过程由本领域技术人员所熟悉的Salicide制程来进行。如图9A所示，在源极910和漏极910上表面所形成的硅化物911的宽度小于源极910或漏极910的宽度；在栅极层711上形成的硅化物921的宽度小于栅极层711的宽度。

[0106] 图9B所示的半导体器件具有与图9A所示的半导体器件相似的结构，但是也存在不同之处。参考图9B所示，该半导体器件包括形成于高压器件区310的高压N阱区312及其中的两个轻掺杂漏区732。在该高压N阱区312的两端各有一个隔离结构520，使位于这两个隔离结构520之间的区域可以形成一个独立的器件。该两个轻掺杂漏区732分别位于栅氧化层432的两个侧边的衬底中，并且轻掺杂漏区732具有位于栅氧化层432之下的侧壁，栅氧化层
432在其宽度方向上的侧壁距离轻掺杂漏区732的侧壁的距离为0.1-1μm。两个轻掺杂漏区
732之间的理想距离与该半导体器件的栅极层712的宽度相等。

[0107] 在轻掺杂漏区732中以离子注入的方式形成MOS器件的源极912和漏极912。参考图6和图8B所示，在本步骤中还包括进行穿过氧化层610的离子注入。该氧化层610的厚度小于栅氧化层432的厚度，并且经过前述步骤之后，氧化层610的厚度逐渐减薄，因此图9B中未示出该氧化层610。在形成超浅结时，即使能量较低，仍然可以穿过氧化层610在轻掺杂漏区
732中形成源极912和漏极912。

[0108] 在步骤260中，形成源极912和漏极912所要注入离子的类型与其所在的轻掺杂漏区732的掺杂离子类型相同。在本实施例中，轻掺杂漏区732的掺杂离子为P型，则在本步骤中向轻掺杂漏区732中所注入的离子也为P型。因此，图9B所示的半导体器件为PMOS器件。

[0109] 参考图9B所示，栅氧化层432不覆盖源极912和漏极912。也就是说，在本步骤所形成的源极912和漏极912都不被栅氧化层432覆盖，并且距离栅氧化层432具有一定的距离。这样，对源极912和漏极912进行离子注入的过程不会受到栅氧化层432的阻碍。

[0110] 与图9A所示的NMOS器件不同的是，该PMOS器件中的源极912和漏极912各自与其邻近的隔离结构520相连接。该PMOS器件中的源极912和漏极912的宽度也相大于NMOS器件中的源极910和漏极910的宽度。

[0111] 在一些实施例中，在步骤260中形成源极和漏极之前还包括在栅极层712的两侧形成侧墙921，以防止源漏注入过于接近沟道而导致沟道过短甚至发生源漏连通的现象。形成侧墙的工艺可以采用本领域技术人员所熟悉的侧墙形成工艺。栅氧化层432在宽度方向上突出于侧墙921。

[0112] 在形成源极912和漏极912之后，还包括在源极912和漏极912的上表面上形成硅化物(Salicide)913，以及在栅极层712上形成硅化物922的过程。这一过程由本领域技术人员所熟悉的Salicide制程来进行。如图9B所示，在源极912和漏极912上表面所形成的硅化物913的宽度小于源极912或漏极912的宽度；在栅极层712上形成的硅化物922的宽度小于栅极层712的宽度。并且，形成于源极912和漏极912上表面的硅化物913与其相邻近的隔离结构520相连接。

[0113] 图9C和图9D所示的半导体器件形成于前述半导体器件的逻辑器件区510。以图9C为例，该半导体器件包括逻辑器件区510中的逻辑P阱区511，在逻辑P阱区511的两端各有一个隔离结构520，使位于这两个隔离结构520之间的区域可以形成一个独立的器件。在对逻辑器件区510经过图8A和8B所示的处理步骤之后，可以通过离子注入的方式在逻辑P阱区511形成源极930和漏极930。其中，注入离子的类型与其所在的衬底，也就是逻辑P阱区511中的掺杂离子类型相反。在图9C所示的实施例中，注入离子的类型为N型。因此，图9C所示的半导体器件为NMOS器件。

[0114] 参考图9C所示，在逻辑器件区510的上表面所形成的氧化层610的厚度本来就小于高压器件区310上表面的栅氧化层431。因此，结合图7A和图9C可知，形成于氧化层610之上栅极层821的厚度大于形成于栅氧化层431之上的栅极层711/712的厚度。经过前述各步骤的处理之后，位于栅极层821之下的氧化层610仍然保留，而其余部分的氧化层610已经被减薄到可以忽略不计。因此，剩余的氧化层610的宽度与栅极层821的宽度几乎相等。

[0115] 参考图9C所示，在形成源极930和漏极930之前还包括在氧化层610和栅极层821的两侧形成侧墙940，以防止源漏注入过于接近沟道而导致沟道过短甚至发生源漏连通的现象。形成侧墙940的工艺可以采用本领域技术人员所熟悉的侧墙形成工艺。

[0116] 此外，在图9C所示的实施例中，还在源端和漏端靠近沟道的部位还各自形成了一个Halo LDD区950。该Halo LDD区950具有位于氧化层610之下的侧壁，其上表面被侧墙940所覆盖，其宽度小于源极930和漏极930的宽度。Halo LDD区950有助于降低半导体器件的泄露电流、降低热电子效应以及抑制阈值电压漂移等。

[0117] 在形成源极930和漏极930之后，还包括在源极930和漏极930的上表面上形成硅化物(Salicide)931，以及在栅极层821上形成硅化物931的过程。这一过程由本领域技术人员所熟悉的Salicide制程来进行。

[0118] 图9D所示的半导体器件中形成源极和漏极的步骤与图9C中的源极930和漏极930的形成步骤相似，所不同的是注入离子的类型。在图9D所示的实施例中，该半导体器件包括逻辑器件区510中的逻辑N阱区512。注入源极932和漏极932的离子类型为P型。因此，图9D所示的半导体器件为PMOS器件。

[0119] 在本发明的半导体器件的制造方法的各步骤中，用于去除残留的掩模层(如氮化硅)的工艺可以是利用能与该掩模层发生反应的试剂(如磷酸)来清洗该掩模层。

[0120] 本发明还包括一种半导体器件，该半导体器件包括衬底、形成于衬底中的逻辑器件以及高压器件。该高压器件包括位于衬底上的栅极结构，该栅极结构包括栅氧化层、位于栅氧化层之上的栅极层、以及位于栅极层在宽度方向两侧的侧墙，栅氧化层在宽度方向上突出于所述侧墙。

[0121] 以下结合图8B和图9A-9D说明该半导体器件的整体结构。其中，图9A和9B示出了该半导体器件中的两种高压器件的结构，该两种高压器件位于图8B中所示的半导体器件的高压器件区310中。图9C和9D示出了该半导体器件中的两种逻辑器件的结构，该两种逻辑器件位于图8B中所示的半导体器件的逻辑器件区510中。图8B仅作为示意，本发明的半导体器件可以包括多个高压器件和多个逻辑器件。

[0122] 在一些实施例中，该半导体器件的衬底中具有高压阱和低压阱。参考图8B所示，高压阱包括高压P阱区311和高压N阱区312，低压阱包括逻辑P阱区511和逻辑N阱区512。图9A和9B所示的两种高压器件分别位于高压P阱区311和高压N阱区312；图9C和9D所示的两种逻辑器件分别位于逻辑P阱区511和逻辑N阱区512。

[0123] 下面以图9A为例对本发明的半导体器件的高压器件进行说明。高压器件包括位于衬底上的栅极结构。该衬底指图3所示的半导体器件的衬底301。进一步地，该衬底指图3所示的衬底301上的高压器件区310中的衬底。更进一步，在图9A中，该衬底指高压P阱区311。如前文所述，在一些实施例中，由于衬底301为P型单晶硅衬底，其中掺杂有P型掺杂离子，因此高压P阱区311相当于在衬底301中除了高压N阱区312之外的区域。

[0124] 参考图9A所示，该高压器件的栅极结构包括栅氧化层431、位于栅氧化层431之上的栅极层711、以及位于栅极层711在宽度方向两侧的侧墙920，栅氧化层431在宽度方向上突出于侧墙920，在栅氧化层431侧边的衬底中形成轻掺杂漏区731。

[0125] 在一些实施例中，该栅氧化层431的厚度为10-50nm。

[0126] 在一些实施例中，如图9A所示，高压器件还包括源极910、漏极910以及轻掺杂漏区731。其中，该轻掺杂漏区731位于栅极结构侧边的衬底内，源极910和漏极910位于轻掺杂漏区731中。

[0127] 在一些实施例中，如图9A所示，轻掺杂漏区731具有位于栅氧化层431之下的侧壁，栅氧化层431在其宽度方向上的侧壁距离该轻掺杂漏区731的侧壁0.1-1μm。

[0128] 参考图8B所示，本发明的半导体器件在逻辑器件和高压器件之间还具有隔离结构520。

[0129] 可以理解的是，本发明的半导体器件可以根据本发明所述的一种半导体器件的制造方法制造而成。因此，在本发明的一种半导体器件的制造方法中关于该半导体器件的相关描述都适用于说明本发明的半导体器件的结构及功能。

[0130] 虽然本发明已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，在没有脱离本发明精神的情况下还可作出各种等效的变化或替换，因此，只要在本发明的实质精神范围内对上述实施例的变化、变型都将落在本申请的权利要求书的范围内。