一种在低压下提升读写稳定性的单端8管SRAM存储单元电路

摘要

一种在低压下提升读写稳定性的单端8管SRAM存储单元电路，属于集成电路技术领域。本发明通过设置第三NMOS管和第四NMOS管构成读缓冲器结构，用来消除读干扰对SRAM存储单元电路的影响；增加了第五NMOS管，当进行写操作时，字线开启使第六NMOS管导通，第五NMOS管关断，从而使存储点Q处于浮动状态，大幅提升SRAM存储单元电路的写1能力；另外通过增大第六NMOS管的尺寸能够提升SRAM存储单元电路写0的能力。本发明能够用于单端读写阵列结构，用以解决低压下单端结构带来的写能力降低的问题。

权利要求

1.一种在低压下提升读写稳定性的单端8管SRAM存储单元电路，其特征在于，包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第一PMOS管和第二PMOS管，第一PMOS管的源极连接第二PMOS管的源极并连接电源电压，其栅极连接第一NMOS管的栅极、第二NMOS管的漏极、第二PMOS管的漏极和第三NMOS管的栅极，其漏极连接第二NMOS管的栅极、第二PMOS管的栅极、第一NMOS管的漏极和第六NMOS管的源极；

第六NMOS管的栅极连接字线，其漏极连接写位线；

第三NMOS管的漏极连接读位线，其源极连接第四NMOS管的漏极；

第四NMOS管的栅极连接读字线，其源极连接第五NMOS管和第二NMOS管的源极并接地；

第五NMOS管的栅极连接字线的非，其漏极连接第一NMOS管的源极。

2.根据权利要求1所述的在低压下提升读写稳定性的单端8管SRAM存储单元电路，其特征在于，所述第六NMOS管的尺寸大于其余七个MOS管的尺寸。

说明书

一种在低压下提升读写稳定性的单端8管SRAM存储单元电路

技术领域

[0001] 本发明属于集成电路技术领域，涉及一种8管SRAM存储单元电路，适用于单端读写阵列结构，在低压下能够提升读写稳定性。

背景技术

[0002] 近年来，以无线传感网络和医疗电子设备为代表的应用领域对片上系统的功耗和性能要求越来越高，嵌入式静态随机存储器SRAM是片上系统的关键组成模块之一。降低电源电压是保证SRAM低功耗的有效手段，然而，电源电压的降低会带来有关读写稳定性的问题，因此，在一些对于操作频率要求不高的应用中，可以使用单端读写结构从而大幅的降低系统功耗。然而，在低电源电压下，单端结构的写能力大幅降低，尤其是写1操作的能力。并且，读干扰问题也严重影响了低压SRAM的稳定性。因此，设计一种在低压下提升读写稳定性的单端8管SRAM存储单元很有必要。

[0003] 目前在集成电路设计中，常用的SRAM单元为传统6T结构，如图1所示为传统的6T SRAM存储单元电路结构示意图，6T单元结构不仅会受到读干扰的影响，并且在较低电压下，写操作也将变得困难。通过器件尺寸的调节可以满足一定的设计需要，但是由于会导致系统面积过大，单纯地靠调节器件尺寸来实现设计目标已经变得不再现实，而且尺寸的变化对读写稳定性的提升是矛盾的。

发明内容

[0004] 针对单端SRAM单元在低压下的写能力降低和读干扰问题，本发明提出一种在低压下提升读写稳定性的单端8管SRAM存储单元电路，通过结构上的设计来降低系统功耗并提升单元的写能力，同时不影响读稳定性。

[0005] 本发明的技术方案为：

[0006] 一种在低压下提升读写稳定性的单端8管SRAM存储单元电路，包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第一PMOS管和第二PMOS管，[0007] 第一PMOS管的源极连接第二PMOS管的源极并连接电源电压，其栅极连接第一NMOS管的栅极、第二NMOS管的漏极、第二PMOS管的漏极和第三NMOS管的栅极，其漏极连接第二NMOS管的栅极、第二PMOS管的栅极、第一NMOS管的漏极和第六NMOS管的源极；

[0008] 第六NMOS管的栅极连接字线，其漏极连接写位线；

[0009] 第三NMOS管的漏极连接读位线，其源极连接第四NMOS管的漏极；

[0010] 第四NMOS管的栅极连接读字线，其源极连接第五NMOS管和第二NMOS管的源极并接地；

[0011] 第五NMOS管的栅极连接字线的非，其漏极连接第一NMOS管的源极。

[0012] 具体的，所述第六NMOS管的尺寸大于其余七个MOS管的尺寸。

[0013] 本发明的有益效果为：本发明提出了一种8管结构的SRAM存储单元电路，结合基于本发明提出的电路的读写方式使得本发明可以消除读干扰对单元的影响，本发明能够用于单端读写阵列结构，用以解决低压下单端结构带来的写能力降低的问题。

附图说明

[0014] 图1为传统的6T结构的SRAM存储单元电路的结构示意图。

[0015] 图2为本发明提出的一种在低压下提升读写稳定性的单端8管SRAM存储单元电路的结构示意图。

[0016] 图3为本发明提出的一种在低压下提升读写稳定性的单端8管SRAM存储单元电路的工作原理波形图。

具体实施方式

[0017] 下面结合附图对本发明进行详细的描述。

[0018] 图2为本发明提出的一种在低压下提升读写稳定性的单端8管SRAM存储单元电路的结构示意图，包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第一PMOS管MP1和第二PMOS管MP2，第一PMOS管MP1的源极连接第二PMOS管MP2的源极并连接电源电压VDD，其栅极连接第一NMOS管MN1的栅极、第二NMOS管MN2的漏极、第二PMOS管MP2的漏极和第三NMOS管MN3的栅极，其漏极连接第二NMOS管MN2的栅极、第二PMOS管MP2的栅极、第一NMOS管MN1的漏极和第六NMOS管MN6的源极；第六NMOS管MN6的栅极连接字线WL，其漏极连接写位线WBL；第三NMOS管MN3的漏极连接读位线RBL，其源极连接第四NMOS管MN4的漏极；第四NMOS管MN4的栅极连接读字线RWL，其源极连接第五NMOS管MN5和第二NMOS管MN2的源极并接地GND；第五NMOS管MN5的栅极连接字线的非 其漏极连接第一NMOS管MN1的源极。

[0019] 本发明提出的一种在低压下提升读写稳定性的单端8管SRAM存储单元电路中所有NMOS管的体端均与接地电压GND相连，所有PMOS管的体端均与电源电压VDD相连。

[0020] 为了提升SRAM存储单元的写0能力，本发明增大了第六NMOS管MN6的尺寸，使得第六NMOS管MN6的尺寸大于其余七个MOS管的尺寸，一些实施例中第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第一PMOS管MP1和第二PMOS管MP2为工艺库要求的最小尺寸，第六NMOS管MN6的尺寸选择最小尺寸的1.5倍。图1所示的传统结构如果增大M3管(对应本发明的第六NMOS管MN6)的尺寸会影响读性能，但是本发明提出的结构由于读写是分离的，增大管子尺寸不会对读稳定性有影响。

[0021] 图2中第一PMOS管MP1的漏极为存储点Q，第二PMOS管MP2的漏极为存储点QB。

[0022] 下面结合图2、图3具体说明本发明存储单元电路的工作原理：

[0023] 1、保持操作：

[0024] 在存储单元电路保持数据期间，字线WL与读字线RWL保持低电平，此时第四NMOS管MN4和第六NMOS管MN6关闭，这样写位线WBL和读位线RBL上信号的变化无法对存储点Q和存储点QB产生影响，由第一PMOS管MP1、第二PMOS管MP2、第一NMOS管MN1、第二NMOS管MN2、第五NMOS管MN5可以正常锁存数据，使得数据稳定保存。图1所示的传统6T结构的SRAM存储单元和本发明提出的8T结构的SRAM存储单元在不同电源电压有几乎相等的保持噪声容限。

[0025] 2、写操作

[0026] 假如原先存储点Q为高电平，在写低电平0操作期间，字线WL被拉为高电平，写位线WBL为低电平。存储点Q的电荷通过第六NMOS管MN6、写位线WBL释放为0，从而实现写0操作，同时通过增大导通管第六NMOS管MN6的尺寸以提升单元的写0能力。

[0027] 写高电平1时，假如原先存储点Q为低电平，字线WL和写位线WBL被拉为高电平，第五NMOS管MN5被关断，使存储点Q处于浮动状态，消除了第六NMOS管MN6和第一NMOS管MN1的竞争问题，从而使存储点Q很容易的被拉为高电平，从而完成写1操作。

[0028] 3、读操作

[0029] 在读0或1操作时，读字线RWL为高电平，写字线WL为低电平，读位线RBL被预充为高电平，如果存储点Q为高电平、存储点QB为低电平，下拉管第三NMOS管MN3关断，读位线RBL上的电荷无法放电，仍保持为高电平，说明读出了高电平1，此时Q点可以安全保存高电平。

[0030] 若存储点Q为低电平、存储点QB为高电平，则第三NMOS管MN3导通，读位线RBL上的电荷通过第三NMOS管MN3和第四NMOS管MN4放电，读位线RBL电压下降，通过灵敏放大器读出数据0，说明读出了低电平0。

[0031] 通过仿真数据可以发现，本发明提出的8T结构的SRAM存储单元电路的读噪声容限接近传统的8T结构。由于读位线RBL通常需要频繁的被充电至高电平，导致了较大的静态功耗，静态功耗占SRAM总功耗的很大一部分，本发明提出的结构能够对静态功耗有所改善，分析如下：在传统6T结构的SRAM存储单元中，存在两条位线BL和BLB，在保持状态下，BL和BLB都为高电平，这样就会使得6T结构的SRAM存储单元在保持过程中会有较大的漏电流。而在本发明提出的8T结构的SRAM存储单元中，一方面只有一条读位线RBL，这会降低漏电流，另一方面本发明提出的8T结构的SRAM存储单元中存在堆叠的结构，例如第三NMOS管MN3和第四NMOS管MN4堆叠组成一个下拉通路，同时读字线RWL被置于第四NMOS管MN4的栅端，当本发明提出的8T结构的SRAM存储单元读1时，这样的结构比将读字线RWL置于第三NMOS管MN3的栅端更有利于在读操作期间减小其它半选单元的漏电流。

[0032] 综上所述，本发明提出了一种8管结构的SRAM存储单元电路，通过改进结构来降低系统功耗并提升单元的写能力，同时不影响读稳定性。与图1的传统结构相比，本发明减少了图1结构的M4管，增加了第三NMOS管MN3、第四NMOS管MN4和第五NMOS管MN5。第三NMOS管MN3和第四NMOS管MN4构成读缓冲器结构，用来消除读干扰对单元的影响。通过设置第五NMOS管MN5提升写1能力，通过增大第六NMOS管的尺寸提升写0能力。当进行写操作时，写字线WL开启使第六NMOS管MN6导通，第五NMOS管MN5关断，从而使存储点Q处于浮动状态，大幅提升单元结构的写1能力。本发明提出的单端8管SRAM存储单元电路，既可以应用在高压情况，也可以应用在低压情况，且应用于低压情况时具有更突出的读写稳定性效果。

[0033] 本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。