涉及冗余区域的修复的半导体装置

摘要

一种半导体装置包括熔丝阵列、字线解码器、位线解码器、存储体信息比较电路和断裂电路。字线解码器被配置为基于存储体选择地址信号来选择熔丝阵列的字线。位线解码器被配置为基于故障行地址信号来选择熔丝阵列的位线。存储体信息比较电路和断裂电路被配置为当故障存储体地址信号和存储体选择地址信号彼此对应时使耦接到字线和位线的熔丝断裂。

权利要求

1.一种半导体装置，包括：

熔丝阵列；

字线解码器，其被配置为基于存储体选择地址信号来选择所述熔丝阵列的字线；

位线解码器，其被配置为基于故障行地址信号来选择所述熔丝阵列的位线；

存储体信息比较电路，其被配置为通过将故障存储体地址信号与所述存储体选择地址信号进行比较来产生断裂使能信号；以及断裂电路，其被配置为基于所述断裂使能信号来使耦接到选中字线和选中位线的熔丝断裂。

2.如权利要求1所述的半导体装置，其中，当所述故障存储体地址信号和所述存储体选择地址信号彼此对应时，所述存储体信息比较电路使能所述断裂使能信号，而当所述故障存储体地址信号和所述存储体选择地址信号彼此不对应时，所述存储体信息比较电路禁止所述断裂使能信号。

3.如权利要求1所述的半导体装置，还包括：存储体地址计数器，其被配置为在每个预定时间内顺序地改变所述存储体选择地址信号的码值。

4.如权利要求1所述的半导体装置，还包括：

故障行锁存器，其被配置为锁存所述故障行地址信号。

5.如权利要求1所述的半导体装置，还包括：

故障存储体锁存器，其被配置为锁存所述故障存储体地址信号。

6.如权利要求1所述的半导体装置，还包括：列开关电路，其被配置为将所述选中位线耦接到所述断裂电路。

7.一种半导体装置，包括：

多个存储体，每个存储体包括正常区域和冗余区域；

测试电路，其被配置为测试所述冗余区域以检测存储单元中何时发生缺陷，并且基于所述缺陷的检测来产生故障行地址信号和故障存储体地址信号；以及冗余修复电路，其被配置为基于所述故障行地址信号和存储体选择地址信号来选择熔丝阵列的熔丝，并且当所述故障存储体地址信号对应于所述存储体选择地址信号时使选中熔丝断裂。

8.如权利要求7所述的半导体装置，其中，所述冗余修复电路包括：字线解码器，其被配置为基于所述存储体选择地址信号来选择所述熔丝阵列的字线；

位线解码器，其被配置为基于所述故障行地址信号来选择所述熔丝阵列的位线；

存储体信息比较电路，其被配置为通过将所述故障存储体地址信号与所述存储体选择地址信号进行比较来产生断裂使能信号；以及断裂电路，其被配置为基于所述断裂使能信号来使耦接到选中字线和选中位线的熔丝断裂。

9.如权利要求8所述的半导体装置，其中，当所述故障存储体地址信号和所述存储体选择地址信号彼此对应时，所述存储体信息比较电路使能所述断裂使能信号，而当所述故障存储体地址信号和所述存储体选择地址信号彼此不对应时，所述存储体信息比较电路禁止所述断裂使能信号。

10.如权利要求8所述的半导体装置，还包括：存储体地址计数器，其被配置为在每个预定时间内顺序地改变所述存储体选择地址信号的码值。

11.如权利要求8所述的半导体装置，还包括：

故障行锁存器，其被配置为锁存所述故障行地址信号。

12.如权利要求8所述的半导体装置，还包括：

故障存储体锁存器，其被配置为锁存所述故障存储体地址信号。

13.如权利要求8所述的半导体装置，还包括：列开关电路，其被配置为将选中位线耦接到所述断裂电路。

14.一种半导体装置，包括：

字线解码器，其被配置为基于存储体选择地址信号来选择字线；

故障行锁存电路，其被配置为基于输入控制信号来顺序地储存多个故障行地址信号，并且基于多个输出控制信号来输出所述多个故障行地址信号；

位线解码器，其被配置为基于所述故障行地址信号来选择位线；

故障存储体锁存电路，其被配置为基于所述输入控制信号来顺序地储存多个故障存储体地址信号，并且基于所述多个输出控制信号来输出所述多个故障存储体地址信号；

存储体信息比较电路，其被配置为通过将从所述故障存储体锁存电路输出的所述故障存储体地址信号与所述存储体选择地址信号进行比较来产生断裂使能信号；以及断裂电路，其被配置为基于所述断裂使能信号来使耦接到选中字线和选中位线的熔丝断裂。

15.如权利要求14所述的半导体装置，其中，所述故障行锁存电路包括：多个故障行锁存器，其被配置为基于所述输入控制信号来顺序地储存所述多个故障行地址信号，并且当相应的输出控制信号被使能时，输出所储存的故障行地址信号。

16.如权利要求14所述的半导体装置，其中，故障存储体锁存电路包括多个存储体锁存器，其被配置为基于所述输入控制信号来顺序地储存所述多个故障存储体地址信号，并且当相应的输出控制信号被使能时，输出所述多个故障存储体地址信号。

17.如权利要求14所述的半导体装置，其中，当所述故障存储体地址信号和所述存储体选择地址信号彼此对应时，所述存储体信息比较电路使能所述断裂使能信号，而当所述故障存储体地址信号和所述存储体选择地址信号彼此不对应时，禁止所述断裂使能信号。

18.如权利要求14所述的半导体装置，还包括：存储体地址计数器，其被配置为在每个预定时间内顺序地改变所述存储体选择地址信号的码值。

19.如权利要求14所述的半导体装置，还包括：列开关电路，其被配置为将选中位线耦接到所述断裂电路。

说明书

涉及冗余区域的修复的半导体装置

[0001] 相关申请的交叉引用

[0002] 本申请要求于2018年3月13日向韩国知识产权局提交的申请号为10-2018-0029129的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

[0003] 各种示例性实施例总体而言涉及一种半导体技术，并且更具体地，涉及一种半导体装置和半导体装置的修复。

背景技术

[0004] 电子设备包括许多电子元件，并且计算机系统包括许多半导体装置(其包含半导体)。半导体装置通常包括被配置成储存数据的数据储存区域。数据储存区域将数据储存在由地址指定的位置。在制造半导体装置时，在数据储存区域中可能发生缺陷。半导体装置通常包括修复电路，该修复电路被配置为替换和/或修复发生缺陷的数据储存区域。数据储存区域包括正常区域和冗余区域。当在正常区域中发生缺陷时，修复电路执行用冗余区域的地址替换与发生缺陷的正常区域相关的地址的修复操作。可以通过使能够用冗余区域的地址替换正常区域的地址的熔丝断裂来执行修复操作。该半导体装置包括电熔丝阵列和能够根据错误信息对电熔丝阵列进行编程的电路。

发明内容

[0005] 在一个实施例中，一种半导体装置可以包括：熔丝阵列；字线解码器，其被配置为基于存储体选择地址信号来选择所述熔丝阵列的字线；位线解码器，其被配置为基于故障行地址信号来选择所述熔丝阵列的位线；存储体信息比较电路，其被配置为通过将故障存储体地址信号与所述存储体选择地址信号进行比较来产生断裂使能信号；以及断裂电路，其被配置为基于所述断裂使能信号来使耦接到选中字线和选中位线的熔丝断裂。

[0006] 在一个实施例中，一种半导体装置可以包括：多个存储体，每个存储体包括正常区域和冗余区域；测试电路，其被配置为测试冗余区域以检测存储单元中何时发生缺陷，并且基于所述缺陷的检测来产生故障行地址信号和故障存储体地址信号；以及冗余修复电路，其被配置为基于所述故障行地址信号和存储体选择地址信号来选择熔丝阵列的熔丝，并且当所述故障存储体地址信号对应于所述存储体选择地址信号时使选中熔丝断裂。

[0007] 在一个实施例中，一种半导体装置可以包括：字线解码器，其被配置为基于存储体选择地址信号来选择字线；故障行锁存电路，其被配置为基于输入控制信号来顺序地储存多个故障行地址信号，并且基于多个输出控制信号来输出所述多个故障行地址信号；位线解码器，其被配置为基于所述故障行地址信号来选择位线；故障存储体锁存电路，其被配置为基于所述输入控制信号来顺序地储存多个故障存储体地址信号，并且基于所述多个输出控制信号来输出多个故障存储体地址信号；存储体信息比较电路，其被配置为通过将从所述故障存储体锁存电路输出的所述故障存储体地址信号与所述存储体选择地址信号进行比较来产生断裂使能信号；以及断裂电路，其被配置为基于所述断裂使能信号来使耦接到选中字线和选中位线的熔丝断裂。

附图说明

[0008] 结合附图来描述特征、方面和实施例，其中：

[0009] 图1是示出根据本公开的实施例的半导体装置的结构的示例的代表的示图。

[0010] 图2是示出根据本公开的实施例的、包括熔丝阵列和冗余修复电路的半导体装置的结构的示例的代表的示图；以及

[0011] 图3是示出根据本公开的实施例的、包括熔丝阵列和冗余修复电路的半导体装置的结构的示例的代表的示图。

具体实施方式

[0012] 在下文中，下面将参考附图通过实施例的示例来描述半导体装置。

[0013] 图1是示出根据本公开的实施例的半导体装置1的结构的示例的代表的示图。参考图1，半导体装置1可以包括数据储存区域。数据储存区域可以是存储单元阵列。存储单元阵列可包括多个存储体。虽然图1示出了包括四个存储体的半导体装置1，但是存储体的数量可以是八个、十六个或更多。多个存储体可以包括多个字线(未示出)和多个位线(未示出)，并且可以包括分别与多个位线和多个字线之间的交叉点耦接的多个存储单元(未示出)。当在多个字线之中选择特定字线并且在多个位线之中选择特定位线时，可以选择并访问多个存储单元之中的特定存储单元。半导体装置1可以将数据写入选中存储单元，或者可以读取储存在选中存储单元中的数据。存储单元可以被实现为各种类型。存储单元可以包括易失性存储单元和非易失性存储单元之中的一个。易失性存储单元可以包括电容器存储单元和晶体管锁存器存储单元。非易失性存储单元可以包括相变存储单元、可变电阻存储单元、磁阻存储单元、铁电存储单元等。

[0014] 参考图1，半导体装置1可包括第一存储体110、第二存储体120、第三存储体130和第四存储体140。第一存储体至第四存储体110、120、130和140可以分别包括正常区域111、121、131和141以及冗余区域112、122、132和142。当半导体装置1执行正常操作(即，写入操作或读取操作)时，数据可以被储存在正常区域111、121、131和141中或者被从正常区域
111、121、131和141中读取。可以提供冗余区域112、122、132和142，以便在正常区域111、
121、131和141的存储单元中发生缺陷时用冗余区域112、122、132和142中的存储单元来替换有缺陷的存储单元。冗余区域112、122、132和142以及正常区域111、121、131和141可以不被物理地划分，并且第一存储体到第四存储体110、120、130和140的一部分可以被定义为冗余区域112、122、132和142。虽然图1示例了冗余区域112、122、132和142，每个冗余区域包括第一字线RWL1、第二字线RWL2和第三字线RWL3，但是每个冗余区域112、122、132和142中包括的字线的数量不限于此，并且每个冗余区域112、122、132和142中包括的字线的数量可以多于四个。

[0015] 半导体装置1可以执行第一测试操作。半导体装置1可以通过执行第一测试操作来检测正常区域111、121、131和141中发生缺陷的存储单元。半导体装置1可以执行第一修复操作。半导体装置1可以通过执行第一修复操作来用冗余区域112、122、132和142中的存储单元来替换和/或修复正常区域111、121、131和141中被检测为故障的存储单元。可以通过用冗余区域112、122、132和142的字线来替换与正常区域111、121、131和141中被检测为故障的存储单元耦接的字线或位线来执行第一修复操作。尽管在本公开中将替换字线的修复操作作为示例来描述，但是本公开的实施例将不限于此，并且替换位线的修复操作也可以被包括在本公开的范围内。

[0016] 半导体装置1可以包括熔丝阵列150。熔丝阵列150可以根据第一修复操作的结果来储存用冗余区域112、122、132和142的字线来替换正常区域111、121、131和141的字线的替换信息和/或修复信息。也就是说，熔丝阵列150可以储存在与正常区域111、121、131和141中被检测为故障的存储单元耦接的字线与冗余区域112、122、132和142的字线之间的匹配信息。熔丝阵列150可以包括多个字线AWL1、AWL2、AWL3和AWL4以及多个位线ABL1、ABL2和ABL3。熔丝阵列150可以包括分别与多个字线AWL1、AWL2、AWL3和AWL4和多个位线ABL1、ABL2和ABL3之间的交叉点耦接的多个熔丝F。多个熔丝F中的每一个可以是电熔丝或反熔丝。熔丝阵列150可以是电熔丝阵列。

[0017] 半导体装置1可以对冗余区域112、122、132和142执行测试操作。测试操作可以是第二测试操作。半导体装置1可以通过执行第二测试操作来检测冗余区域112、122、132和142中发生缺陷的存储单元。当在冗余区域112、122、132和142中存储单元被检测为具有缺陷时，半导体装置1可以禁止与冗余区域112、122、132和142中被检测为故障的存储单元耦接的字线相对应的熔丝。通过使熔丝断裂，半导体装置1可以禁止与冗余区域112、122、132和142中被检测为故障的存储单元耦接的字线相对应的熔丝。使熔丝断裂的操作可以是第二修复操作。半导体装置1可以通过执行第二修复操作来防止用与冗余区域112、122、132和
142中被检测为故障的存储单元耦接的字线替换和/或修复与正常区域111、121、131和141中被检测为故障的存储单元耦接的字线的第一修复操作。第二测试操作和第二修复操作可以在执行第一测试操作和第一修复操作之前执行或同时执行。

[0018] 参考图1，半导体装置1还可以包括测试电路160和冗余修复电路170。测试电路160可以被提供用于第二测试操作，并且冗余修复电路170可以被提供用于第二修复操作。测试电路160可以执行检测冗余区域112、122、132和142中发生缺陷的存储单元的测试操作。例如，测试电路160可以通过将相同电平的数据写入冗余区域112、122、132和142的存储单元并且同时读取储存在冗余区域112、122、132和142的存储单元中的数据中来执行检测冗余区域112、122、132和142中发生缺陷的存储单元的测试操作。例如，测试电路160可以将逻辑“1”数据写入冗余区域112、122、132和142的存储单元中，并且可以将不能输出逻辑“1”数据的存储单元检测为具有缺陷。半导体装置1可以包括设置在第一存储体至第四存储体110、120、130和140之间的外围区域处的全局线GIO。测试电路160可以通过经由全局线GIO提供数据来将数据写入冗余区域112、122、132和142的存储单元中。此外，测试电路160可以通过全局线GIO接收从冗余区域112、122、132和142的存储单元读取的数据。测试电路160可以通过确定经由全局线GIO提供的数据来产生故障行地址信号ATROW和故障存储体地址信号BADD。故障行地址信号ATROW可以包括指示与发生缺陷的存储单元耦接的字线的信息。故障存储体地址信号BADD可以包括指示如下存储体的信息，在该存储体中提供与发生缺陷的存储单元耦接的字线。例如，故障行地址信号ATROW可以是用于选择熔丝阵列150的位线的信息。

[0019] 冗余修复电路170可以从测试电路160接收故障行地址信号ATROW和故障存储体地址信号BADD。冗余修复电路170可以基于故障行地址信号ATROW和故障存储体地址信号BADD来使特定熔丝断裂。根据实施例，冗余修复电路170可以基于故障行地址信号ATROW来对相应的第一存储体至第四存储体110、120、130和140顺序地执行断裂操作。例如，熔丝阵列150可以包括四个字线AWL1、AWL2、AWL3和AWL4以及三个或更多个位线ABL1、ABL2和ABL3。四个字线AWL1、AWL2、AWL3和AWL4可以分别与第一存储体至第四存储体110、120、130和140匹配。三个或更多个位线ABL1、ABL2和ABL3可以与耦接到第一存储体至第四存储体110、120、130和140的冗余区域112、122、132和142中的有缺陷的存储单元的字线匹配。例如，当在与第一存储体110的冗余区域112中的第二字线RWL2耦接的存储单元中发生缺陷时，测试电路160和冗余修复电路170可以使与熔丝阵列150的第一字线AWL1和第二位线ABL2耦接的熔丝断裂。例如，当在与第二存储体120的冗余区域122中的第三字线RWL3耦接的存储单元中发生缺陷时，测试电路160和冗余修复电路170可以使与熔丝阵列150的第二字线AWL2和第三位线ABL3耦接的熔丝断裂。

[0020] 通常可以在不使用故障存储体地址信号BADD的情况下执行第二修复操作，因此与熔丝阵列150的特定位线耦接的所有熔丝都会断裂。例如，当在与第一存储体110的冗余区域112中的第二字线RWL2耦接的存储单元中发生缺陷时，与熔丝阵列150的第二位线ABL2耦接的所有熔丝都断裂。因此，分别耦接到第二位线ABL2以及甚至第二字线至第四字线AWL2、AWL3和AWL4的所有熔丝都断裂，从而由于分别耦接到第二位线ABL2和第二字线至第四字线AWL2、AWL3和AWL4的熔丝不能用于第一修复操作，因此降低了熔丝阵列150的修复效率。根据实施例，半导体装置1可以顺序地对多个存储体中的每一个执行断裂操作，因此可以选择性地使与选中存储体和选中字线相对应的熔丝断裂。

[0021] 图2是示出根据本公开的实施例的半导体装置2的结构的示例的代表的示图。半导体装置2可以包括熔丝阵列201和冗余修复电路202。熔丝阵列201可以包括多个字线和多个位线。图2示出了任意字线AWLn(n是2或更大的整数)和任意位线ABLm(m是2或更大的整数)。熔丝阵列201可以包括分别与多个字线AWLn和多个位线ABLm之间的交叉点耦接的多个熔丝。熔丝阵列201可以对应于图1中所示的熔丝阵列150。冗余修复电路202可以从图1所示的测试电路160接收故障行地址信号ATROW<1:k>(k是2或更大的整数)和故障存储体地址信号BADD<1:4>。冗余修复电路202可以基于故障行地址信号ATROW<1:k>和故障存储体地址信号BADD<1:4>来选择性地使熔丝阵列201的熔丝断裂。冗余修复电路202可以产生存储体选择地址信号BA<1:2>。冗余修复电路202可以基于故障行地址信号ATROW<1:k>和存储体选择地址信号BA<1:2>来选择熔丝阵列201的熔丝，并且可以基于故障存储体地址信号BADD<1:4>是否对应于存储体选择地址信号BA<1:2>来使选中熔丝断裂。例如，当故障存储体地址信号BADD<1:4>对应于存储体选择地址信号BA<1:2>时，冗余修复电路202可以使选中熔丝断裂，而当故障存储体地址信号BADD<1:4>不对应于存储体选择地址信号BA<1:2>时，可以不使选中熔丝断裂。

[0022] 参考图2，冗余修复电路202可以包括字线解码器(AWL解码器)210、位线解码器(ABL解码器)220、存储体信息比较电路230和断裂电路240。字线解码器210可以接收存储体选择地址信号BA<1:2>。字线解码器210可以基于存储体选择地址信号BA<1:2>来产生字线选择信号AWLS。字线解码器210可以通过对存储体选择地址信号BA<1:2>进行解码来产生用于选择熔丝阵列201的特定字线的字线选择信号AWLS。字线选择信号AWLS可以根据存储体选择地址信号BA<1:2>来使能多个字线AWLn之中的特定字线。例如，熔丝阵列201的多个字线可以对应于半导体装置2的多个存储体。由于半导体装置1被示例为包括四个存储体110、120、130和140，因此存储体选择地址信号BA<1:2>可以是两比特位信号。

[0023] 位线解码器220可以接收故障行地址信号ATROW<1:k>。位线解码器220可以基于故障行地址信号ATROW<1:k>来产生位线选择信号ABLS。位线解码器220可以通过对故障行地址信号ATROW<1:k>进行解码来产生用于选择熔丝阵列201的特定位线的位线选择信号ABLS。位线选择信号ABLS可以根据故障行地址信号ATROW<1:k>来使能多个位线ABLm之中的特定位线。故障行地址信号ATROW<1:k>可以具有比特位，这些比特位的数量对应于多个位线ABLm的数量。例如，当多个位线ABLm的数量为32时，故障行地址信号ATROW<1:k>可以是五比特位信号。

[0024] 存储体信息比较电路230可以接收存储体选择地址信号BA<1:2>和故障存储体地址信号BADD<1:4>。存储体信息比较电路230可以通过将存储体选择地址信号BA<1:2>和故障存储体地址信号BADD<1:4>进行比较来产生断裂使能信号RUPEN。当故障存储体地址信号BADD<1:4>和存储体选择地址信号BA<1:2>彼此对应时，存储体信息比较电路230可以使能断裂使能信号RUPEN，而当故障存储体地址信号BADD<1:4>和存储体选择地址信号BA<1:2>彼此不对应时，存储体信息比较电路230可以禁止断裂使能信号RUPEN。存储体信息比较电路230可以根据故障存储体地址信号BADD<1:4>的特定序号(particular turn)的比特位的逻辑电平和存储体选择地址信号BA<1:2>的解码信号的特定序号的比特位是否彼此对应来选择性地使能断裂使能信号RUPEN。例如，故障存储体地址信号BADD<1:4>可以具有比特位，这些比特位的数量对应于半导体装置2中包括的存储体的数量。例如，故障存储体地址信号BADD<1:4>可以是四比特位信号。故障存储体地址信号BADD<1:4>的比特位可以分别对应于图1中所示的第一存储体至第四存储体110、120、130和140。例如，与包括故障存储单元的存储体相对应的故障存储体地址信号BADD<1:4>的比特位可以是1，并且与不包括任何故障存储单元的存储体相对应的故障存储体地址信号BADD<1:4>的比特位可以是0。存储体信息比较电路230可以通过对存储体选择地址信号BA<1:2>进行解码来产生四比特位解码信号。存储体信息比较电路230可以将故障存储体地址信号BADD<1:4>的特定序号的比特位与存储体选择地址信号BA<1:2>的解码信号的特定序号的比特位进行比较，并且可以根据故障存储体地址信号BADD<1:4>的特定序号的比特位和存储体选择地址信号BA<1:2>的解码信号的特定序号的比特位是否具有彼此对应的逻辑电平来使能断裂使能信号RUPEN。例如，当特定序号的所有比特位都是1时，存储体信息比较电路230可以使能断裂使能信号RUPEN。当特定序号的比特位中仅一个比特位是1或特定序号的所有比特位都是0时，存储体信息比较电路230可以禁止断裂使能信号RUPEN。

[0025] 断裂电路240可以耦接到熔丝阵列201的选定位线。例如，断裂电路240可以与通过选择性地耦接到多个位线ABLm的全局位线GBL而选择的位线耦接。断裂电路240可以从存储体信息比较电路230接收断裂使能信号RUPEN。当断裂使能信号RUPEN被使能时，断裂电路240可以通过允许电流流过全局位线GBL而使与熔丝阵列201的选定位线耦接的熔丝断裂。
当断裂使能信号RUPEN被禁止时，断裂电路240可以通过阻止电流流过全局位线GBL而使与熔丝阵列201的选定位线耦接的熔丝不断裂。断裂电路240可以包括电流镜241。电流镜241可以形成电流的电流路径，该电流在断裂使能信号RUPEN被使能时流过全局位线GBL而足以使熔丝断裂。

[0026] 参考图2，冗余修复电路202还可以包括存储体地址计数器250、故障行锁存器260、故障存储体锁存器270和列开关电路280。存储体地址计数器250可以产生存储体选择地址信号BA<1:2>。存储体地址计数器250可以在每个预定时间内顺序地改变存储体选择地址信号BA<1:2>的码值。例如，存储体地址计数器250可以在每个预定时间内顺序地增加存储体选择地址信号BA<1:2>的码值。预定时间可以对应于熔丝阵列201的特定熔丝被选中并且特定熔丝断裂的时间，或者可以大于熔丝阵列201的特定熔丝被选中并且特定熔丝断裂的时间。存储体地址计数器250可以通过顺序地增加存储体选择地址信号BA<1:2>的码值来顺序地选择四个字线AWL1、AWL2、AWL3和AWL4。因此，可以顺序地对第一存储体至第四存储体110、120、130和140的冗余区域112、122、132和142执行修复操作。

[0027] 本文中所使用的关于参数的词语“预定”(诸如预定时间)意味着在该参数被用在过程或算法中之前确定参数的值。对于一些实施例，在过程或算法开始之前确定参数的值。在其他实施例中，在过程或算法期间但在该参数用于过程或算法之前确定参数的值。

[0028] 故障行锁存器260可以接收并储存故障行地址信号ATROW<1:k>。故障行锁存器260可以暂时储存故障行地址信号ATROW<1:k>。故障行锁存器260可以将所储存的故障行地址信号ATROW<1:k>输出到位线解码器220。故障存储体锁存器270可以接收并储存故障存储体地址信号BADD<1:4>。故障存储体锁存器270可以暂时储存故障存储体地址信号BADD<1:4>。故障存储体锁存器270可以将所储存的故障存储体地址信号BADD<1:4>输出到存储体信息比较电路230。

[0029] 列开关电路280可以从位线解码器220接收位线选择信号ABLS。列开关电路280可以基于位线选择信号ABLS来将多个位线ABLm之中的一个耦接到全局位线GBL。列开关电路280可以通过全局位线GBL来将基于位线选择信号ABLS选中的位线耦接到断裂电路240。

[0030] 下面将参考图1和图2来描述根据一个实施例的图1和图2的半导体装置1和2。测试电路160可以对第一存储体至第四存储体110、120、130和140的冗余区域112、122、132和142执行测试操作，并且可以根据测试操作的结果来产生故障行地址信号ATROW<1:k>和故障存储体地址信号BADD<1:4>。例如，假设：在与第一存储体110的第二字线RWL2和第三存储体130的第二字线RWL2耦接的存储单元中存在缺陷，而在第二存储体120和第四存储体140的存储单元中没有出现缺陷。测试电路160可以产生特定的故障行地址信号ATROW<1:k>，用于将第二字线RWL2映射到熔丝阵列201的位线。此外，作为示例，测试电路160可以产生具有码值“0、1、0、1”的故障存储体地址信号BADD<1:4>。故障存储体地址信号BADD<1:4>的最低有效位可以与针对第一存储体110的冗余区域112的修复信息相对应，故障存储体地址信号BADD<1:4>的第二比特位可以与针对第二存储体120的冗余区域122的修复信息相对应，故障存储体地址信号BADD<1:4>的第三比特位可以与第三存储体130的冗余区域132的修复信息相对应，并且故障存储体地址信号BADD<1:4>的最高有效位可以与针对第四存储体140的冗余区域142的修复信息相对应。由于在第一存储体110和第三存储体130的存储单元中出现缺陷，因此测试电路160可以通过将最低有效位和第三比特位分别设置为一(1)来产生故障存储体地址信号BADD<1:4>。

[0031] 冗余修复电路202可以顺序地对第一存储体至第四存储体110、120、130和140执行修复操作。例如，存储体地址计数器250可以产生具有用于选择第一字线AWL1的最小码值的存储体选择地址信号BA<1:2>。因此，可以首先对第一存储体110的冗余区域112执行修复操作。字线解码器210可以基于存储体选择地址信号BA<1:2>来使能第一字线AWL1。位线解码器220可以基于故障行地址信号ATROW<1:k>来产生位线选择信号ABLS。特定位线(例如，第二位线ABL2)可以基于位线选择信号ABLS而通过列开关电路280耦接到全局位线GBL。

[0032] 存储体信息比较电路230可以将存储体选择地址信号BA<1:2>的解码信号与故障存储体地址信号BADD<1:4>进行比较。存储体选择地址信号BA<1:2>的解码信号可以具有码值“0、0、0、1”，并且可以与具有码值“0、1、0、1”的故障存储体地址信号BADD<1:4>进行比较。由于存储体选择地址信号BA<1:2>的解码信号的最低有效位和故障存储体地址信号BADD<
1:4>的最低有效位都是逻辑“1”，因此存储体信息比较电路230可以使能断裂使能信号RUPEN。断裂电路240可以基于被使能的断裂使能信号RUPEN来允许电流流过全局位线GBL。
因此，可以通过断裂电路240来使耦接到第一字线AWL1和第二位线ABL2的熔丝F断裂。当耦接到第一字线AWL1和第二位线ABL2的熔丝F断裂时，第一存储体110的冗余区域112的第二字线RWL2可以不用于替换在正常区域111中发生的缺陷。

[0033] 之后，可以对第二存储体120的冗余区域122执行修复操作。在预定的时间量之后，存储体地址计数器250可以将存储体选择地址信号BA<1:2>的码值增加数量1。字线解码器210可以通过基于存储体选择地址信号BA<1:2>而产生字线选择信号AWLS来选择第二字线AWL2。存储体信息比较电路230可以将存储体选择地址信号BA<1:2>的解码信号与故障存储体地址信号BADD<1:4>进行比较。存储体选择地址信号BA<1:2>的解码信号可以具有码值“0、0、1、0”，并且可以与具有码值“0、1、0、1”的故障存储体地址信号BADD<1:4>进行比较。由于解码信号的第二比特位的值是逻辑“1”，而故障存储体地址信号BADD<1:4>的第二比特位的值是逻辑“0”，因此存储体信息比较电路230可以禁止断裂使能信号RUPEN。因此，耦接到第二字线AWL2的熔丝F可能不会断裂。

[0034] 再次在预定量的时间之后，存储体地址计数器250可以将存储体选择地址信号BA<1:2>的码值增加数量1并且可以对第三存储体130的冗余区域132执行修复操作。字线解码器210可以通过基于存储体选择地址信号BA<1:2>而产生字线选择信号AWLS来选择第三字线AWL3。位线解码器220可以基于故障行地址信号ATROW<1:k>来选择第二位线ABL2。第二位线ABL2可以通过列开关电路280耦接到全局位线GBL。存储体信息比较电路230可以将存储体选择地址信号BA<1:2>的解码信号与故障存储体地址信号BADD<1:4>进行比较。存储体选择地址信号BA<1:2>的解码信号可以具有码值“0、1、0、0”，并且可以与具有码值“0、1、0、1”的故障存储体地址信号BADD<1:4>进行比较。由于存储体选择地址信号BA<1:2>的解码信号的第三比特位和故障存储体地址信号BADD<1:4>的第三比特位都是逻辑“1”，因此存储体信息比较电路230可以使能断裂使能信号RUPEN。断裂电路240可以基于被使能的断裂使能信号RUPEN来允许电流流过全局位线GBL。因此，可以通过断裂电路240来使耦接到第三字线AWL3和第二位线ABL2的熔丝F断裂。当耦接到第三字线AWL3和第二位线ABL2的熔丝F断裂时，第三存储体130的冗余区域132的第二字线RWL2可以不用于替换在正常区域131中发生的缺陷。

[0035] 又再次在预定的时间量之后，存储体地址计数器250可以将存储体选择地址信号BA<1:2>的码值增加数量1并且可以对第四存储体140的冗余区域142执行修复操作。字线解码器210可以通过基于存储体选择地址信号BA<1:2>而产生字线选择信号AWLS来选择第四字线AWL4。存储体信息比较电路230可以将存储体选择地址信号BA<1:2>的解码信号与故障存储体地址信号BADD<1:4>进行比较。存储体选择地址信号BA<1:2>的解码信号可以具有码值“1、0、0、0”，并且可以与具有码值“0、1、0、1”的故障存储体地址信号BADD<1:4>进行比较。由于解码信号的最高有效位的值是逻辑“1”，而故障存储体地址信号BADD<1:4>的最高有效位的值是逻辑“0”，因此存储体信息比较电路230可以禁止断裂使能信号RUPEN。因此，耦接到第四字线AWL4的熔丝F可能不会断裂。根据现有技术，当在与单个存储体的冗余区域中的特定字线耦接的存储单元中发生缺陷时，与熔丝阵列中的特定字线和特定位线耦接的所有熔丝都会断裂。因此，减少了许多可用熔丝。根据一个实施例，如上所述，当在第一存储体
110和第三存储体130的冗余区域112和132的存储单元中发生缺陷时，在图1的熔丝阵列150中，仅与第一字线AWL1和第三字线AWL3以及第二位线ABL2耦接的熔丝F断裂，并且因此与第二字线AWL2和第四字线AWL4以及第二位线ABL2耦接的熔丝F可以被用在对第二存储体120和第四存储体140的正常区域121和141的修复操作中。

[0036] 图3是示出根据本公开的实施例的半导体装置3的结构的示例的代表的示图。参考图3，半导体装置3可以具有与图2所示的半导体装置2类似的结构，因此相同的元件被赋予相同的附图标记，并且将避免对相同元件的重复描述。半导体装置3可以包括熔丝阵列301和冗余修复电路302。熔丝阵列301可以对应于图1中所示的熔丝阵列150。半导体装置3的冗余修复电路302可以包括字线解码器310、位线解码器320、存储体信息比较电路330、存储体地址计数器350、故障行锁存电路360、故障存储体锁存电路370和断裂电路340。当在第一存储体至第四存储体110、120、130和140的冗余区域112、122、132和142中出现多个缺陷时，图1中所示的测试电路160可以产生多个故障行地址信号ATROW<1:k>和多个故障存储体地址信号BADD<1:4>。故障行锁存电路360可以接收多个故障行地址信号ATROW<1:k>，并且可以基于输入控制信号PIN来顺序地储存多个故障行地址信号ATROW<1:k>。故障行锁存电路360可以包括多个故障行锁存器361、362和363，并且多个故障行锁存器361、362和363可以基于输入控制信号PIN来分别储存多个故障行地址信号ATROW<1:k>。故障行锁存电路360可以基于多个输出控制信号POUT1、POUT2和POUT3来选择性地输出储存在其中的多个故障行地址信号ATROW<1:k>。多个输出控制信号POUT1、POUT2和POUT3的数量可以对应于多个故障行锁存器361、362和363的数量。多个输出控制信号POUT1、POUT2和POUT3可以以用于控制修复操作的任何信号来实现。例如，诸如测试模式信号的控制信号可以用于实现多个输出控制信号POUT1、POUT2和POUT3。当多个输出控制信号POUT1、POUT2和POUT3被使能时，多个故障行锁存器361、362和363可以将储存在其中的多个故障行地址信号ATROW<1:k>分别输出到位线解码器320。

[0037] 故障存储体锁存电路370可以接收多个故障存储体地址信号BADD<1:4>，并且可以基于输入控制信号PIN来顺序地储存多个故障存储体地址信号BADD<1:4>。故障存储体锁存电路370可以包括多个故障存储体锁存器371、372和373，这些故障存储体锁存器的数量对应于多个故障行锁存器361、362和363的数量。多个故障存储体锁存器371、372和373可以基于输入控制信号PIN来分别储存多个故障存储体地址信号BADD<1:4>。故障存储体锁存电路370可以基于多个输出控制信号POUT1、POUT2和POUT3来选择性地输出储存在其中的多个故障存储体地址信号BADD<1:4>。当多个输出控制信号POUT1、POUT2和POUT3被使能时，多个故障存储体锁存器371、372和373可以将储存在其中的多个故障存储体地址信号BADD<1:4>分别输出到位线解码器320。

[0038] 下面将参考图1和图3来描述根据一个实施例的半导体装置1和3。测试电路160可以对第一存储体至第四存储体110、120、130和140的冗余区域112、122、132和142执行测试操作，并且可以根据测试操作的结果来产生多个故障行地址信号ATROW<1:k>和多个故障存储体地址信号BADD<1:4>。例如，假设：在与第一存储体110的第一字线RWL1耦接的存储单元、与第二存储体120的第四字线RWL4耦接的存储单元以及与第三存储体130的第一字线RWL1和第三字线RWL3耦接的存储单元中存在缺陷，而在第四存储体140的存储单元中不发生缺陷。测试电路160可以产生具有特定码值的故障行地址信号ATROW<1:k>和具有码值“0、1、0、1”的故障存储体地址信号BADD<1:4>，以将第一字线RWL1映射到熔丝阵列150的特定位线。为了更好描述，具有特定码值的故障行地址信号ATROW<1:k>被称为第一故障行地址信号，而具有码值“0、1、0、1”的故障存储体地址信号BADD<1:4>被称为第一故障存储体地址信号。第一故障行地址信号可以基于输入控制信号PIN而被储存在第一故障行锁存器361中，并且第一故障存储体地址信号可以基于输入控制信号PIN而被储存在第一故障存储体锁存器371中。测试电路160可以产生具有与第一故障行地址信号不同的特定码值的故障行地址信号ATROW<1:k>，以将第三字线RWL3映射到熔丝阵列150的特定位线。为了更好描述，具有与第一故障行地址信号不同的特定码值的故障行地址信号ATROW<1:k>被称为第二故障行地址信号。此外，测试电路160可以产生具有码值“0、1、0、0”的故障存储体地址信号BADD<1:
4>。为了更好描述，具有码值“0、1、0、0”的故障存储体地址信号BADD<1:4>被称为第二故障存储体地址信号。第二故障行地址信号可以基于输入控制信号PIN而被储存在第二故障行锁存器362中，并且第二故障存储体地址信号可以基于输入控制信号PIN而被储存在第二故障存储体锁存器372中。测试电路160可以产生具有与第一故障行地址信号和第二故障行地址信号不同的特定码值的故障行地址信号ATROW<1:k>，以将第四字线RWL4映射到熔丝阵列
150的特定位线。为了清楚描述，具有与第一故障行地址信号和第二故障行地址信号不同的特定码值的故障行地址信号ATROW<1:k>被称为第三故障行地址信号。此外，测试电路160可以产生具有码值“0、0、1、0”的故障存储体地址信号BADD<1:4>。为了更好描述，具有码值“0、
0、1、0”的故障存储体地址信号BADD<1:4>被称为第三故障存储体地址信号。第三故障行地址信号可以基于输入控制信号PIN而被储存在第三故障行锁存器363中，并且第三故障存储体地址信号可以基于输入控制信号PIN而被储存在第三故障存储体锁存器373中。

[0039] 冗余修复电路302可以首先对第一存储体110的冗余区域112执行修复操作。字线解码器310可以通过基于存储体选择地址信号BA<1:2>而产生字线选择信号AWLS来选择第一字线AWL1。此时，第一输出控制信号POUT1可以被使能，第一故障行锁存器361可以将第一故障行地址信号输出到位线解码器320，并且第一故障存储体锁存器371可以将第一故障存储体地址信号输出到存储体信息比较电路330。位线解码器320可以通过基于第一故障行地址信号而产生位线选择信号ABLS来选择第一位线ABL1。存储体信息比较电路330可以将存储体选择地址信号BA<1:2>的解码信号与第一故障存储体地址信号进行比较。由于存储体选择地址信号BA<1:2>的解码信号可以具有码值“0、0、0、1”，并且第一故障存储体地址信号可以具有码值“0、1、0、1”，因此存储体信息比较电路330可以使能断裂使能信号RUPEN。断裂电路340可以基于被使能的断裂使能信号RUPEN来允许电流流过全局位线GBL。因此，可以通过断裂电路340使通过列开关电路380耦接到全局位线GBL的熔丝F(其与第一字线AWL1和第一位线ABL1耦接)断裂。当第二输出控制信号POUT2被使能时，第二故障行锁存器362可以将第二故障行地址信号输出到位线解码器320，并且第二故障存储体锁存器372可以将第二故障存储体地址信号输出到存储体信息比较电路330。位线解码器320可以通过基于第二故障行地址信号而产生位线选择信号ABLS来选择第三位线ABL3。存储体信息比较电路330可以将存储体选择地址信号BA<1:2>的解码信号与第二故障存储体地址信号进行比较。由于存储体选择地址信号BA<1:2>的解码信号可以具有码值“0、0、0、1”，并且第二故障存储体地址信号可以具有码值“0、1、0、0”，因此存储体信息比较电路330可以禁止断裂使能信号RUPEN。因此，耦接到第一字线AWL1和第三位线ABL3的熔丝F可能不会断裂。当第三输出控制信号POUT3被使能时，第三故障行锁存器363可以将第三故障行地址信号输出到位线解码器320，并且第三故障存储体锁存器373可以将第三故障存储体地址信号输出到存储体信息比较电路330。位线解码器320可以通过基于第三故障行地址信号而产生位线选择信号ABLS来选择第四位线ABL4。存储体信息比较电路330可以将存储体选择地址信号BA<1:2>的解码信号与第三故障存储体地址信号进行比较。由于存储体选择地址信号BA<1:2>的解码信号可以具有码值“0、0、0、1”，并且第三故障存储体地址信号可以具有码值“0、0、1、0”，因此存储体信息比较电路330可以禁止断裂使能信号RUPEN。因此，耦接到第一字线AWL1和第四位线ABL4的熔丝F可能不会断裂。

[0040] 之后，存储体地址计数器350可以将存储体选择地址信号BA<1:2>的码值增加数量1，并且冗余修复电路302可以对第二存储体120的冗余区域122执行修复操作。字线解码器
310可以通过基于存储体选择地址信号BA<1:2>而产生字线选择信号AWLS来选择第二字线AWL2。此时，第一输出控制信号POUT1可以被使能，第一故障行锁存器361可以将第一故障行地址信号输出到位线解码器320，并且第一故障存储体锁存器371可以将第一故障存储体地址信号输出到存储体信息比较电路330。位线解码器320可以通过基于第一故障行地址信号而产生位线选择信号ABLS来选择第一位线ABL1。存储体信息比较电路330可以将存储体选择地址信号BA<1:2>的解码信号与第一故障存储体地址信号进行比较。由于存储体选择地址信号BA<1:2>的解码信号可以具有码值“0、0、1、0”，并且第一故障存储体地址信号可以具有码值“0、1、0、1”，因此存储体信息比较电路330可以禁止断裂使能信号RUPEN。因此，耦接到第二字线AWL2和第一位线ABL1的熔丝F可能不会断裂。当第二输出控制信号POUT2被使能时，第二故障行锁存器362可以将第二故障行地址信号输出到位线解码器320，并且第二故障存储体锁存器372可以将第二故障存储体地址信号输出到存储体信息比较电路330。位线解码器320可以通过基于第二故障行地址信号而产生位线选择信号ABLS来选择第三位线ABL3。存储体信息比较电路330可以将存储体选择地址信号BA<1:2>的解码信号与第二故障存储体地址信号进行比较。由于存储体选择地址信号BA<1:2>的解码信号可以具有码值“0、
0、1、0”，并且第二故障存储体地址信号可以具有码值“0、1、0、0”，因此存储体信息比较电路
330可以禁止断裂使能信号RUPEN。因此，耦接到第二字线AWL2和第三位线ABL3的熔丝F可能不会断裂。当第三输出控制信号POUT3被使能时，第三故障行锁存器363可以将第三故障行地址信号输出到位线解码器320，并且第三故障存储体锁存器373可以将第三故障存储体地址信号输出到存储体信息比较电路330。位线解码器320可以通过基于第三故障行地址信号而产生位线选择信号ABLS来选择第四位线ABL4。存储体信息比较电路330可以将存储体选择地址信号BA<1:2>的解码信号与第三故障存储体地址信号进行比较。由于存储体选择地址信号BA<1:2>的解码信号可以具有码值“0、0、1、0”，并且第三故障存储体地址信号可以具有码值“0、0、1、0”，存储体信息比较电路330可以使能断裂使能信号RUPEN。断裂电路340可以基于被使能的断裂使能信号RUPEN来允许电流流过全局位线GBL。因此，可以通过断裂电路340使通过列开关电路380耦接到全局位线GBL的熔丝F(其与第二字线AWL2和第四位线ABL4耦接)断裂。

[0041] 之后，存储体地址计数器350可以将存储体选择地址信号BA<1:2>的码值增加数量1，并且冗余修复电路302可以对第三存储体130的冗余区域132执行修复操作。字线解码器
310可以通过基于存储体选择地址信号BA<1:2>而产生字线选择信号AWLS来选择第三字线AWL3。此时，第一输出控制信号POUT1可以被使能，第一故障行锁存器361可以将第一故障行地址信号输出到位线解码器320，并且第一故障存储体锁存器371可以将第一故障存储体地址信号输出到存储体信息比较电路330。位线解码器320可以通过基于第一故障行地址信号而产生位线选择信号ABLS来选择第一位线ABL1。存储体信息比较电路330可以将存储体选择地址信号BA<1:2>的解码信号与第一故障存储体地址信号进行比较。由于存储体选择地址信号BA<1:2>的解码信号可以具有码值“0、1、0、0”，并且第一故障存储体地址信号可以具有码值“0、1、0、1”，因此存储体信息比较电路330可以使能断裂使能信号RUPEN。断裂电路
340可以基于被使能的断裂使能信号RUPEN来允许电流流过全局位线GBL。因此，可以通过断裂电路340使通过列开关电路380耦接到全局位线GBL的熔丝F(其耦接到第三字线AWL3和第一位线ABL1)断裂。当第二输出控制信号POUT2被使能时，第二故障行锁存器362可以将第二故障行地址信号输出到位线解码器320，并且第二故障存储体锁存器372可以将第二故障存储体地址信号输出到存储体信息比较电路330。位线解码器320可以通过基于第二故障行地址信号而产生位线选择信号ABLS来选择第三位线ABL3。存储体信息比较电路330可以将存储体选择地址信号BA<1:2>的解码信号与第二故障存储体地址信号进行比较。由于存储体选择地址信号BA<1:2>的解码信号可以具有码值“0、1、0、0”，并且第二故障存储体地址信号可以具有码值“0、1、0、0”，因此存储体信息比较电路330可以使能断裂使能信号RUPEN。断裂电路340可以基于被使能的断裂使能信号RUPEN来允许电流流过全局位线GBL。因此，可以通过断裂电路340使通过列开关电路380耦接到全局位线GBL的熔丝F(其耦接到第三字线AWL3和第三位线ABL3)断裂。当第三输出控制信号POUT3被使能时，第三故障行锁存器363可以将第三故障行地址信号输出到位线解码器320，并且第三故障存储体锁存器373可以将第三故障存储体地址信号输出到存储体信息比较电路330。位线解码器320可以通过基于第三故障行地址信号而产生位线选择信号ABLS来选择第四位线ABL4。存储体信息比较电路330可以将存储体选择地址信号BA<1:2>的解码信号与第三故障存储体地址信号进行比较。由于存储体选择地址信号BA<1:2>的解码信号可以具有码值“0、1、0、0”，并且第三故障存储体地址信号可以具有码值“0、0、1、0”，因此存储体信息比较电路330可以禁止断裂使能信号RUPEN。
因此，耦接到第三字线AWL3和第三位线ABL3的熔丝F可能不会断裂。

[0042] 之后，存储体地址计数器350可以将存储体选择地址信号BA<1:2>的码值增加数量1，并且冗余修复电路302可以对第四存储体140的冗余区域142执行修复操作。由于在第四存储体140的冗余区域142中没有发生缺陷，所以即使当存储体信息比较电路330接收到第一故障存储体地址信号至第三故障存储体地址信号时，存储体信息比较电路330也可以禁止断裂使能信号RUPEN。因此，耦接到第四字线AWL4的熔丝F可能不会断裂。根据本公开的各种实施例，可以对各个存储体顺序地执行修复操作，因此可以减少不必要地禁止的一些熔丝。此外，可以通过产生故障存储体地址信号BADD<1:4>来共同使用故障行地址信号ATROW<
1:k>，因此可以大大减少测试操作时间。

[0043] 虽然上面已经描述了某些实施例，但是本领域技术人员将理解，所描述的实施例仅是示例性的。因此，不应基于所描述的实施例来限制用于修复冗余区域的半导体装置。相反，本文所述的用于修复冗余区域的半导体装置应当仅根据结合以上描述和附图的所附权利要求进行限制。