一种动态随机存取存储器元件的熔丝结构

摘要

本发明公开一种动态随机存取存储器元件的熔丝结构，其主要包含：一浅沟隔离设于基底内、一第一选择栅极设于基底内并设于浅沟隔离的一侧、一第二选择栅极设于该基底内并设于该浅沟隔离的另一侧以及一栅极结构设于浅沟隔离、第一选择栅极以及第二选择栅极上。

权利要求

1.一种动态随机存取存储器元件的熔丝结构，其特征在于，包含：浅沟隔离，设于一基底内；

第一选择栅极，设于该基底内并设于该浅沟隔离的一侧；

第二选择栅极，设于该基底内并设于该浅沟隔离的另一侧；以及栅极结构，设于该浅沟隔离、该第一选择栅极以及该第二选择栅极上。

2.如权利要求1所述的熔丝结构，其中各该第一选择栅极以及各该第二选择栅极包含：阻障层，设于该基底内；以及

导电层，设于该阻障层上。

3.如权利要求2所述的熔丝结构，还包含硬掩模，设于各该第一选择栅极以及该第二选择栅极上。

4.如权利要求3所述的熔丝结构，其中该硬掩模上表面切齐该浅沟隔离上表面。

5.如权利要求1所述的熔丝结构，还包含掺杂区，设于该浅沟隔离以及该第一选择栅极之间。

6.如权利要求5所述的熔丝结构，其中该掺杂区下表面高于该第一选择栅极上表面。

7.如权利要求5所述的熔丝结构，其中该掺杂区包含N-掺杂区。

8.如权利要求1所述的熔丝结构，另包含间隙壁，环绕该栅极结构并位于该第一选择栅极以及该第二选择栅极上。

9.如权利要求1所述的熔丝结构，其中该栅极结构包含：导电层，设于该基底上；

金属层，设于该导电层上；以及

硬掩模，设于该金属层上。

10.如权利要求1所述的熔丝结构，其中该栅极结构另包含：第一栅极结构，设于部分该浅沟隔离以及该第一选择栅极上；以及第二栅极结构，设于部分该浅沟隔离以及该第二选择栅极上。

11.一种动态随机存取存储器元件的熔丝结构，其特征在于，包含：浅沟隔离，设于一基底内；

第一选择栅极，设于该基底内并设于该浅沟隔离的一侧；

第二选择栅极，设于该基底内并设于该浅沟隔离的另一侧；

第一辅助栅极，设于该基底内并位于该浅沟隔离以及该第一选择栅极之间；

第二辅助栅极，设于该基底内并位于该浅沟隔离以及该第二选择栅极之间；以及栅极结构，设于该浅沟隔离、该第一辅助栅极以及该第二辅助栅极上。

12.如权利要求11所述的熔丝结构，其中各该第一选择栅极、各该第二选择栅极、各该第一辅助栅极以及各该第二辅助栅极包含：阻障层，设于该基底内；以及

导电层，设于该阻障层上。

13.如权利要求12所述的熔丝结构，还包含硬掩模，设于各该第一选择栅极、各该第二选择栅极、各该第一辅助栅极以及各该第二辅助栅极上。

14.如权利要求13所述的熔丝结构，其中该硬掩模上表面切齐该浅沟隔离上表面。

15.如权利要求11所述的熔丝结构，还包含掺杂区，设于该浅沟隔离以及该第一辅助栅极之间。

16.如权利要求15所述的熔丝结构，其中该掺杂区下表面高于该第一辅助栅极上表面。

17.如权利要求11所述的熔丝结构，其中该掺杂区包含N-掺杂区。

18.如权利要求11所述的熔丝结构，还包含间隙壁，环绕该栅极结构并位于该第一辅助栅极以及该第二辅助栅极上。

19.如权利要求11所述的熔丝结构，其中该栅极结构包含：导电层，设于该基底上；

金属层，设于该导电层上；以及

硬掩模，设于该金属层上。

20.如权利要求11所述的熔丝结构，其中该栅极结构还包含：第一栅极结构，设于部分该浅沟隔离以及该第一辅助栅极上；以及第二栅极结构，设于部分该浅沟隔离以及该第二辅助栅极上。

说明书

一种动态随机存取存储器元件的熔丝结构

技术领域

[0001] 本发明涉及一种制作半导体元件的方法，尤其是涉及一种制作动态随机存取存储器(Dynamic Random Access Memory,DRAM)元件的熔丝结构的方法。

背景技术

[0002] 随着各种电子产品朝小型化发展的趋势，动态随机存取存储器(DRAM)单元的设计也必须符合高集成度及高密度的要求。对于一具备凹入式栅极结构的DRAM单元而言，由于其可以在相同的半导体基底内获得更长的载流子通道长度，以减少电容结构的漏电情形产生，因此在目前主流发展趋势下，其已逐渐取代仅具备平面栅极结构的DRAM单元。

[0003] 一般来说，具备凹入式栅极结构的DRAM单元会包含一晶体管元件与一电荷贮存装置，以接收来自于位线及字符线的电压信号。然而，受限于制作工艺技术之故，现有具备凹入式栅极结构的DRAM单元仍存在有许多缺陷，还待进一步改良并有效提升相关存储器元件的效能及可靠度。

发明内容

[0004] 本发明一实施例公开一种动态随机存取存储器元件的熔丝结构，其主要包含：一浅沟隔离设于基底内、第一选择栅极设于基底内并设于浅沟隔离一侧、第二选择栅极设于该基底内并设于浅沟隔离另一侧以及一栅极结构设于浅沟隔离、第一选择栅极以及第二选择栅极上。

[0005] 本发明另一实施例公开一种动态随机存取存储器元件的熔丝结构，其主要包含：一浅沟隔离设于基底内，第一选择栅极设于基底内并设于浅沟隔离一侧，第二选择栅极设于基底内并设于浅沟隔离另一侧，第一辅助栅极设于基底内并位于浅沟隔离以及第一选择栅极之间，第二辅助栅极设于基底内并位于浅沟隔离以及第二选择栅极之间以及一栅极结构设于浅沟隔离、第一辅助栅极以及第二辅助栅极上。

附图说明

[0006] 图1至图10为本发明一实施例制作动态随机存取存储器元件的熔丝结构的方法示意图。

[0007] 主要元件符号说明

[0008] 12     基底                    14    P阱

[0009] 16     存储单元区              18    周边区

[0010] 20     熔丝区                  26    浅沟隔离

[0011] 28     图案化光致抗蚀剂        30    离子注入制作工艺

[0012] 32     掺杂区                  34    栅极结构

[0013] 36     栅极结构                38    辅助栅极

[0014] 40     选择栅极                42    阻障层

[0015] 44     导电层                  46    硬掩模

[0016] 48     介电层                  50    半导体层

[0017] 52     氧化硅层                54    氮化硅层

[0018] 56     氧化硅层                58    导电层

[0019] 60     位线接触                62    金属层

[0020] 64     掩模层                  66    栅极结构

[0021] 68     栅极结构                70    栅极结构

[0022] 72     位线结构                74    间隙壁

[0023] 76     偏位间隙壁              78    主间隙壁

[0024] 80     掺杂区                  82    接触洞蚀刻停止层

[0025] 84     层间介电层              86    存储节点接触

[0026] 88     阻障层                  90    导电层

[0027] 92     存储接触垫              94    接触插塞

[0028] 96     接触插塞                98    金属内连线

[0029] 100    第一栅极结构            102   第二栅极结构

具体实施方式

[0030] 请参照图1至图10，图1至图10为本发明一实施例制作动态随机存取存储器元件的熔丝结构的方法示意图。如图1所示，首先提供一基底12，例如一硅基底或硅覆绝缘(silicon-on-insulator,SOI)基板，基底12内可设有一阱区例如P阱14，然后于基底12上定义一存储单元区16、一周边区18以及一熔丝区20。依据本发明一实施例，周边区18又可更细部包含一第一区域于后续制作工艺中用来制备可承受较大电压的高压元件以及第二区域用来制备承受一般电压的晶体管元件，但为了凸显后续熔丝区所制备的熔丝结构，本实施例于周边区仅绘示一种晶体管元件态样。

[0031] 接着形成浅沟隔离(shallow trench isolation,STI)26于存储单元区16、周边区18以及熔丝区20的基底12内，形成一图案化掩模，例如图案化光致抗蚀剂28于周边区18的基底12上，再进行一离子注入制作工艺30将N-型掺质注入基底12内，以于存储单元区16以及熔丝区20的基底12内形成掺杂区32或更具体而言一N-掺杂区。

[0032] 随后如图2所示，形成多个埋入式栅极结构34于存储单元区16的基底12及浅沟隔离26内以及栅极结构36于熔丝区20的基底12内，其中存储单元区16基底12内的栅极结构34较佳作为后续存储器单元的埋入式字符线而熔丝区20内的栅极结构36则较佳作为熔丝的辅助栅极38以及选择栅极40。在本实施例中，制备栅极结构34、36的方法可先利用光刻及蚀刻制作工艺以于存储单元区16的基底12及浅沟隔离26以及熔丝区20的基底12内形成多个凹槽，然后依序形成阻障层42以及导电层44于凹槽内，接着进行一回蚀刻制作工艺去除部分导电层44以及部份阻障层42，使剩余的导电层44以及阻障层42上表面略低于基底12上表面以形成栅极结构34、36于凹槽内。之后再形成一硬掩模46于各栅极结构34、36上方，并使硬掩模46上表面切齐基底12上表面。

[0033] 在本实施例中，阻障层42可依据制作工艺或产品需求选用N型功函数金属层或P型功函数金属层，其中N型功函数金属层可选用功函数为3.9电子伏特(eV)～4.3eV的金属材料，如铝化钛(TiAl)、铝化锆(ZrAl)、铝化钨(WAl)、铝化钽(TaAl)、铝化铪(HfAl)或TiAlC(碳化钛铝)等，但不以此为限。另外P型功函数金属层可选用功函数为4.8eV～5.2eV的金属材料，如氮化钛(TiN)、氮化钽(TaN)或碳化钽(TaC)等，但不以此为限。导电层44可选自铜(Cu)、铝(Al)、钨(W)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide，CoWP)等低电阻材料或其组合。硬掩模则较佳包含例如氧化硅等介电材料。

[0034] 随后全面性形成一介电层48以及半导体层50于存储单元区16、周边区18以及熔丝区20的基底12表面。在本实施例中，存储单元区16的介电层48较佳包含一多层结构，例如可细部包含一氧化硅层52、一氮化硅层54以及另一氧化硅层56，而周边区18以及熔丝区20的介电层48则较佳作为栅极介电层。周边区18的介电层48较佳由氧化硅所构成，另外若周边区18如前述依据制作工艺需求于基底上定义第一区域以及第二区域分别制作高压元件以及承受一般电压的晶体管元件，则第一区域以及第二区域的介电层较佳包含不同厚度，例如高压元件的介电层厚度较佳大于一般元件的介电层厚度。熔丝区20的介电层48较佳包含单一厚度且由氧化硅所构成，另外全面性设于存储单元区16、周边区18以及熔丝区20的半导体层50则较佳包含非晶硅或多晶硅，但不局限于此。

[0035] 然后如图3所示，进行一光刻及蚀刻制作工艺去除存储单元区16的部分半导体层50、部分介电层48、部分硬掩模46以及部分基底12以形成一凹槽(图未示)于基底12内，接着形成一导电层58于凹槽内填满凹槽并覆盖半导体层50表面，再进行一平坦化制作工艺，例如利用回蚀刻或化学机械研磨(chemical mechanical polishing,CMP)方式去除部分导电层58使剩余的导电层58上表面切齐半导体层50上表面，其中剩余的导电层58或直接接触基底12的导电层58较佳作为一位线接触60。

[0036] 如图4所示，随后依序形成至少一金属层62于存储单元区16、周边区18以及熔丝区20的半导体层50上以及一掩模层64于金属层62上，再进行另一道光刻及蚀刻制作工艺去除部分掩模层64、部分金属层62、部分半导体层50以及部分导电层58，以于存储单元区16、周边区18以及熔丝区20分别形成栅极结构66、68、70或可称之为存储器栅极结构，其中存储单元区16的栅极结构66又较佳作为一位线结构72。在本实施例中，导电层58较佳由外延材料例如磷化硅所构成，但又可包括多晶硅、非晶硅或其他含硅或不含硅的非金属导电材料。金属层62可包括铝、钨、铜、钛铝合金或其他适合的低电阻金属导电材料，而掩模层64可包括氮化硅、氮氧化硅、氮碳化硅或其他适合的绝缘材料。

[0037] 然后如图5所示，先全面性形成一衬垫层(图未视)于存储单元区16、周边区18以及熔丝区20的栅极结构66、68、70以及基底12上，再利用蚀刻去除部分衬垫层以于各栅极结构66、68、70侧壁形成一间隙壁74。接着再进行离子注入制作工艺，将N型掺质注入各栅极结构
66、68、70两侧的基底12内形成另一掺杂区80作为轻掺杂漏极或源极/漏极区域。在本实施例中，掺杂区80的浓度较佳高于前述掺杂区32的浓度，另外本实施例的掺杂区80的深度虽约略切齐掺杂区32的深度，但不局限于此，依据本发明一实施例又可调整离子注入制作工艺的能量使掺杂区80的深度大于掺杂区32的深度，此变化型也属本发明所涵盖的范围。在本实施例中，间隙壁74可为单一间隙壁或复合式间隙壁，例如可细部包含一偏位间隙壁76以及一主间隙壁78，偏位间隙壁与主间隙壁较佳包含不同材料，且两者均可选自由氧化硅、氮化硅、氮氧化硅以及氮碳化硅所构成的群组。

[0038] 随后如图6所示，先依序形成一接触洞蚀刻停止层82以及层间介电层84并覆盖存储单元区16、周边区18以及熔丝区20的栅极结构66、68、70，再进行平坦化制作工艺，例如利用CMP去除部分层间介电层84以及部分接触洞蚀刻停止层82使层间介电层84以及接触洞蚀刻停止层82上表面切齐栅极结构66、68、70上表面。

[0039] 接着于存储单元区16进行存储节点接触86的制作，例如可先利用光刻及蚀刻制作工艺去除存储单元区16的部分层间介电层84以形成接触洞于位线结构72两侧，再形成一导电层(图未示)于存储单元区16的接触洞内以形成存储节点接触86于位线结构72两侧。

[0040] 随后如图7所示，先利用光刻及蚀刻制作工艺去除周边区18以及熔丝区20的部分层间介电层84以形成接触洞以及于栅极结构68、70两侧，然后依序形成一阻障层88以及另一导电层90于存储单元区16、周边区18以及熔丝区20的接触洞内，再以另一道光刻及蚀刻制作工艺去除部分导电层90及部分阻障层88，以于存储单元区16的存储结点接触86上形成一存储接触垫92并同时于周边区18以及熔丝区20形成接触插塞94、96以及金属内连线98电连接位线结构72。在本实施例中，阻障层88可包含氮化钛、氮化钽或其组合，导电层90可包含铝、铬、铜、钽、钼、钨或其组合且最佳为钨。至此及完成本发明一实施例的动态随机存取存储器元件的制作。

[0041] 请继续参照图7，其于熔丝区20中另公开本发明一实施例的熔丝结构的结构示意图。如图7所示，熔丝结构主要包含一浅沟隔离26设于基底12内，一选择栅极40设于基底12内并设于浅沟隔离26左侧，一选择栅极40设于基底12内并设于浅沟隔离26右侧，一辅助栅极38设于基底12内并位于浅沟隔离26以及左侧的选择栅极40之间，一辅助栅极38设于基底12内并位于浅沟隔离26以及右侧的选择栅极40之间以及栅极结构70设于浅沟隔离26以及部分辅助栅极38上。

[0042] 在本实施例中，各选择栅极40及各辅助栅极38包含一阻障层42设于基底12内以及导电层44设于阻障层42上，其中各选择栅极40及各辅助栅极38上设有一硬掩模46，且硬掩模46上表面切齐浅沟隔离26上表面。此外，熔丝结构又包含一掺杂区32设于浅沟隔离26以及辅助栅极38之间以及间隙壁74环绕栅极结构70并位于辅助栅极38上，其中栅极结构70较佳重叠掺杂区32以及两侧的辅助栅极38，掺杂区32下表面高于辅助栅极38上表面，且掺杂区32包含一N-掺杂区。

[0043] 需注意的是，本实施例所公开的掺杂区32或更具体而言N-掺杂区的下表面虽高于选择栅极40以及辅助栅极38上表面，但不局限于此，依据本发明其他实施例又可于前述图1进行离子注入制作工艺30时调整注入离子的能量，使掺杂区32下表面切齐甚至低于选择栅极40以及辅助栅极38上表面，这些变化型均属本发明所涵盖的范围。

[0044] 请参照图8，图8为本发明一实施例的熔丝结构的结构示意图。如图8所示，相较于前述实施例仅于基底12以及浅沟隔离26上设置单一栅极结构70，本发明又可选择于前述图3至图4的阶段调整图案化掩模的位置以形成二栅极结构于熔丝区20的基底12以及浅沟隔离26上，之后再进行后续图5至图7的制作工艺。换句话说，相较于前述实施例是以单一存储器栅极结构搭配两组埋入式栅极结构(一组辅助栅极加上一组选择栅极)的设计，本实施例是以一对存储器栅极结构搭配两组埋入式栅极结构的态样。

[0045] 更具体而言，本实施例的栅极结构又包含两部分，包括第一栅极结构100设于部分浅沟隔离26以及左侧的辅助栅极38上以及第二栅极结构102设于部分浅沟隔离26以及右侧的辅助栅极38上。

[0046] 如同图7的实施例，各第一栅极结构100以及第二栅极结构102较佳包含一介电层48、一半导体层50、一金属层62以及一掩模层64，且各第一栅极结构100以及第二栅极结构
102侧壁设有间隙壁74。

[0047] 请参照图9，图9为本发明一实施例的熔丝结构的结构示意图。如图9所示，相较于图7的实施例于栅极结构两侧的基底内设置选择栅极以及辅助栅极，本实施例可于图1至图2制作工艺时仅形成一组栅极结构于熔丝区浅沟隔离两侧的基底内作为选择栅极40，然后再进行后续图3至图7的制作工艺。换句话说，相较于前述实施例是以单一存储器栅极结构搭配两阻埋入式栅极结构，本实施例是以单一存储器栅极结构搭配一组埋入式栅极结构(仅一组选择栅极)的设计。

[0048] 如同图7的实施例，各第一栅极结构100以及第二栅极结构102较佳包含一介电层48、一半导体层50、一金属层62以及一掩模层64，且各第一栅极结构100以及第二栅极结构
102侧壁设有间隙壁74。

[0049] 请参照图10，图10为本发明一实施例的熔丝结构的结构示意图。如图10所示，相较于图9的实施例是以基底上的单一存储器栅极结构搭配基底内的一组埋入式栅极结构，本实施例可再次结合图8以及图9的实施例于基底上形成一组存储器栅极结构并于基底12内形成一组埋入式栅极结构如仅一组选择栅极40。

[0050] 如同图7的实施例，各第一栅极结构100以及第二栅极结构102较佳包含一介电层48、一半导体层50、一金属层62以及一掩模层64，且各第一栅极结构100以及第二栅极结构
102侧壁设有间隙壁74。

[0051] 综上所述，本发明主要于制作态随机存取存储器元件时搭配存储单元区以及周边区的制作工艺同时于另于一熔丝区中制作出一具备存储器结构、选择栅极甚至辅助栅极的熔丝结构，其中熔丝区中设于基底上的存储器结构大致与周边区中的栅极结构具有相同材料组成而设于基底内的选择栅极与辅助栅极则较佳与存储单元区中的埋入式字符线结构具有相同结构。

[0052] 更具体而言，本实施例所制备的熔丝结构较佳为一次性可编程存储器元件(one time programmable memory,OTP memory)，其可通过基底上的存储器栅极结构以及基底内的选择栅极以及辅助栅极等元件来进行编程以及读取等动作。由于熔丝结构是依据态随机存取存储器元件制作工艺时所制作，因此无论在栅极结构部分或整个存储单元部分的尺寸均可较现行动态随机存取存储器的尺寸来的小。

[0053] 此外，本发明较佳于形成存储器栅极结构之前预先于存储单元区以及熔丝区的基底内以离子注入制作工艺形成N-掺杂区，使后续所形成的元件成为空乏型(depletion type)晶体管。由于空乏型晶体管元件具有实际的通道，亦即当栅极电压为零时，在通道就可产生电流使晶体管处于一直开启的状态，本发明在熔丝区所制备的熔丝结构便可利用此特性较现有元件在输入更低电压的情况下来对存储器栅极以及选择栅极等进行读取或编程。

[0054] 以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。