半导体装置及其制造方法

摘要

实施方式提供一种抑制电特性劣化的半导体装置及其制造方法。根据一实施方式，半导体装置具备：衬底；配线层，包含设置在衬底上的晶体管、及电连接于晶体管并且设置在晶体管的上方的第1配线；积层体，设置在配线层的上方，并且包含彼此之间隔着绝缘层而积层的多个导电层；以及第1硅氮化层，设置在配线层与积层体之间。

权利要求

1.一种半导体装置，具备：衬底；

配线层，包含设置在所述衬底上的晶体管、及电连接于所述晶体管且设置在所述晶体管的上方的第1配线；

积层体，设置在所述配线层的上方，且包含彼此之间隔着绝缘层而积层的多个导电层；

以及

第1硅氮化层，设置在所述配线层与所述积层体之间。

2.根据权利要求1所述的半导体装置，其还具备第1接点，所述第1接点在所述积层体内及所述第1硅氮化层内沿着所述积层体的积层方向延伸，且电连接于所述第1配线。

3.根据权利要求2所述的半导体装置，其中所述第1接点包含：

第1金属层，在所述积层体内及所述第1硅氮化层内连续地沿着所述积层方向延伸；以及第1硅氧化层，设置在所述第1金属层与所述积层体之间。

4.根据权利要求3所述的半导体装置，其中所述配线层还包含第2硅氧化层，所述第1硅氮化层位于所述第2硅氧化层上及所述第1配线上。

5.根据权利要求4所述的半导体装置，其中所述第1硅氧化层的下端位于所述第1硅氮化层上。

6.根据权利要求5所述的半导体装置，其还具备第3硅氧化层，所述第3硅氧化层设置在所述第1硅氮化层与所述积层体之间、以及所述第1配线与所述积层体之间。

7.根据权利要求6所述的半导体装置，其中所述第1硅氧化层与所述积层体相接。

8.根据权利要求7所述的半导体装置，其中所述第3硅氧化层与所述积层体相接。

9.根据权利要求8所述的半导体装置，其中所述第1硅氧化层与所述第3硅氧化层相接。

10.根据权利要求9所述的半导体装置，其还具备设置在所述第3硅氧化层的上方的半导体层，且所述积层体设置在所述半导体层上。

11.根据权利要求2所述的半导体装置，其中所述第1配线包含：

第2金属层；以及

第1硅层，设置在所述第2金属层与所述第1接点之间。

12.根据权利要求2所述的半导体装置，其中所述第1接点包含：

第1金属层，在所述积层体内连续地沿着所述积层方向延伸；

第2硅层，在所述第1硅氮化层内连续地沿着所述积层方向延伸，且连接于所述第1金属层；以及第1硅氧化层，设置在所述第1金属层与所述积层体之间。

13.根据权利要求2所述的半导体装置，其中所述第1接点包含：

第1金属层，在所述积层体内及所述第1硅氮化层内连续地沿着所述积层方向延伸；

第2硅氮化层，设置在所述第1金属层与所述积层体及所述第1硅氮化层之间；

以及

第1硅氧化层，设置在所述第2硅氮化层与所述积层体之间。

14.根据权利要求13所述的半导体装置，其中所述第1接点还包含设置在所述第1金属层上的第3硅氮化层。

15.根据权利要求2所述的半导体装置，其还具备设置在所述积层体的上方且含有杂质的第2硅氧化层，且所述第1接点包含：

第1金属层，在所述第2硅氧化层内、所述积层体内及所述第1硅氮化层内连续地沿着所述积层方向延伸；

第2硅氮化层，设置在所述第1金属层与所述第2硅氧化层之间、所述第1金属层与所述积层体之间、及所述第1金属层与所述第1硅氮化层之间；以及第1硅氧化层，设置在所述第2硅氮化层与所述积层体之间。

16.根据权利要求15所述的半导体装置，其中所述杂质包含磷、碳、砷及氩中的至少一种。

17.根据权利要求1所述的半导体装置，其还具备第4硅氮化层，所述第4硅氮化层设置在所述积层体的周围，且下端连接于所述第1硅氮化层。

18.一种半导体装置的制造方法，包括如下步骤：在衬底的上方形成配线层，所述配线层包含设置在所述衬底上的晶体管、及电连接于所述晶体管且设置在所述晶体管的上方的第1配线；

在所述配线层的上方，形成第1硅氮化层；以及在所述第1硅氮化层的上方形成积层体，所述积层体包含彼此之间隔着绝缘层而积层的多个导电层。

19.根据权利要求18所述的半导体装置的制造方法，其中所述第1硅氮化层是采用LP-CVD法而形成。

说明书

半导体装置及其制造方法

[0001] [相关申请]

[0002] 本申请享有以日本专利申请2018-49280号(申请日：2018年3月16日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

[0003] 实施方式涉及一种半导体装置及其制造方法。

背景技术

[0004] 已知有将存储单元三维排列而成的NAND(Not And，与非)型闪速存储器。

发明内容

[0005] 实施方式提供一种抑制电特性劣化的半导体装置及其制造方法。

[0006] 概括来说，根据一实施方式，半导体装置具备：衬底；配线层，包含设置在所述衬底上的晶体管、及电连接于所述晶体管并且设置在所述晶体管的上方的第1配线；积层体，设置在所述配线层的上方，并且包含彼此之间隔着绝缘层而积层的多个导电层；以及第1硅氮化层，设置在所述配线层与所述积层体之间。

附图说明

[0007] 图1是表示第1实施方式的半导体装置的俯视图。

[0008] 图2是表示第1实施方式的半导体装置的剖视图。

[0009] 图3是表示第1实施方式的半导体装置的局部放大剖视图。

[0010] 图4是表示第1实施方式的半导体装置中的柱状部的局部放大剖视图。

[0011] 图5是表示第1实施方式的半导体装置的局部放大剖视图。

[0012] 图6～图12是表示第1实施方式的半导体装置的制造步骤的剖视图。

[0013] 图13是表示第1实施方式的半导体装置的制造步骤的比较例的剖视图。

[0014] 图14是表示第1实施方式的半导体装置的第1变化例的局部放大剖视图。

[0015] 图15是表示第1实施方式的半导体装置的第2变化例的局部放大剖视图。

[0016] 图16是表示第1实施方式的半导体装置的第2变化例的局部放大剖视图。

[0017] 图17是表示第2实施方式的半导体装置的局部放大剖视图。

[0018] 图18～22是表示第2实施方式的半导体装置的制造步骤的剖视图。

[0019] 图23是表示第2实施方式的半导体装置的比较例的局部放大剖视图。

[0020] 图24是表示第3实施方式的半导体装置的局部放大剖视图。

[0021] 图25及图26是表示第3实施方式的半导体装置的制造步骤的剖视图。

[0022] 图27是表示第4实施方式的半导体装置的俯视图。

[0023] 图28是表示第4实施方式的半导体装置的剖视图。

[0024] 图29是表示第4实施方式的半导体装置的局部放大剖视图。

[0025] 图30～图36是表示第4实施方式的半导体装置的制造步骤的剖视图。

具体实施方式

[0026] 以下，参照附图对本实施方式进行说明。在附图中，对相同部分标注相同的参照符号。

[0027] <第1实施方式>

[0028] 以下，使用图1至图16对第1实施方式的半导体装置100进行说明。此处，作为半导体装置，以三维积层型的NAND型闪速存储器为例进行说明。

[0029] [第1实施方式的构成]

[0030] 图1是表示第1实施方式的半导体装置100的俯视图。

[0031] 如图1所示，半导体装置100包含沿着Y方向排列的多个块BLK(BLKn～BLKn+1)。在各块BLK的X方向中央部，设置着沿X方向延伸的分离部200。另外，分离部200也设置在块BLK间。

[0032] 各块BLK包含2个存储单元阵列区域100a、接点区域100b、2个阶梯区域100c及2个周边区域100d。

[0033] 在积层体120的中央部，设置着2个存储单元阵列区域100a及接点区域100b。接点区域100b设置在2个存储单元阵列区域100a之间。在积层体120的端部，设置着2个阶梯区域100c。也就是说，在2个阶梯区域100c之间，设置着2个存储单元阵列区域100a及接点区域
100b。另外，在2个阶梯区域100c各自的外侧(积层体120的外侧)，分别设置周边区域100d。

[0034] 存储单元阵列区域100a包含多个柱状部CL。多个柱状部CL沿着X方向及Y方向排列。另外，在X方向(或Y方向)上相邻的2个柱状部CL是在Y方向(或X方向)上错开半间距而设置。也就是说，多个柱状部CL在X方向及Y方向上呈锯齿格子状排列。并不限于此，多个柱状部CL也可呈矩阵状设置。另外，在图1中，柱状部CL的形状是从Z方向观察时呈大致圆形，但并不限于此。

[0035] 接点区域100b包含接点C4。如下所述，接点C4将积层体120的上层部的配线与积层体120的下层部的配线连接。

[0036] 阶梯区域100c包含沿着X方向排列的多个梯面及多个阶面。另外，包含沿着Y方向排列的未图示的梯面及阶面。此处，阶面是指下述导电层70中正上方区域未配置其它导电层70的部分的上表面，与XY平面大致平行。另外，梯面是指在X方向上相邻的2个阶面之间的垂直面或倾斜面。梯面是由1片导电层70的侧面(端面)及1片绝缘层72的端面构成的面，与包含Y方向的平面大致平行。

[0037] 相对于中央部(2个存储单元阵列区域100a及接点区域100b)的一侧的阶梯区域100c包含第1接点群100c_1。第1接点群100c_1包含多个接点CC。各接点CC连接于各阶面，引出与各层对应的字线。

[0038] 相对于中央部的另一侧的阶梯区域100c包含第2接点群100c_2。第2接点群100c_2包含多个接点C4。阶梯区域100c的接点C4与接点区域100b的接点C4同样地，将积层体120的上层部的配线与积层体120的下层部的配线连接。

[0039] 在Y方向上邻接的块BLK的阶梯区域100c中，第1接点群100c_1与第2接点群100c_2相对于中央部互反地设置。更具体来说，块BLKn中，在相对于中央部的一侧(例如图1的左侧)的阶梯区域100c设置第1接点群100c_1，在另一侧(例如图1的右侧)的阶梯区域100c设置第2接点群100c_2。而且，块BLKn+1中，在相对于中央部的一侧(例如图1的左侧)的阶梯区域100c设置第2接点群100c_2，在另一侧(例如图1的右侧)的阶梯区域100c设置第1接点群100c_1。

[0040] 也就是说，阶梯区域100c具有字线通过接点CC以1个块为单位交替地自两侧引出的配置。而且，在未设置字线引出用接点CC的阶梯区域100c，设置着接点C4。

[0041] 此外，第1接点群100c_1与第2接点群100c_2的配置并不限于此，而能够任意设定。例如，第1接点群100c_1与第2接点群100c_2也可以2个块BLK以上为单位相对于中央部互反地设置。

[0042] 周边区域100d包含接点C3。如下所述，接点C3与C4同样地，将积层体120的上层部的配线与积层体120的下层部的配线连接。

[0043] 在图1中，接点CC、C3、C4的形状是从Z方向观察时呈矩形，但并不限于此，接点CC、C3、C4的形状也可为大致圆形。

[0044] 图2是表示第1实施方式的半导体装置100的剖视图。在图2中，适当省略了层间绝缘层。

[0045] 在以下说明中，将与X方向及Y方向正交的方向设为Z方向(积层方向)。另外，Z方向中，将从衬底10向积层体120的方向也称为“上”，将从积层体120向衬底10的方向也称为“下”，但这样标记是为了方便起见，与重力的方向无关。

[0046] 如图2所示，半导体装置100包含设置在衬底10的上方的配线层110及积层体120。

[0047] 衬底10是半导体衬底，例如为主要含有硅的硅衬底。

[0048] 配线层110设置在衬底10上。配线层110包含晶体管Tr、接点Ca、C1、C2、配线D0、D1、D2，而构成控制电路。晶体管Tr设置在衬底10上。晶体管Tr的源极/漏极区域及栅极经由接点Ca连接于上层的配线D0。配线D0经由接点C1连接于上层的配线D1。配线D1经由接点C2连接于上层的配线D2。

[0049] 在配线层110(配线D2)的上方，设置着硅氮化层41。硅氮化层41沿着X方向及Y方向扩展，跨及整个区域而设置。在硅氮化层41的上方，依次设置着硅化钨层42及多晶硅层43。通过由所述硅化钨层42及多晶硅层43构成的积层体，而构成源极线。

[0050] 积层体120设置在多晶硅层43的上方。积层体120包含多个导电层70及多个绝缘层72。多个导电层70及多个绝缘层72交替地积层。

[0051] 在存储单元阵列区域100a中的积层体120内，设置着柱状部CL。柱状部CL在积层体内120沿着积层方向(Z方向)延伸。柱状部CL的上端经由接点Cb连接于作为位线的配线M0。

[0052] 在一侧的阶梯区域100c中的积层体120的各阶面，连接着接点CC。接点CC的上端经由接点Cb连接于配线M0。

[0053] 在另一侧的阶梯区域100c及接点区域100b中的积层体120内，设置着接点C4。接点C4在积层体内120、硅化钨层42、多晶硅层43及硅氮化层41内沿着积层方向延伸。接点C4的下端连接于配线D2。接点C4的上端经由接点Cb连接于配线M0。

[0054] 另外，在周边区域100d，设置着接点C3。接点C3的下端连接于配线D2。接点C3的上端经由接点Cb连接于配线M0。

[0055] 图3是表示第1实施方式的半导体装置100的局部放大剖视图，且是表示图2的虚线部A(存储单元阵列区域100a)的剖视图。

[0056] 如图3所示，积层体120设置在多晶硅层43上。积层体120包含多个导电层70及多个绝缘层72。多个导电层70彼此之间隔着绝缘层(绝缘体)72而沿着与衬底10的主面垂直的方向(Z方向)积层。换句话说，多个导电层70与多个绝缘层72交替地积层。在积层体120上，设置着绝缘层44。

[0057] 导电层70例如为金属层。导电层70例如为含有钨作为主成分的钨层、或含有钼作为主成分的钼层。绝缘层44、72例如为含有氧化硅作为主成分的硅氧化层。

[0058] 柱状部CL在绝缘层44内及积层体120内沿着积层方向(Z方向)连续地延伸。柱状部CL包含从中心依次设置的核心层50、半导体层20及存储层30。

[0059] 核心层50在柱状部CL中作为中心部设置。核心层50例如为含有氧化硅作为主成分的硅氧化层。

[0060] 半导体层20在柱状部CL中设置在核心层50的周围。也就是说，半导体层20设置在核心层50与存储层30之间。半导体层20包含设置在核心层50周围的主体层20b、及设置在主体层20b周围的覆盖层20a。主体层20b的下端与多晶硅层43相接。

[0061] 存储层30在柱状部CL中设置在半导体层20的周围。也就是说，存储层30设置在半导体层20与积层体120及绝缘层44之间。

[0062] 图4是表示第1实施方式的半导体装置100中的柱状部CL的局部放大剖视图。

[0063] 如图4所示，存储层30包含隧道绝缘层31、电荷蓄积层32及块绝缘层33。

[0064] 隧道绝缘层31设置在半导体层20与电荷蓄积层32之间。电荷蓄积层32设置在隧道绝缘层31与块绝缘层33之间。块绝缘层33设置在电荷蓄积层32与导电层70(及绝缘层72)之间。

[0065] 半导体层20、存储层30及导电层70构成存储单元MC。存储单元MC具有导电层70隔着存储层30包围半导体层20的周围的纵向晶体管结构。在积层体120，设置着多个存储单元MC。

[0066] 在纵向晶体管结构的存储单元MC中，半导体层20作为信道发挥功能，导电层70作为控制栅极(字线)发挥功能。电荷蓄积层32作为将从半导体层20注入的电荷蓄积的数据存储层发挥功能。

[0067] 存储单元MC例如为电荷陷阱型存储单元。电荷蓄积层32具有多个在绝缘性之层中捕获电荷的陷阱点。另外，电荷蓄积层32例如为含有氮化硅作为主成分的硅氮化层。或者，电荷蓄积层32也可为四周被绝缘体包围且具有导电性的浮游栅极。

[0068] 当从半导体层20向电荷蓄积层32注入电荷时，或电荷蓄积层32中所蓄积的电荷向半导体层20释放时，隧道绝缘层31成为电位势垒。隧道绝缘层31例如为含有氧化硅作为主成分的硅氧化层。

[0069] 块绝缘层33防止电荷蓄积层32中所蓄积的电荷向导电层70释放。另外，块绝缘层33防止电荷从导电层70向柱状部CL反向穿隧。

[0070] 块绝缘层33例如为含有氧化硅作为主成分的硅氧化层。另外，块绝缘层33也可为硅氧化层与金属氧化层的积层体120。在这种情况下，硅氧化层设置在电荷蓄积层32与金属氧化层之间，金属氧化层设置在硅氧化层与导电层70之间。作为金属氧化层，例如可列举含有氧化铝作为主成分的铝氧化层、含有氧化锆作为主成分的锆氧化层、含有氧化铪作为主成分的铪氧化层。

[0071] 图5是表示第1实施方式的半导体装置100的局部放大剖视图，且是表示图2的虚线部B(接点区域100b)的剖视图。

[0072] 如图5所示，配线D2设置在绝缘层61内。配线D2是金属层，例如为钨层。在配线D2及绝缘层61上，设置着硅氮化层41。在硅氮化层41上设置着绝缘层62，在该绝缘层62上依次设置着硅化钨层42及多晶硅层43。在与这些硅化钨层42及多晶硅层43同层的接点形成区域，设置着绝缘层63。在多晶硅层43及绝缘层63上，形成积层体120。而且，在积层体120上设置着绝缘层44，在绝缘层44上设置着绝缘层64。绝缘层61、62、63、64例如为含有氧化硅的硅氧化层。

[0073] 接点C4在硅氮化层41内、绝缘层44、62、63内及积层体120内沿着积层方向连续地延伸。接点C4包含从中心依次设置的金属层82及硅氧化层81。接点C4的下端连接于配线D2，上端连接于绝缘层64内所设置的接点Cb。

[0074] 金属层82在接点C4中作为中心部设置。金属层82在硅氮化层41内、绝缘层44、62、63内及积层体120内沿着积层方向连续地延伸。金属层82例如为含有钨的钨层。金属层82的下端连接于配线D2，上端连接于绝缘层64内所设置的接点Cb。

[0075] 硅氧化层81在接点C4中设置在金属层82的周围。硅氧化层81设置在金属层82与绝缘层44、62、63及积层体120之间。另一方面，硅氧化层81并未设置在金属层82与硅氮化层41之间。因此，金属层82的侧面与硅氮化层41相接。于是，配线层110与积层体120被配线D2及硅氮化层41分离。

[0076] [第1实施方式的制造方法]

[0077] 图6至图12是表示第1实施方式的半导体装置100的制造步骤的剖视图。此处，对接点C4的制造步骤进行说明。

[0078] 首先，如图6所示，在绝缘层61内形成配线D2。绝缘层61例如为硅氧化层。配线D2是金属层，例如为钨层。配线D2例如采用金属镶嵌法而形成。在这些配线D2及绝缘层61上，形成硅氮化层41。硅氮化层41例如采用LP(Low Pressure，低压)-CVD(Chemical Vapor Deposition，化学气相沉积)法而形成。

[0079] 接着，如图7所示，在硅氮化层41上形成绝缘层62。在该绝缘层62上形成硅化钨层42，进而在硅化钨层42上形成多晶硅层43。在这些硅化钨层42及多晶硅层43内的接点形成区域，形成绝缘层63。

[0080] 接着，在多晶硅层43及绝缘层63上，交替地积层绝缘层72与牺牲层71。反复实施该交替地积层绝缘层72与牺牲层71的步骤，而形成具有多个牺牲层71与多个绝缘层72的积层体120。进而，在积层体120上形成绝缘层44。例如，牺牲层71为硅氮化层，绝缘层44、62、63、72为硅氧化层。为硅氮化层的牺牲层71例如采用P(Plasma，等离子体)-CVD法而形成。

[0081] 接着，如图8所示，在绝缘层44、62、63及积层体120，形成沿着Z方向延伸的孔H1。孔H1例如通过使用未图示的掩模层的反应性离子蚀刻(RIE，reactive ion etching)而形成。孔H1贯通绝缘层44、62、63及积层体120，而到达硅氮化层41。

[0082] 接着，如图9所示，在孔H1内的绝缘层44、62、63及积层体120的内侧、以及硅氮化层41上，形成硅氧化层81。硅氧化层81是沿着孔H1的侧面及底部共形地形成。

[0083] 接着，如图10所示，例如通过使用未图示的掩模层的RIE，将孔H1底部的硅氧化层81去除，使硅氮化层41露出。进而，将露出于孔H1底部的硅氮化层41去除，而在硅氮化层41形成孔H2。孔H2贯通硅氮化层41，而到达配线D2。此时，孔H2的直径比孔H1的直径小了相当于设置在孔H1侧面的硅氧化层81的膜厚的量。

[0084] 接着，如图11所示，在孔H1内的硅氧化层81的内侧、及孔H2内的硅氮化层41的内侧，形成金属层82。由此，将孔H1、H2掩埋。此处，配线层110与积层体120被配线D2及硅氮化层41分离。结果为，即使在后续步骤中执行热步骤，也能抑制积层体120中所含有的氢向配线层110扩散。

[0085] 此后，例如采用化学机械抛光(CMP，Chemical Mechanical Polishing)法，将设置在孔H1外的硅氧化层81及金属层82去除。然后，在绝缘层44、硅氧化层81及金属层82上，形成绝缘层64。

[0086] 接着，虽未图示，但通过使用掩模层的RIE法，在积层体120形成多个狭缝。狭缝贯通绝缘层44、64及积层体120，而到达多晶硅层43。

[0087] 然后，如图12所示，利用通过狭缝供给的蚀刻液或蚀刻气体，将牺牲层71去除。例如，作为蚀刻液，可使用含有磷酸的蚀刻液。由此，在上下邻接的绝缘层72之间形成空隙73。空隙73也形成在绝缘层44与积层体120的最上层的绝缘层72之间。

[0088] 积层体120的多个绝缘层72以包围多个柱状部CL的侧面的方式，与柱状部CL的侧面相接。多个绝缘层72通过这种与多个柱状部CL的物理结合而得到支撑，从而绝缘层72间的空隙73得以保持。

[0089] 接着，如图5所示，例如采用CVD法，在空隙73形成导电层70。此时，通过狭缝将源极气体供给到空隙73。

[0090] 此后，虽未图示，但在狭缝的侧面及底部形成绝缘层。由此，将狭缝掩埋，而形成图1所示的分离部200。

[0091] 进而，在绝缘层64形成接点Cb，且接点Cb连接于接点C4。

[0092] 以这种方式形成第1实施方式的半导体装置100。

[0093] [第1实施方式的效果]

[0094] 在将存储单元三维排列而成的NAND型闪速存储器中，在配线层110的上方形成由硅氧化层(绝缘层72)与硅氮化层(牺牲层71)交替地积层而成的积层体120。如果在形成该积层体120后实施热步骤，那么会使积层体120(尤其是硅氮化层)中所含有的氢扩散。扩散的氢会侵入到下方的配线层110，对配线层110内的晶体管Tr等的特性造成不良影响。由此，导致配线层110的电特性劣化。

[0095] 针对这个问题，所述第1实施方式中，在配线层110与积层体120之间设置硅氮化层41。该硅氮化层41作为防止氢侵入的阻隔层发挥功能。由此，能在制造工序的热步骤中，防止从积层体120扩散的氢侵入到配线层110。结果为，能抑制配线层110的电特性劣化。

[0096] 此外，积层体120中的硅氮化层(牺牲层)71是采用P-CVD法而形成，另一方面，硅氮化层41则是采用LP-CVD法形成。采用LP-CVD法形成的硅氮化层41不会让氢向配线层110扩散，而作为阻隔层发挥功能。

[0097] 图13是表示第1实施方式的半导体装置100的制造步骤的比较例的剖视图。

[0098] 如图13的比较例所示，即使在形成着成为阻隔层的硅氮化层41的情况下，当形成接点C4时来自积层体120的氢也有可能会向配线层110扩散。例如，比较例中，在硅氮化层41与配线D2之间设置着由硅氧化层构成的绝缘层65。另外，成为接点C4的侧壁间隔层的硅氧化层81也形成在硅氮化层41内。硅氧化层无法防止来自积层体120的氢的侵入。因此，在比较例中，虽然形成了硅氮化层41，但在形成接点C4时，来自积层体120的氢依然会经由硅氧化层81及绝缘层65(硅氧化层)侵入到配线层110。

[0099] 相对于此，在所述第1实施方式中，硅氧化层81并未形成在硅氮化层41内。也就是说，金属层82与硅氮化层41相接而形成。另外，硅氮化层41形成在配线D2的正上方(与配线D2相接)。由此，在所述第1实施方式中，比较例所示的经由硅氧化层(硅氧化层81及绝缘层65)的氢的侵入路径被封堵。因此，即使在形成接点C4时，也能防止从积层体120扩散的氢侵入到配线层110。

[0100] [第1实施方式的变化例]

[0101] 图14是表示第1实施方式的半导体装置100的第1变化例的局部放大剖视图，且是表示图2的虚线部B(接点区域100b)的变化例的剖视图。

[0102] 如图14所示，在第1变化例中，配线D2包含金属层85及多晶硅层83。多晶硅层83设置在金属层85上。金属层85例如为钨层。在金属层85与多晶硅层83之间，设置着为钛或氮化钛层的未图示的阻隔金属层。在配线D2及绝缘层61上，设置着硅氮化层41。以与配线D2的多晶硅层83相接的方式，设置接点C4的金属层82。

[0103] 第1变化例中，作为配线D2，在金属层85上设置多晶硅层83。由此，配线层110与积层体120被多晶硅层83及硅氮化层41分离。多晶硅层83作为防止氢侵入的阻隔层发挥功能。由此，能在制造工序的热步骤中，防止从积层体120扩散的氢侵入到配线层110。结果为，能抑制配线层110的电特性劣化。

[0104] 图15是表示第1实施方式的半导体装置100的第2变化例的局部放大剖视图，且是表示图2的虚线部B(接点区域100b)的变化例的剖视图。

[0105] 如图15所示，在第2变化例中，接点C4包含从中心依次设置的金属层82及硅氧化层81。另外，接点C4包含多晶硅层84来取代金属层82的下端部的一部分。多晶硅层84是连续于金属层82而设置的，与金属层82同样地设置在硅氧化层81的内侧。而且，多晶硅层84也形成在硅氮化层41内，多晶硅层84的下端连接于配线D2。在金属层82与多晶硅层84之间，设置着为钛或氮化钛层的未图示的阻隔金属层。

[0106] 多晶硅层84是在硅氮化层41形成孔H2后(图10的步骤之后)，形成在孔H1、H2的底部。关于多晶硅层84，也可在孔H1、H2被多晶硅层84掩埋后对多晶硅层84进行回蚀而形成。

[0107] 第2变化例中，在金属层82下设置着多晶硅层84。由此，包含配线D2的配线层110与积层体120被多晶硅层84及硅氮化层41分离。多晶硅层84作为防止氢侵入的阻隔层发挥功能。由此，能在制造工序的热步骤中，防止从积层体120扩散的氢侵入到配线层110。结果为，能抑制配线层110的电特性劣化。

[0108] 此外，也可如图16所示那样，在硅氮化层41与配线D2之间设置由硅氧化层构成的绝缘层65。此时，多晶硅层84的上端位于比绝缘层65的上端更高的位置。

[0109] <第2实施方式>

[0110] 以下，使用图17至图23对第2实施方式的半导体装置100进行说明。第2实施方式是在接点C4中以覆盖金属层82的侧面及上表面的方式设置着硅氮化层86、84的例子。以下，对第2实施方式进行详细说明。

[0111] 此外，在第2实施方式中，关于与所述第1实施方式相同的方面，省略说明，主要对不同方面进行说明。

[0112] [第2实施方式的构成]

[0113] 图17是表示第2实施方式的半导体装置100的局部放大剖视图，且是表示图2的虚线部B(接点区域100b)的剖视图。

[0114] 接点C4在硅氮化层41内、绝缘层44、62、63内及积层体120内沿着积层方向连续地延伸。接点C4包含从中心依次设置的金属层82、硅氮化层86及硅氧化层81。另外，接点C4包含覆盖金属层82的上表面(上端)的硅氮化层87。

[0115] 金属层82在接点C4中作为中心部设置。金属层82在硅氮化层41内、绝缘层44、62、63内及积层体120内沿着积层方向连续地延伸。金属层82例如为含有钨的钨层。金属层82的下端连接于配线D2，上端连接于绝缘层64内所设置的接点Cb。

[0116] 硅氮化层86在接点C4中设置在金属层82的周围。硅氮化层86设置在金属层82与硅氧化层81之间、及金属层82与硅氮化层41之间。硅氮化层86在硅氮化层41内、绝缘层44、62、63内及积层体120内沿着积层方向连续地延伸。

[0117] 硅氮化层87在接点C4中以覆盖金属层82的上表面的方式设置。硅氮化层87设置在将金属层82上端部的一部分去除后的区域。因此，在硅氮化层87的周围设置着硅氮化层86，硅氮化层87的侧面与硅氮化层86相接。接点Cb在硅氮化层87内沿着积层方向连续地延伸，且连接于金属层82。

[0118] 硅氧化层81在接点C4中设置在硅氮化层86的周围。硅氧化层81设置在硅氮化层86与绝缘层44、62、63及积层体120之间。另一方面，硅氧化层81并未设置在硅氮化层86与硅氮化层41之间。因此，硅氮化层86的侧面与硅氮化层41相接。因此，硅氮化层41、86、87连续地设置。结果为，配线层110与积层体120被硅氮化层41、86、87分离。

[0119] [第2实施方式的制造方法]

[0120] 图18至图22是表示第2实施方式的半导体装置100的制造步骤的剖视图。此处，对接点C4的制造步骤进行说明。

[0121] 首先，进行至第1实施方式中的图10所示的步骤。也就是说，在孔H1的内侧形成硅氧化层81后，在硅氮化层41形成孔H2。

[0122] 接着，如图18所示，在孔H1内的硅氧化层81的内侧、及孔H2内的硅氮化层41的内侧，形成硅氮化层86。硅氮化层86沿着孔H1、H2的侧面及底部共形地形成。硅氮化层86是采用LP-CVD法而形成。

[0123] 接着，如图19所示，例如通过使用未图示的掩模层的RIE，将孔H2底部的硅氮化层86去除，而使配线D2露出。

[0124] 接着，如图20所示，在孔H1、H2内的硅氮化层86的内侧，形成金属层82。由此，将孔H1、H2掩埋。此后，通过回蚀，将孔H1内的金属层82上端部的一部分去除。

[0125] 接着，如图21所示，在孔H1内的金属层82被去除后的区域，形成硅氮化层87。硅氮化层87是采用LP-CVD法形成。此处，配线层110与积层体120被硅氮化层41、86、87分离。结果为，即使在后续步骤中实施热步骤，也能抑制积层体120中所含有的氢向配线层110扩散。

[0126] 此后，例如采用CMP法，将设置在孔H1外的硅氧化层81、硅氮化层86、87及金属层82去除。然后，在绝缘层44、硅氧化层81、硅氮化层86、87及金属层82上，形成绝缘层64。

[0127] 接着，虽未图示，但通过使用掩模层的RIE法，在积层体120形成多个狭缝。狭缝贯通绝缘层44、64及积层体120，而到达多晶硅层43。然后，如图22所示，利用通过狭缝供给的蚀刻液或蚀刻气体，将牺牲层71去除。由此，在上下邻接的绝缘层72之间形成空隙73。空隙73也形成在绝缘层44与积层体120的最上层的绝缘层72之间。

[0128] 接着，如图17所示，例如采用CVD法，在空隙73形成导电层70。此时，通过狭缝将源极气体供给到空隙73。此后，虽未图示，但在狭缝的侧面及底部形成绝缘层。由此，将狭缝掩埋，而形成图1所示的分离部200。

[0129] 进而，在绝缘层64及硅氮化层87形成接点Cb。接点Cb到达金属层82并与之连接。

[0130] 以这种方式形成第2实施方式中的半导体装置100。

[0131] [第2实施方式的效果]

[0132] 所述第2实施方式中，在接点C4中，以覆盖金属层82的侧面的方式设置着硅氮化层86，且以覆盖金属层82的上表面的方式设置着硅氮化层87。由此，配线层110与积层体120被硅氮化层41、86、87分离。由此，在制造工序的热步骤中，比起第1实施方式更能防止从积层体120扩散的氢侵入到配线层110。结果为，能抑制配线层110的电特性劣化。

[0133] 此外，也可如图23所示那样，不形成绝缘层62而在硅化钨层42的正下方设置硅氮化层41。另外，也可在硅氮化层41与配线D2之间设置由硅氧化层构成的绝缘层65。

[0134] <第3实施方式>

[0135] 以下，使用图24至图26对第3实施方式的半导体装置100进行说明。第3实施方式是在接点C4中以覆盖金属层82的侧面的方式设置着硅氮化层86，且在绝缘层44上设置着含有杂质的硅氧化层91的例子。以下，对第3实施方式进行详细说明。

[0136] 此外，在第3实施方式中，关于与所述第1实施方式相同的方面，省略说明，而主要对不同方面进行说明。

[0137] [第3实施方式的构成]

[0138] 图24是表示第3实施方式的半导体装置100的局部放大剖视图，且是表示图2的虚线部B(接点区域100b)的剖视图。

[0139] 接点C4在硅氮化层41内、绝缘层44、62、63内及积层体120内沿着积层方向连续地延伸。接点C4包含从中心依次设置的金属层82、硅氮化层86及硅氧化层81。

[0140] 金属层82在接点C4中作为中心部设置。金属层82在硅氮化层41内、绝缘层44、62、63内及积层体120内沿着积层方向连续地延伸。金属层82例如为含有钨的钨层。金属层82的下端连接于配线D2，上端连接于绝缘层64内所设置的接点Cb。

[0141] 硅氮化层86在接点C4中设置在金属层82的周围。硅氮化层86设置在金属层82与硅氧化层83之间、及金属层82与硅氮化层41之间。硅氮化层86在硅氮化层41内、绝缘层44、62、63内及积层体120内沿着积层方向连续地延伸。

[0142] 硅氧化层81在接点C4中设置在硅氮化层86的周围。硅氧化层81设置在硅氮化层86与绝缘层44、62、63及积层体120之间。另一方面，硅氧化层81并未设置在硅氮化层86与硅氮化层41之间。因此，硅氮化层86的侧面与硅氮化层41相接。

[0143] 硅氧化层91设置在绝缘层44及硅氧化层81上。硅氧化层91含有磷、碳、砷及氩中的至少一种作为杂质。硅氧化层91是通过向由硅氧化层构成的绝缘层44及硅氧化层81的上端部注入杂质而形成的区域。也就是说，硅氧化层91中的杂质浓度高于绝缘层44及硅氧化层91的杂质浓度。

[0144] 而且，硅氧化层91及硅氮化层41、86是连续地设置的。结果为，配线层110与积层体120被硅氧化层91及硅氮化层41、86分离。

[0145] [第3实施方式的制造方法]

[0146] 图25及图26是表示第3实施方式的半导体装置100的制造步骤的剖视图。此处，对接点C4的制造步骤进行说明。

[0147] 首先，进行至第1实施方式中的图10所示的步骤。也就是说，在孔H1的内侧形成硅氧化层81后，在硅氮化层41形成孔H2。

[0148] 接着，如图25所示，在孔H1内的硅氧化层81的内侧、及孔H2内的硅氮化层41的内侧，形成硅氮化层86。硅氮化层86是沿着孔H1、H2的侧面及底部共形地形成。硅氮化层86是采用LP-CVD法而形成。

[0149] 接着，例如通过使用未图示的掩模层的RIE，将孔H2底部的硅氮化层86去除，而使配线D2露出。此后，在孔H1、H2内的硅氮化层86的内侧，形成金属层82。由此，将孔H1、H2掩埋。然后，例如采用CMP法，将设置在孔H1外的硅氧化层81、硅氮化层86及金属层82去除。

[0150] 进而，采用离子注入法，向由硅氧化层构成的绝缘层44及硅氧化层81的上端部注入杂质。由此，在由硅氧化层构成的绝缘层44及硅氧化层81的上端部，形成含有杂质的硅氧化层91。硅氧化层91含有磷、碳、砷及氩中的至少一种作为杂质。

[0151] 接着，如图26所示，在硅氧化层91、硅氮化层86及金属层82上，形成绝缘层64。

[0152] 此处，配线层110与积层体120被硅氮化层41、86及含有杂质的硅氧化层91分离。结果为，即使在后续步骤中实施热步骤，也能抑制积层体120中所含有的氢向配线层110扩散。另一方面，配线层110中所含有的氢会将金属层82及绝缘层64作为扩散路径释放到空气中。
由此，能抑制配线层110因自身所含有的氢而受到烘烤。

[0153] 接着，虽未图示，但通过使用掩模层的RIE法，在积层体120形成多个狭缝。狭缝贯通绝缘层44、64及积层体120，而到达多晶硅层43。然后，利用通过狭缝供给的蚀刻液或蚀刻气体，将牺牲层71去除。由此，在上下邻接的绝缘层72之间形成空隙73。空隙73也形成在绝缘层44与积层体120的最上层的绝缘层72之间。

[0154] 接着，如图24所示，例如采用CVD法，在空隙73形成导电层70。此时，通过狭缝将源极气体供给到空隙73。此后，虽未图示，但在狭缝的侧面及底部形成绝缘层。由此，将狭缝掩埋，而形成图1所示的分离部200。

[0155] 进而，在绝缘层64形成接点Cb。接点Cb到达金属层82并与之连接。

[0156] 以这种方式形成第3实施方式中的半导体装置100。

[0157] [第3实施方式的效果]

[0158] 第3实施方式中，在形成接点C4时，并未利用硅氮化层覆盖接点C4的上部。因此，配线层110并未被硅氮化层完全覆盖。由此，配线层110中所含有的氢会将金属层82及绝缘层64作为扩散路径释放到空气中。因此，能在制造工序的热步骤中，抑制配线层110因自身所含有的氢而受到烘烤。结果为，能抑制配线层110的电特性劣化。

[0159] 另一方面，配线层110与积层体120被硅氮化层41、86及含有杂质的硅氧化层91分离。由此，即使在后续步骤中实施热步骤，也能抑制积层体120中所含有的氢向配线层110扩散。

[0160] <第4实施方式>

[0161] 以下，使用图27至图36对第4实施方式的半导体装置100进行说明。第4实施方式是以覆盖积层体120周围的方式设置着硅氮化层300的例子。以下，对第4实施方式进行详细说明。

[0162] 此外，在第4实施方式中，关于与所述第1实施方式相同的方面，省略说明，而主要对不同方面进行说明。

[0163] [第4实施方式的构成]

[0164] 图27是表示第4实施方式的半导体装置100的俯视图。

[0165] 如图27所示，半导体装置100包含硅氮化层300。硅氮化层300以覆盖存储单元阵列区域100a、接点区域100b及阶梯区域100c的周围的方式设置。也就是说，硅氮化层300包含沿着X方向及Z方向扩展的2个部分、以及沿着Y方向及Z方向扩展的2个部分。硅氮化层300是通过使这4个部分的各端部连接，而形成为从Z方向观察时呈矩形。硅氮化层300在X方向上设置在周边区域100d。而且，硅氮化层300在X方向上设置在比接点C3更靠内侧。

[0166] 图28是表示第4实施方式的半导体装置100的剖视图。在图28中，适当省略了层间绝缘层。

[0167] 如图28所示，在积层体120的周围，设置着硅氮化层300。硅氮化层300包含沿着Y方向及Z方向扩展的2个部分、以及沿着X方向及Z方向扩展的2个部分(未图示)。硅氮化层300的下端连接于硅氮化层41。也就是说，利用硅氮化层41、300包围积层体120的下方及侧方。换句话说，从Y方向观察时，硅氮化层300及硅氮化层41呈U字形状设置。

[0168] 图29是表示第4实施方式的半导体装置100的局部放大剖视图，且是表示图28的虚线部C(阶梯区域100c及周边区域100d)的剖视图。

[0169] 如图29所示，配线D2设置在绝缘层61内。在配线D2及绝缘层61上，设置着硅氮化层41。在硅氮化层41上设置着绝缘层62，在该绝缘层62上依次设置着硅化钨层42及多晶硅层
43。在与这些硅化钨层42及多晶硅层43同层的接点形成区域，设置着绝缘层63。硅氮化层
41、绝缘层62、63的X方向的端部位于比配线D2的X方向端部更靠内侧(存储单元阵列区域
100a侧)。

[0170] 在多晶硅层43及绝缘层63上，形成着积层体120。积层体120包含多个绝缘层72及多个导电层70，它们交替地积层。而且，1片绝缘层72与1片导电层70成为组，针对每个这样的组在X方向的端部形成阶梯(梯面及阶面)。而且，在积层体120上设置着绝缘层44，进而在整个面上设置着绝缘层(硅氧化层)65。

[0171] 在积层体120的各阶面连接着接点CC。另外，在配线D2连接着接点C3。硅氮化层41、绝缘层62、63的X方向的端部位于比接点C3更靠内侧。在接点C3与积层体120之间，设置着硅氮化层300。硅氮化层300以沿着Y方向及Z方向扩展的方式设置在绝缘层62、63、65内。硅氮化层300的下端连接于硅氮化层41。

[0172] [第4实施方式的制造方法]

[0173] 图30至图36是表示第4实施方式的半导体装置100的制造步骤的剖视图。此处，主要对硅氮化层300的制造步骤进行说明。

[0174] 首先，如图30所示，在绝缘层61内形成配线D2。绝缘层61例如为硅氧化层。配线D2例如是采用金属镶嵌法而形成。在这些配线D2及绝缘层61上，形成硅氮化层41。硅氮化层41例如是采用LP-CVD法而形成。

[0175] 接着，如图31所示，在硅氮化层41上形成绝缘层62。在该绝缘层62上形成硅化钨层42，进而在硅化钨层42上形成多晶硅层43。在这些硅化钨层42及多晶硅层43内的接点形成区域，形成绝缘层63。

[0176] 接着，在多晶硅层43及绝缘层63上，交替地积层绝缘层72与牺牲层71。反复实施该交替地积层绝缘层72与牺牲层71的步骤，而形成具有多个牺牲层71与多个绝缘层72的积层体120。进而，在积层体120上形成绝缘层44。例如，牺牲层71为硅氮化层，绝缘层44、62、63、72为硅氧化层。为硅氮化层的牺牲层71例如是采用P-CVD法而形成。

[0177] 接着，如图32所示，将1片绝缘层72与1片牺牲层71设为组，针对每个这样的组在X方向的端部形成阶梯(梯面及阶面)。该阶梯是通过反复进行未图示的抗蚀图案的细化、及以抗蚀图案作为掩模层的1片绝缘层72及1片牺牲层71的蚀刻而形成。

[0178] 接着，如图33所示，例如通过使用未图示的掩模层的RIE，将绝缘层62、63及硅氮化层41的端部去除。由此，硅氮化层41及绝缘层62、63的X方向的端部位于比配线D2的X方向端部更靠内侧。

[0179] 接着，如图34所示，在整个面上形成绝缘层65。绝缘层65例如为硅氧化层。接着，在绝缘层62、63、65，以覆盖积层体120的周围的方式形成未图示的孔。孔例如是通过使用未图示的掩模层的RIE而形成。孔贯通绝缘层62、63、65，而到达硅氮化层41。

[0180] 此后，在孔内形成硅氮化层300。硅氮化层300例如是采用LP-CVD法而形成。由此，将孔掩埋。此处，在端部(周边区域100d)，配线层110与积层体120被硅氮化层41、300分离。结果为，即使在后续步骤中实施热步骤，也能抑制积层体120中所含有的氢从端部侧向配线层110扩散。另一方面，配线层110中所含有的氢会将端部侧作为扩散路径而释放到空气中。
由此，能抑制配线层110因自身所含有的氢而受到烘烤。

[0181] 接着，虽未图示，但通过使用掩模层的RIE法，在积层体120形成多个狭缝。狭缝贯通绝缘层44及积层体120，而到达多晶硅层43。

[0182] 然后，如图35所示，利用通过狭缝供给的蚀刻液或蚀刻气体，将牺牲层71去除。例如，作为蚀刻液，可使用含有磷酸的蚀刻液。由此，在上下邻接的绝缘层72之间形成空隙73。空隙73也形成在绝缘层44与积层体120的最上层的绝缘层72之间。

[0183] 接着，如图36所示，例如采用CVD法，在空隙73形成导电层70。此时，通过狭缝将源极气体供给到空隙73。此后，虽未图示，但在狭缝的侧面及底部形成绝缘层。由此，将狭缝掩埋，而形成图1所示的分离部200。

[0184] 接着，如图29所示，通过使用掩模层的RIE法，在硅氧化层65形成接点CC、C3用的孔。接点CC用的孔贯通硅氧化层65，而到达各阶面。接点C3用的孔贯通硅氧化层65，而到达配线D2。此后，例如采用CVD法，在孔中形成金属层，而形成接点CC、C3。

[0185] 以这种方式形成第4实施方式中的半导体装置100。

[0186] [第4实施方式的效果]

[0187] 根据所述第4实施方式，在端部(周边区域100d)，配线层110与积层体120被硅氮化层41、300分离。由此，即使在后续步骤中实施热步骤，也能抑制积层体120中所含有的氢从端部侧向配线层110扩散。

[0188] 另外，根据第4实施方式，硅氮化层41的端部按其连接于硅氮化层300的程度被去除。由此，配线层110的端部未被成为阻隔层的硅氮化层41覆盖。因此，配线层110中所含有的氢会将端部侧作为扩散路径释放到空气中。因此，能在制造工序的热步骤中，抑制配线层110因自身所含有的氢而受到烘烤。

[0189] 另外，根据第4实施方式，硅氮化层41的端部被去除至比接点C3更靠内侧。由此，在形成接点C3用的孔时，无需贯通硅氮化层41。也就是说，只对硅氧化层65进行蚀刻，因此能容易地进行加工。

[0190] 已对本发明的若干个实施方式进行了说明，但这些实施方式是作为例子提出的，并非意图限定发明的范围。这些新颖的实施方式能以其它各种方式实施，且能在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式及其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。