半导体存储器

摘要

实施方式提供一种能够提升良率的半导体存储器。实施方式的半导体存储器(1)包含积层部、多个接触插塞(CC)、第1及第2支撑部(LHR)、以及第1材料。积层部具有供第1导电体与第1绝缘体沿着第1方向交替地积层且包含存储胞的第1区域(AR1)、以及包含所积层的多个第1导电体与多个第1绝缘体各自的端部的第2区域(AR2)。多个接触插塞(CC)在第2区域内分别到达至第1导电体。第1及第2支撑部在第2区域内分别沿着第1方向通过积层部内，且沿与第1方向交叉的第2方向排列。第1材料在第1支撑部与第2支撑部之间分别设置在所积层的多个第1绝缘体中相邻的第1绝缘体间，且与第1导电体不同。

权利要求

1.一种半导体存储器，具备：

积层部，具有第1区域及第2区域，所述第1区域供第1导电体与第1绝缘体沿着第1方向交替地积层且包含存储胞，所述第2区域包含所积层的多个所述第1导电体与多个所述第1绝缘体各自的端部；

多个接触插塞，在所述第2区域内分别到达至多个所述第1导电体；

第1支撑部及第2支撑部，在所述第2区域内分别沿着所述第1方向通过所述积层部内，且沿与所述第1方向交叉的第2方向排列；以及第1材料，在所述第1支撑部与所述第2支撑部之间，分别设置在所积层的多个所述第1绝缘体中相邻的所述第1绝缘体间，且与所述第1导电体不同。

2.根据权利要求1所述的半导体存储器，其中所述第1支撑部及所述第2支撑部分别形成为沿着由所述第1方向与第3方向形成的平面的板状，所述第3方向与所述第1及第2方向分别交叉。

3.根据权利要求1或2所述的半导体存储器，其还具备在所述第2区域内分别沿着所述第1方向通过所述积层部内的支撑柱，所述多个接触插塞包含第1接触插塞，所述第1支撑部与所述支撑柱在所述第2方向上的间隔比所述第1支撑部与所述第1接触插塞的间隔更宽。

4.根据权利要求1或2所述的半导体存储器，其中在所述第1支撑部与所述第2支撑部之间未设置所述多个接触插塞。

5.根据权利要求1或2所述的半导体存储器，其中在所述第2区域内，所积层的所述第1导电体的端部分别具有不与相邻设置的所述第1导电体重叠的区域。

6.根据权利要求1或2所述的半导体存储器，其中所述第1导电体是钨。

7.根据权利要求1或2所述的半导体存储器，其中所述第1材料是氮化硅。

说明书

半导体存储器

[0001] [相关申请]

[0002] 本申请享有以日本专利申请2018-48012号(申请日：2018年3月15日)作为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

[0003] 实施方式涉及一种半导体存储器。

背景技术

[0004] 已知有将存储胞三维积层而成的NAND(Not-AND，与非)型闪速存储器。

发明内容

[0005] 实施方式提供一种能够提升良率的半导体存储器。

[0006] 实施方式的半导体存储器包含积层部、多个接触插塞、第1及第2支撑部、以及第1材料。积层部具有供第1导电体与第1绝缘体沿着第1方向交替地积层且包含存储胞的第1区域、以及包含所积层的多个第1导电体与多个第1绝缘体各自的端部的第2区域。多个接触插塞在第2区域内分别到达至第1导电体。第1及第2支撑部在第2区域内分别沿着第1方向通过积层部内，且沿与第1方向交叉的第2方向排列。第1材料在第1支撑部与第2支撑部之间分别设置在所积层的多个第1绝缘体中相邻的第1绝缘体间，且与第1导电体不同。

附图说明

[0007] 图1是表示实施方式的半导体存储器的构成例的框图。

[0008] 图2是表示实施方式的半导体存储器所具备的存储胞阵列的电路构成的一例的电路图。

[0009] 图3是表示实施方式的半导体存储器所具备的存储胞阵列的平面布局的一例的俯视图。

[0010] 图4是表示实施方式的半导体存储器所具备的存储胞阵列的截面构造的一例的剖视图。

[0011] 图5是表示实施方式的半导体存储器所具备的存储胞阵列的截面构造的一例的剖视图。

[0012] 图6是表示实施方式的半导体存储器所具备的存储胞阵列的截面构造的一例的剖视图。

[0013] 图7是表示实施方式的半导体存储器的制造步骤的一例的存储胞阵列的剖视图。

[0014] 图8是表示实施方式的半导体存储器的制造步骤的一例的存储胞阵列的剖视图。

[0015] 图9是表示实施方式的半导体存储器的制造步骤的一例的存储胞阵列的剖视图。

[0016] 图10是表示实施方式的半导体存储器的制造步骤的一例的存储胞阵列的剖视图。

[0017] 图11是表示实施方式的半导体存储器的制造步骤的一例的存储胞阵列的剖视图。

[0018] 图12是表示实施方式的半导体存储器的制造步骤的一例的存储胞阵列的剖视图。

[0019] 图13是表示实施方式的半导体存储器的制造步骤的一例的存储胞阵列的剖视图。

[0020] 图14是表示实施方式的半导体存储器所具备的存储胞阵列的平面布局的一例的俯视图。

[0021] 图15是表示实施方式的第1变化例的半导体存储器所具备的存储胞阵列的平面布局的一例的俯视图。

[0022] 图16是表示实施方式的第2变化例的半导体存储器所具备的存储胞阵列的平面布局的一例的俯视图。

[0023] 图17是表示实施方式的第3变化例的半导体存储器所具备的存储胞阵列的平面布局的一例的俯视图。

[0024] 图18是表示实施方式的第4变化例的半导体存储器所具备的存储胞阵列的平面布局的一例的俯视图。

[0025] 图19是表示实施方式的第5变化例的半导体存储器所具备的存储胞阵列的平面布局的一例的俯视图。

[0026] 图20是表示实施方式的第6变化例的半导体存储器所具备的存储胞阵列的平面布局的一例的俯视图。

[0027] 图21是表示实施方式的第7变化例的半导体存储器所具备的存储胞阵列的平面布局的一例的俯视图。

[0028] 图22是表示实施方式的第8变化例的半导体存储器所具备的存储胞阵列的截面构造的一例的剖视图。

具体实施方式

[0029] 以下，参照附图对实施方式进行说明。附图是示意性的图。实施方式例示用来使发明的技术思想具体化的装置或方法。此外，在以下说明中，对具有大致相同的功能及构成的构成要素标注相同符号。构成参照符号的字符后面的数字用来区分利用包含相同字符的参照符号予以参照且具有相同构成的要素彼此。在无需相互区分以包含相同字符的参照符号表示的要素的情况下，这些要素利用只包含相同字符的参照符号予以参照。

[0030] [1]实施方式

[0031] 以下，对实施方式的半导体存储器1进行说明。

[0032] [1-1]构成

[0033] [1-1-1]半导体存储器1的构成

[0034] 图1表示实施方式的半导体存储器1的构成例。半导体存储器1是能够将数据非易失地存储的NAND型闪速存储器。如图1所示，半导体存储器1具备例如存储胞阵列10、行解码器11、读出放大器12、及序列发生器13。

[0035] 存储胞阵列10包含多个区块BLK0～BLKn(n是1以上的整数)。区块BLK是非易失性存储胞的集合，例如成为数据的删除单位。在存储胞阵列10中设置着多条位线及多条字线，各存储胞与1条位线及1条字线建立关联。关于存储胞阵列10的详细构成将在下文叙述。

[0036] 行解码器11基于从外部的存储器控制器2接收到的地址信息ADD，选择1个区块BLK。而且，行解码器11对例如选择字线及非选择字线分别施加所期望的电压。

[0037] 读出放大器12根据从存储器控制器2接收到的写入数据DAT，对各位线施加所期望的电压。另外，读出放大器12基于位线的电压判定存储在存储胞的数据，并将判定出的读出数据DAT发送到存储器控制器2。

[0038] 序列发生器13基于从存储器控制器2接收到的指令CMD，控制半导体存储器1整体的动作。半导体存储器1与存储器控制器2之间的通信支持例如NAND接口规格。例如存储器控制器2发送指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、及读取使能信号REn，接收就绪/忙碌信号RBn，且收发输入输出信号I/O。

[0039] 信号CLE是对半导体存储器1通知接收到的信号I/O为指令CMD的信号。信号ALE是对半导体存储器1通知接收到的信号I/O为地址信息ADD的信号。信号WEn是命令半导体存储器1输入信号I/O的信号。信号REn是命令半导体存储器1输出信号I/O的信号。信号RBn是对存储器控制器2通知半导体存储器1为受理来自存储器控制器2的命令的就绪状态还是未受理命令的忙碌状态的信号。信号I/O是例如8比特的信号，可包含指令CMD、地址信息ADD、数据DAT等。

[0040] 以上所说明的半导体存储器1及存储器控制器2也可以通过它们的组合而构成1个半导体装置。作为这种半导体装置，例如可列举像SDTM卡那样的存储卡、或SSD(solid state drive，固态驱动器)等。

[0041] [1-1-2]存储胞阵列10的电路构成

[0042] 图2是实施方式中的存储胞阵列10的电路构成的一例，撷取1个区块BLK进行表示。如图2所示，区块BLK包含例如4个串单元SU(SU0～SU3)。

[0043] 各串单元SU包含多个NAND串NS。多个NAND串NS分别与位线BL0～BLm(m是1以上的整数)建立了关联。另外，各NAND串NS例如包含存储胞晶体管MT0～MT7以及选择晶体管ST1及ST2。

[0044] 存储胞晶体管MT包含控制栅极及电荷蓄积层，将数据非易失地存储。选择晶体管ST1及ST2分别用来在各种动作时选择串单元SU。

[0045] 在各NAND串NS中，选择晶体管ST1的漏极连接于对应的位线BL。在选择晶体管ST1的源极与选择晶体管ST2的漏极之间，串联连接着存储胞晶体管MT0～MT7。选择晶体管ST2的源极连接于源极线SL。

[0046] 同一区块BLK中，存储胞晶体管MT0～MT7各自的控制栅极分别共通连接于字线WL0～WL7。串单元SU0～SU3各自所包含的选择晶体管ST1的栅极分别共通连接于选择栅极线SGD0～SGD3。选择晶体管ST2的栅极共通连接于选择栅极线SGS。

[0047] 对位线BL0～BLm分别分配不同的列地址，各位线BL在多个区块BLK间共通连接于对应的NAND串NS的选择晶体管ST1。字线WL0～WL7分别针对每个区块BLK设置。源极线SL在多个区块BLK间被共用。

[0048] 在1个串单元SU内连接于共通的字线WL的多个存储胞晶体管MT例如被称为元胞单元CU。元胞单元CU的存储容量根据存储胞晶体管MT所存储的数据的比特数产生变化。例如，元胞单元CU在元胞单元CU内的多个存储胞晶体管MT分别存储1比特数据的情况下存储1页数据，在元胞单元CU内的多个存储胞晶体管MT分别存储2比特数据的情况下存储2页数据。

[0049] [1-1-3]存储胞阵列10的构造

[0050] 图3分别示出第1实施方式的半导体存储器1的元胞区域AR1及引出区域AR2的平面布局的一例、以及X轴、Y轴及Z轴。X轴对应于字线WL的延伸方向，Y轴对应于位线BL的延伸方向，Z轴对应于相对于基板表面铅垂的方向。

[0051] 如图3所示，在存储胞阵列10中设置着例如多个狭缝SLT。多个狭缝SLT例如分别沿X方向延伸设置，且沿Y方向排列。

[0052] 相邻的狭缝SLT间的构造体例如对应于1个串单元SU。设置在相邻的狭缝SLT间的构造体中的串单元SU的个数并不限定于1个，能够设计为任意个数。

[0053] 另外，存储胞阵列10包含元胞区域AR1及引出区域AR2。换句话说，相邻的狭缝SLT间的构造体包含元胞区域AR1及引出区域。

[0054] 元胞区域AR1包含多个存储胞，是实质上保存数据的区域。引出区域AR2是用于设置在串单元SU的配线与行解码器11之间的连接的区域。以下，依次对元胞区域AR1及引出区域AR2各者中的存储胞阵列10的详细构成进行说明。

[0055] (元胞区域AR1)

[0056] 如图3所示，在存储胞阵列10的元胞区域AR1中，串单元SU包含多个存储柱MH。多个存储柱MH例如在X方向上配置成锯齿状。多个存储柱MH分别作为例如1个NAND串NS发挥功能。

[0057] 图4是实施方式中的存储胞阵列10的元胞区域AR1的截面构造的一例，分别示出沿着X方向的存储胞阵列10的截面、以及X轴、Y轴及Z轴。此外，在以下的说明所使用的附图中，适当省略了层间绝缘膜的图示。

[0058] 如图4所示，在元胞区域AR1中，存储胞阵列10包含半导体基板20、导电体21～32、存储柱MH、及接触插塞BLC。

[0059] 在半导体基板20的上方，经由绝缘膜而设置着导电体21。导电体21形成为与XY平面平行的板状，作为源极线SL发挥功能。在导电体21上，沿Y方向排列着与XZ平面平行的多个狭缝SLT。导电体21上且相邻的狭缝SLT间的构造体例如对应于1个串单元SU。

[0060] 具体来说，在导电体21上且相邻的狭缝SLT间，从半导体基板20侧起依次设置着导电体22～31。这些导电体中在Z方向上相邻的导电体经由未图示的层间绝缘膜而积层。导电体22～31分别形成为与XY平面平行的板状。

[0061] 例如，导电体22作为选择栅极线SGS发挥功能。导电体23～30分别作为字线WL0～WL7发挥功能。导电体31作为选择栅极线SGD发挥功能。

[0062] 各存储柱MH以通过导电体22～31各者且从导电体31的上表面到达至导电体21的上表面的方式设置。另外，存储柱MH包含例如区块绝缘膜33、绝缘膜34、隧道氧化膜35、及导电性的半导体材料36。

[0063] 区块绝缘膜33设置在形成存储柱MH的存储器孔的内壁。在区块绝缘膜33的内壁设置着绝缘膜34，绝缘膜34作为存储胞晶体管MT的电荷蓄积层发挥功能。在绝缘膜34的内壁设置着隧道氧化膜35。在隧道氧化膜35的内壁设置着半导体材料36，在半导体材料36内形成NAND串NS的电流路径。此外，也可以在半导体材料36的内壁形成不同的材料。

[0064] 例如，存储柱MH与导电体22交叉的部分作为选择晶体管ST2发挥功能。存储柱MH与导电体23～30各者交叉的部分分别作为存储胞晶体管MT0～MT7发挥功能。存储柱MH与导电体31交叉的部分作为选择晶体管ST1发挥功能。

[0065] 在比存储柱MH的上表面更靠上层，经由未图示的层间绝缘膜设置着导电体32。导电体32形成为沿Y方向延伸的线状，且作为位线BL发挥功能。多个导电体32沿X方向排列(未图示)，导电体32与和每个串单元SU对应的1个存储柱MH电连接。

[0066] 具体来说，在存储柱MH内的半导体材料36上设置导电性的接触插塞BLC，在接触插塞BLC上设置导电体32。由此，存储柱MH内的半导体材料36经由接触插塞BLC而电连接于对应的1个导电体32。此外，存储柱MH与位线BL之间也可以经由多个接触插塞及配线而电连接。

[0067] (引出区域AR2)

[0068] 返回到图3，在存储胞阵列10的引出区域AR2中，与字线WL0～WL7以及选择栅极线SGS及SGD各者对应的导电体的端部设置成例如2列阶梯状。另外，在存储胞阵列10的引出区域AR2中，串单元SU包含多个接触插塞CC、多个支撑部LHR、及多个支撑柱DHR。

[0069] 多个接触插塞CC分别对应于例如字线WL0～WL7以及选择栅极线SGD及SGS而设置。字线WL0～WL7以及选择栅极线SGD及SGS各者与行解码器11之间经由例如1个接触插塞CC而电连接。

[0070] 支撑部LHR例如形成为与XZ平面并排的板状，且以在引出区域AR2中例如横穿X方向上的所有阶梯部分的方式设置。换句话说，支撑部LHR例如在X方向的一侧延伸到元胞区域AR1附近，在X方向的另一侧以与对应于串单元SU的构造体的端部一致的方式、或延伸到比该构造体更靠另一侧而设置。

[0071] 支撑部LHR在引出区域AR2中至少设置2个，例如沿Y方向排列。各支撑部LHR的X方向上的端部既可一致，也可以不一致。在相邻的支撑部LHR之间，例如包含Y方向上的阶梯部分，未配置接触插塞CC。

[0072] 支撑柱DHR例如形成为圆柱状。并不限定于此，支撑柱DHR沿着XY平面的截面形状也可以是椭圆形状。支撑柱DHR例如配置在接触插塞CC的周围，且在Y方向上比接触插塞CC更接近狭缝SLT地设置。

[0073] 换句话说，设置在某一接触插塞CC周围的支撑柱DHR中的1个与支撑部LHR的Y方向上的间隔比该接触插塞CC与支撑部LHR的Y方向上的间隔更宽。而且，至少1个支撑柱DHR以与设置成2列阶梯状的导电体各者重叠的方式配置。

[0074] 支撑部LHR及支撑柱DHR分别在半导体存储器1的制造步骤中抑制形成串单元SU的构造体变形。作为支撑部LHR及支撑柱DHR，例如使用氧化硅SiO2、氮化硅SiN。另外，支撑部LHR及支撑柱DHR各者也可以是例如将氮化硅SiN作为芯而在周围形成着氧化硅SiO2的构造体，还可以是使用多种材料的构造体。

[0075] 图5是实施方式中的存储胞阵列10的引出区域AR2的截面构造的一例，示出了包含与图3所示的选择栅极线SGS以及字线WL1、WL3、WL5及WL7各者对应的接触插塞CC的沿着X方向的存储胞阵列10的截面。另外，图5示出元胞区域AR1中的存储胞阵列10的截面构造的一部分，且将存储柱MH的详细构造省略而表示。

[0076] 如图5所示，在引出区域AR2中，导电体22～31设置成阶梯状。换句话说，导电体22～31中相邻的2个导电体在XY平面具有不重叠的部分。

[0077] 在引出区域AR2中，存储胞阵列10包含多个导电体37及多个接触插塞CC。导电体37是用来将各种配线与行解码器11之间连接的配线。例如，对应于选择栅极线SGS的导电体37与导电体22之间经由接触插塞CC而连接，对应于字线WL1的导电体37与导电体24之间经由接触插塞CC而连接。其它导电体37也同样，经由接触插塞CC而连接于对应的导电体。

[0078] 图6是实施方式中的存储胞阵列10的引出区域AR2的截面构造的一例，示出了包含与图3所示的字线WL3及WL4各者对应的接触插塞CC的沿着Y方向的存储胞阵列10的截面。

[0079] 如图6所示，例如，对应于字线WL3的导电体37与导电体26之间经由接触插塞CC而连接，对应于字线WL4的导电体37与导电体27之间经由接触插塞CC而连接。而且，在这些接触插塞CC之间设置着2个支撑部LHR。

[0080] 支撑部LHR例如从包含接触插塞CC的上表面的层起设置到设置着导电体22的层为止。也就是说，如果包含未图示的区域，那么支撑部LHR通过设置在比导电体22更靠上层的导电体23～31。也就是说，在支撑部LHR通过的区域形成着绝缘体。

[0081] 相邻的支撑部LHR间，在设置着导电体23的层设置着置换材38。置换材38是在下述半导体存储器1的制造步骤中为了形成例如作为字线WL等发挥功能的导电体23～30而使用的材料。

[0082] 同样地，如果包含未图示的区域，那么在相邻的支撑部LHR间，在设置着导电体24～31各者的层分别设置着置换材38。换句话说，引出区域AR2中，在相邻的支撑部LHR间，经由层间绝缘膜而积层着多个置换材38。

[0083] 此外，支撑部LHR的设置范围并不限定于以上所说明的构成。例如，支撑部LHR只要至少设置在导电体22与导电体31之间即可，也可以通过导电体22。支撑部LHR也能以从导电体31的上表面起通过导电体22～31而到达至半导体基板20的方式设置，还能以从导电体31的上表面起通过导电体22～31而到达至设置在半导体基板20与导电体22之间的其它材料的方式设置。

[0084] 以上对支撑部LHR的详细截面构造进行了说明，但支撑柱DHR也成为例如同样的截面构造。也就是说，例如支撑柱DHR通过设置在比导电体22更靠上层的导电体23～31，且在支撑柱HR所通过的区域形成绝缘体。

[0085] [1-2]制造方法

[0086] 图7～图13是实施方式的半导体存储器1的制造步骤的一例，且分别示出了各制造步骤中的存储胞阵列10的截面构造。另外，在图7～图13中，撷取分别形成着分别与字线WL3及WL4对应的接触插塞CC、以及支撑部LHR及支撑柱DHR的沿着Y方向的存储胞阵列10的截面予以表示。以下，对从用来形成字线WL等的置换材/绝缘体的积层到形成字线WL为止的工序进行说明。

[0087] 以下要说明的各制造步骤是从例如图7所示的制造中途的半导体存储器1的构造开始。如图7所示，在半导体基板20上，隔着绝缘体而形成着导电体21。在半导体基板20及导电体21间，也可以形成半导体存储器1的控制电路等(未图示)。在导电体21上，隔着绝缘体而形成着导电体22。

[0088] 然后，如图8所示，在导电体22上交替地积层绝缘体41与置换材38。作为置换材38，例如使用氮化硅SiN等氮化膜，作为绝缘体41，例如使用氧化硅SiO2等氧化膜。形成置换材38的层数例如与对应于存储柱MH的字线WL及选择栅极线SGD的条数对应。各置换材38从下层起依次分别与字线WL0～WL7及选择栅极线SGD对应。最上层的置换材38上的绝缘体41的层厚例如形成为比绝缘体41的层厚更厚。

[0089] 接着，如图9所示，例如利用光刻法及蚀刻形成引出区域AR2中的阶梯部分。换句话说，多个置换材38中相邻的2个置换材38以在XY平面具有不重叠部分的方式形成。形成阶梯部分后，形成绝缘体42，并利用CMP(Chemical Mechanical Polishing，化学机械抛光)等使之平坦化。

[0090] 然后，在未图示的区域形成存储柱MH后，如图10所示，形成支撑部LHR及支撑柱DHR。具体来说，利用光刻法与RIE(Reactive ion etching，反应性离子蚀刻)等各向异性蚀刻，形成用来设置支撑部LHR及支撑柱DHR的孔，且在所形成的孔中形成作为支撑部LHR及支撑柱DHR发挥功能的绝缘体。

[0091] 接着，如图11所示，利用光刻法及各向异性蚀刻加工狭缝SLT。狭缝SLT例如以从绝缘体42的上表面到达至绝缘体40的方式形成。

[0092] 接着，如图12所示，利用湿式蚀刻将置换材38去除。具体来说，湿式蚀刻是使用相对于置换材38的蚀刻选择比高的蚀刻溶液，经由狭缝SLT将置换材38去除。

[0093] 此时，设置在各层的置换材38因蚀刻溶液在支撑柱DHR与支撑部LHR之间的区域中从支撑柱DHR周围开始迂回而溶解。另一方面，由于蚀刻溶液不会进入到相邻的支撑部LHR间的区域，所以置换材38不溶解而以原来的状态保留。

[0094] 置换材38被去除后的构造体例如通过支撑部LHR及支撑柱DHR、相邻的支撑部LHR间的绝缘体41及置换材38的积层构造、以及形成在未图示的区域的存储柱MH来维持它的立体构造。

[0095] 然后，如图13所示，将作为字线WL等配线发挥功能的金属材料形成在置换材38被去除后的空间。然后，通过蚀刻将形成在狭缝SLT内或狭缝SLT间的构造体上的金属材料去除，使设置在各层的金属材料分离。这样一来，在相邻的支撑部LHR间，在所积层的多个绝缘体41中相邻的绝缘体41间分别保留着与导电体23～30各者不同的置换材38。

[0096] 通过以上所说明的制造步骤，而形成支撑部LHR及支撑柱DHR与各种配线。

[0097] 图14示出通过所述制造步骤被执行置换处理的区域的一例。如图14所示，在Y方向上所排列的2根支撑部LHR间设置着氧化膜-氮化膜积层部ON。而且，在2根支撑部LHR间的存储柱MH侧的端部区域RA，一部分置换材38被去除，而形成着金属材料。这样一来，存储胞阵列10也可以在2根支撑部LHR间的端部区域RA包含金属材料。

[0098] [1-3]效果

[0099] 根据以上所说明的实施方式的半导体存储器1的构造，能够提升半导体存储器1的良率。以下，对实施方式的半导体存储器1的详细效果进行说明。

[0100] 在将存储胞三维积层而成的半导体存储器中，也积层着字线WL等配线。作为这种半导体存储器的制造步骤，有时为了形成例如作为字线WL等配线发挥功能的导电体而进行置换处理。

[0101] 置换处理包含像使用图12及图13所说明那样将置换材38去除的步骤。此时，作为存储胞阵列发挥功能的构造体通过预先形成的存储柱或支撑柱来维持所形成的立体构造。

[0102] 然而，在置换处理中，因产生来自存储胞阵列内部及外部的压力，而可能导致作为字线WL发挥功能的导电体的阶梯部分弯曲、或阶梯端部的支撑柱破裂。

[0103] 因此，在实施方式的半导体存储器1中，设置在平面布局中被设计成线状的2根支撑部LHR。该2根支撑部LHR间由于在置换处理中不被去除置换材，所以直接保留氧化膜-氮化膜的积层构造。

[0104] 也就是说，在实施方式的半导体存储器1中，设置成线形状的支撑部LHR与相邻的2根支撑部LHR间的氧化膜-氮化膜积层部ON两者作为维持立体构造的柱发挥功能。

[0105] 由此，在实施方式的半导体存储器1中，在平面布局中被设置成线形状的支撑部LHR、被设置成点形状的支撑柱DHR、以及氧化膜-氮化膜积层部ON在阶梯部分能够增大设置面积。

[0106] 其结果为，实施方式的半导体存储器1能够提高为了在阶梯部维持它的立体构造而利用的柱的强度，从而能够抑制因阶梯部分的立体构造崩坏所导致的不良情况的产生。因此，实施方式的半导体存储器1能够提升良率。

[0107] 另外，实施方式的半导体存储器1可不变更制造步骤而只通过变更支撑柱及支撑部的设计便能实现。也就是说，实施方式的半导体存储器1能够抑制半导体存储器1的制造成本增加。

[0108] [2]变化例

[0109] 所述实施方式中所说明的存储胞阵列10内的支撑部LHR及支撑柱DHR的配置及构造只是一例，可考虑各种变化例。以下，针对实施方式的半导体存储器1的各变化例，说明与实施方式的半导体存储器1的不同点。

[0110] [2-1]第1变化例

[0111] 图15示出实施方式的第1变化例的半导体存储器1所具备的存储胞阵列10的平面布局的一例。如图15所示，第1变化例中的存储胞阵列10中，在狭缝SLT间的构造体中排列的2根支撑部LHR延伸到比该构造体更靠外侧。

[0112] 而且，在与该积层构造隔开的部分RP，2根支撑部LHR的端部彼此连接。在这种情况下，也与实施方式同样地，在相邻的2根支撑部LHR间形成氧化膜-氮化膜积层部ON。

[0113] 其结果为，与实施方式同样地，第1变化例中的半导体存储器1能够抑制半导体存储器1的制造步骤中的不良情况，从而能够提升半导体存储器1的良率。

[0114] [2-2]第2变化例

[0115] 图16示出实施方式的第2变化例的半导体存储器1所具备的存储胞阵列10的平面布局的一例。如图16所示，第2变化例中的存储胞阵列10中，在狭缝SLT间的构造体中，沿Y方向排列着3根支撑部LHR。

[0116] 该3根支撑部LHR的X方向上的端部与实施方式同样地，既可一致，也可以不一致。在相邻的支撑部LHR之间，与实施方式同样地，未配置接触插塞CC。在这种情况下，也与实施方式同样地，在相邻的支撑部LHR之间形成氧化膜-氮化膜积层部ON。

[0117] 其结果为，与实施方式同样地，第2变化例中的半导体存储器1能够抑制半导体存储器1的制造步骤中的不良情况，从而能够提升半导体存储器1的良率。

[0118] [2-3]第3变化例

[0119] 图17示出实施方式的第3变化例的半导体存储器1所具备的存储胞阵列10的平面布局的一例。如图17所示，第3变化例中的存储胞阵列10中，在相邻的狭缝SLT间的构造体中，沿Y方向排列的2根支撑部LHR在X方向上被分割成2个。

[0120] 具体来说，在狭缝SLT间的构造体设置着沿X方向延伸且沿Y方向排列的2根支撑部LHR的组GR1及GR2。各组GR内，在相邻的2根支撑部LHR之间，与实施方式同样地，形成氧化膜-氮化膜积层部ON。在各组GR内的支撑部LHR的端部区域，通过置换处理而形成导电体，但通过在各组GR内使相邻的2根支撑部LHR间的间隔变窄，而能够抑制在支撑部LHR间形成导电体的区域。

[0121] 其结果为，与实施方式同样地，第3变化例中的半导体存储器1能够抑制半导体存储器1的制造步骤中的不良情况，从而能够提升半导体存储器1的良率。

[0122] [2-4]第4变化例

[0123] 图18示出实施方式的第4变化例的半导体存储器1所具备的存储胞阵列10的平面布局的一例。如图18所示，第4变化例中的存储胞阵列10中，在相邻的狭缝SLT间的构造体中排列的2根支撑部LHR的端部彼此在该构造体内连接。以下，将在相邻的狭缝SLT间的构造体内形成像包围该构造体那样的区域的支撑部称为支撑部RHR。

[0124] 支撑部RHR的构造与实施方式中所说明的支撑部LHR的构造相同。在由支撑部RHR所包围的区域未配置接触插塞CC。而且，构造体内由支撑部RHR所包围的区域由于在置换处理中无法经由狭缝SLT将置换材去除，所以氧化膜-氮化膜积层部ON原样保留。

[0125] 其结果为，与实施方式同样地，第4变化例中的半导体存储器1能够抑制半导体存储器1的制造步骤中的不良情况，从而能够提升半导体存储器1的良率。

[0126] [2-5]第5变化例

[0127] 图19示出实施方式的第5变化例的半导体存储器1所具备的存储胞阵列10的平面布局的一例。如图19所示，第5变化例中的存储胞阵列10中，在相邻的狭缝SLT间的构造体设置着2个支撑部RHR1及RHR2。

[0128] 支撑部RHR1及RHR2在相邻的狭缝SLT间的构造体内沿X方向排列。支撑部RHR1及RHR2的配置并不限定于此，也可以在Y方向上错开配置，且支撑部RHR1及RHR2的大小也可以不同。而且，与第4变化例同样地，在由支撑部RHR1及RHR2各者所包围的区域分别形成氧化膜-氮化膜积层部ON。

[0129] 其结果为，与实施方式同样地，第5变化例中的半导体存储器1能够抑制半导体存储器1的制造步骤中的不良情况，从而能够提升半导体存储器1的良率。

[0130] [2-6]第6变化例

[0131] 图20示出实施方式的第6变化例的半导体存储器1所具备的存储胞阵列10的平面布局的一例。如图20所示，第6变化例中的存储胞阵列10中，相邻的狭缝SLT间的构造体形成为3列阶梯状，且设置着多个并排设置的2根支撑部LHR的组。

[0132] 具体来说，在相邻的狭缝SLT间的构造体设置着沿X方向延伸且沿Y方向排列的2根支撑部LHR的组GR1～GR5。组GR1～GR5例如配置成锯齿状，且各组GR配置在例如形成为阶梯状的导电体的阶差部分。组GR的个数及配置并不限定于此，只要3列阶梯中与中央部对应的导电体配置为能够通过置换处理而形成即可。

[0133] 而且，各组GR内，在相邻的2根支撑部LHR间，与实施方式同样地，形成氧化膜-氮化膜积层部ON。第6变化例中，与第3变化例同样地，通过在各组GR内使相邻的2根支撑部LHR间的间隔变窄，而能够抑制在支撑部LHR的端部区域形成导电体的区域。

[0134] 其结果为，与实施方式同样地，第6变化例中的半导体存储器1能够抑制半导体存储器1的制造步骤中的不良情况，从而能够提升半导体存储器1的良率。

[0135] [2-7]第7变化例

[0136] 图21示出实施方式的第7变化例的半导体存储器1所具备的存储胞阵列10的平面布局的一例。如图21所示，第7变化例中的存储胞阵列10中，相邻的狭缝SLT间的构造体形成为3列阶梯状，且设置着多个支撑部RGR。

[0137] 具体来说，在狭缝SLT间的构造体设置着例如支撑部RHR1～RHR5。支撑部RHR1～RHR5例如配置成锯齿状，各支撑部RHR配置在例如形成为阶梯状的导电体的阶差部分。支撑部RHR的个数及配置并不限定于此，只要3列阶梯中与中央部对应的导电体配置为能够通过置换处理而形成即可。而且，在由各支撑部RHR所包围的区域形成氧化膜-氮化膜积层部ON。

[0138] 其结果为，与实施方式同样地，第7变化例中的半导体存储器1能够抑制半导体存储器1的制造步骤中的不良情况，从而能够提升半导体存储器1的良率。

[0139] [2-8]第8变化例

[0140] 图22示出实施方式的第8变化例的半导体存储器1所具备的存储胞阵列的截面构造的一例。如图22所示，在第8变化例中的存储胞阵列10中，支撑部LHR的构造不同。

[0141] 具体来说，如图22所示，例如支撑部LHR包含区块绝缘膜33、绝缘膜34、隧道氧化膜35、及导电性的半导体材料36。区块绝缘膜33设置在形成支撑部LHR的狭缝的内壁。在区块绝缘膜33的内壁设置着绝缘膜34。在绝缘膜34的内壁设置着隧道氧化膜35。在隧道氧化膜
35的内壁设置着半导体材料36。也可以在半导体材料36的内壁形成不同的材料。

[0142] 也就是说，第8变化例中的支撑柱具有与存储柱MH相同的层构造。形成这种层构造的原因是因为根据半导体存储器1的制造步骤不同，存在同时形成存储柱MH内的层构造与支撑部LHR内的层构造的情况。

[0143] 这样一来，即使在支撑部LHR的层构造是与存储柱MH相同的层构造的情况下，变化例中的半导体存储器1也与实施方式同样地，能够抑制半导体存储器1的制造步骤中的不良情况，从而能够提升半导体存储器1的良率。

[0144] 此外，在以上说明中使用支撑部LHR为例进行了说明，但关于其它支撑柱DHR及RHR，也成为同样的构造。另外，也考虑到根据支撑部LHR的平面尺寸不同，在形成存储柱MH内的层构造的中途该支撑部LHR会被填埋的情况。也就是说，各支撑部LHR也可以只包含存储柱MH的一部分构成要素。

[0145] [3]其它

[0146] 实施方式的半导体存储器<例如图1、1>包含积层部、多个接触插塞<例如图3、CC>、第1及第2支撑部<例如图3、LHR>、以及第1材料。积层部具有：第1区域<例如图3、AR1>，供第1导电体<例如图4、23～30>与第1绝缘体<例如图13、41>沿着第1方向<例如图3、Z方向>交替地积层，且包含存储胞；以及第2区域<例如图3、AR2>，包含所积层的多个第1导电体与多个第1绝缘体各自的端部。多个接触插塞在第2区域内分别到达至第1导电体。第1及第2支撑部在第2区域内分别沿着第1方向通过积层部内，且沿与第1方向交叉的第2方向<例如图3、Y方向>排列。第1材料<例如图13、38>在第1支撑部与第2支撑部之间分别设置在所积层的多个第1绝缘体中相邻的第1绝缘体间，且与第1导电体不同。由此，半导体存储器1能够提升良率。

[0147] 所述实施方式及各变化例中所说明的支撑柱的构成能够适当加以组合。例如，在存储胞阵列10中，也可以具有将支撑柱DHR、支撑部LHR、及支撑部RHR组合而成的构造。

[0148] 所述实施方式中所说明的制造步骤只是一例，也可以在各制造步骤之间插入其它步骤，还可以尽可能调换各处理的顺序。

[0149] 所述实施方式中，存储胞阵列10的构成也可以为其它构成。例如，各区块BLK所包含的串单元SU的个数能够设计为任意个数。另外，各NAND串NS所包含的存储胞晶体管MT以及选择晶体管ST1及ST2分别能够设计为任意个数。

[0150] 另外，字线WL以及选择栅极线SGD及SGS的条数分别基于存储胞晶体管MT以及选择晶体管ST1及ST2的个数予以变更。可对选择栅极线SGS分配分别被设置成多层的多个导电体22，也可以对选择栅极线SGD分配分别被设置成多层的多个导电体31。

[0151] 另外，所述实施方式中，以存储柱MH由1级构造形成的情况为例进行了说明，但并不限定于此。存储柱MH也可以为相同构造的柱在Z方向上连结2级以上而成的构造。

[0152] 另外，所述实施方式中，以如下情况为例进行了说明：在存储胞阵列10的引出区域AR2中，与字线WL0～WL7以及选择栅极线SGS及SGD各者对应的导电体的端部设置成2列或3列的阶梯状，但并不限定于此。例如，该导电体的端部也可以设置成1列或4列以上的阶梯状。在这种情况下，半导体存储器1通过将所述实施方式中所说明的支撑部LHR、支撑柱DHR、及支撑部RHR适当组合而设置，也能够获得与所述实施方式相同的效果。

[0153] 另外，所述实施方式中，以存储柱MH及狭缝SLT分别形成至导电体21的表面为止的情况为例进行了说明，但并不限定于此。例如，也可以在形成这些孔及狭缝SLT时进行过蚀刻，存储柱MH的底面及狭缝SLT的底面也可以形成在导电体21中。另外，存储柱MH也可以通过导电体21。在该情况下，导电体21通过区块绝缘膜33、绝缘膜34、及隧道氧化膜35各者而从存储柱MH的侧面与半导体材料36连接。

[0154] 另外，所述实施方式中，以导电体21只设置在元胞区域AR1的情况为例进行了说明，但并不限定于此。例如，导电体21也可以从元胞区域AR1跨及引出区域AR2延伸。

[0155] 关于其它存储胞阵列10的构成，分别记载在例如在2009年3月19日提出申请的名称为“三维积层非易失性半导体存储器”的美国专利申请12/407,403号、在2009年3月18日提出申请的名称为“三维积层非易失性半导体存储器”的美国专利申请12/406,524号、在2010年3月25日提出申请的名称为“非易失性半导体存储装置及其制造方法”的美国专利申请12/679,991号、在2009年3月23日提出申请的名称为“半导体存储器及其制造方法”的美国专利申请12/532,030号中。通过参照，这些专利申请整体被引用到本申请的说明书中。

[0156] 本说明书中，所谓“连接”是表示电连接，不排除例如中间隔着其它元件的情况。

[0157] 已对本发明的若干个实施方式进行了说明，但这些实施方式是作为示例而提出的，并非意图限定发明的范围。这些新颖的实施方式能以其它各种方式实施，且能够在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。

[0158] 符号的说明

[0159] 1             半导体存储器

[0160] 2             存储器控制器

[0161] 10            存储胞阵列

[0162] 11            行解码器

[0163] 12            读出放大器

[0164] 13            序列发生器

[0165] 20            半导体基板

[0166] 21～32、37     导电体

[0167] 33            区块绝缘膜

[0168] 34            绝缘膜

[0169] 35            隧道氧化膜

[0170] 36            半导体材料

[0171] 38            置换材

[0172] 40～42        绝缘体

[0173] BL            位线

[0174] WL            字线

[0175] SGD、SGS       选择栅极线

[0176] BLK           区块

[0177] SU            串单元

[0178] MT            存储胞晶体管

[0179] ST1、ST2       选择晶体管

[0180] MH            存储柱

[0181] LHR、RHR       支撑部

[0182] DHR           支撑柱