时钟校准电路及校准方法

摘要

本发明涉及一种时钟校准电路及校准方法，电路包括多个处理电路，用于接收和处理同一时钟信号；工艺角检测电路，用于检测器件的偏差类型；多路选择器，具有多个输入端和一个输出端，多路选择器的各输入端分别接收一个处理电路的处理结果，多路选择器用于根据工艺角检测电路检测到的器件的偏差类型，通过输出端选择性地输出一个输入端接收到的处理结果。校准方法包括工艺角检测电路根据器件输出的时钟信号的波形判断器件的偏差类型；多路选择器根据检测到的器件的偏差类型，通过输出端选择性地输出一个输入端接收到的处理结果。本发明的校准电路能够给电路系统提供更加稳定可靠的时钟信号。

权利要求

1.一种时钟校准电路，其特征在于，包括：

多个处理电路，用于接收同一时钟信号，并对接收到的所述时钟信号进行不同的处理；

工艺角检测电路，用于检测器件的偏差类型；以及

多路选择器，具有多个输入端和一个输出端，所述多路选择器的各所述输入端分别接收一个所述处理电路的处理结果，所述多路选择器用于根据所述工艺角检测电路检测到的所述器件的所述偏差类型，通过所述输出端选择性地输出一个所述输入端接收到的所述处理结果。

2.如权利要求1所述的时钟校准电路，其特征在于，还包括接收器，用于对所述器件输出的所述时钟信号进行放大，并将放大的所述时钟信号提供给每个所述处理电路。

3.如权利要求1所述的时钟校准电路，其特征在于，还包括熔断电路，所述熔断电路与各所述处理电路的输入端连接，所述熔断电路用于根据所述工艺角检测电路检测到的所述器件的所述偏差类型，选择性地使多个所述处理电路中的一个工作，并断开其余所述处理电路。

4.如权利要求1所述的时钟校准电路，其特征在于，所述处理电路包括：第一矫正电路，用于对第一偏差类型的所述器件输出的所述时钟信号进行整形处理；

第二矫正电路，用于对第二偏差类型的所述器件输出的所述时钟信号进行整形处理；

以及

传输电路，用于将第三偏差类型的所述器件输出的所述时钟信号传输给所述多路选择器的所述输入端。

5.如权利要求4所述的时钟校准电路，其特征在于，所述第一偏差类型的所述器件输出的所述时钟信号具有第一斜率的上升沿及具有第二斜率的下降沿，其中，所述第一斜率大于所述第二斜率；所述第一矫正电路用于将所述时钟信号矫正为上升沿与下降沿的斜率均为第一斜率的信号。

6.如权利要求5所述的时钟校准电路，其特征在于，所述第二偏差类型的所述器件输出的所述时钟信号具有第三斜率的上升沿及具有第四斜率的下降沿，其中，所述第三斜率小于所述第四斜率；所述第二矫正电路用于将所述时钟信号矫正为上升沿与下降沿的斜率均为第四斜率的信号。

7.如权利要求6所述的时钟校准电路，其特征在于，所述第三偏差类型的所述器件输出的所述时钟信号具有相等斜率的上升沿和下降沿。

8.如权利要求1至7任一项所述的时钟校准电路，其特征在于，所述工艺角检测电路包括：检测电路，用于检测所述时钟信号上升沿上升到高电平的10％的第一时间以及所述时钟信号上升沿上升到高电平的90％的第二时间，以计算所述第二时间与所述第一时间的第一时间差；所述检测电路还用于检测所述时钟信号下降沿下降到高电平的90％的第三时间以及所述时钟信号下降沿下降到高电平的10％的第四时间，以计算所述第四时间与所述第三时间的第二时间差；

寄存器，用于存储所述第一时间差和所述第二时间差；以及

比较器，用于对所述寄存器存储的所述第一时间差和所述第二时间差进行对比，判断所述器件的所述偏差类型。

9.一种时钟校准方法，其特征在于，包括：

提供如权利要求1所述的时钟校准电路；

所述工艺角检测电路根据所述器件输出的所述时钟信号的波形判断所述器件的偏差类型；以及所述多路选择器根据检测到的所述器件的所述偏差类型，通过所述输出端选择性地输出一个所述输入端接收到的所述处理结果。

10.如权利要求9所述的时钟校准方法，其特征在于，所述工艺角检测电路判断所述器件的偏差类型的步骤包括：藉由所述工艺角检测电路检测所述时钟信号上升沿上升到高电平的10％的第一时间以及所述时钟信号上升沿上升到高电平的90％的第二时间，计算所述第二时间与所述第一时间的第一时间差；

藉由所述工艺角检测电路检测所述时钟信号下降沿下降到高电平的90％的第三时间以及所述时钟信号下降沿下降到高电平的10％的第四时间，计算所述第四时间与所述第三时间的第二时间差；以及比较所述第二时间差与所述第一时间差，并根据比较结果判断所述器件的偏差类型。

说明书

时钟校准电路及校准方法

技术领域

[0001] 本发明涉及半导体技术领域，特别涉及时钟校准电路及校准方法。

背景技术

[0002] 工艺偏差指实际制造的器件参数与设计参数的偏差。例如MOS管器件的工艺偏差。通常提供的MOS晶体管的性能范围只适用于数字电路并以工艺角模型的形式给出(如图1所
示)。例如，把NMOS和PMOS晶体管的速度波动范围限制在由FF(即PMOS晶体管开关速度fast、
NMOS晶体管开关速度fast)、FS(即PMOS晶体管开关速度fast、NMOS晶体管开关速度slow)、
SF(即PMOS晶体管开关速度slow、NMOS晶体管开关速度fast)、SS(即PMOS晶体管开关速度
slow、NMOS晶体管开关速度slow)四个工艺角偏差类型所确定的矩形内，矩形内部区域表示
可接受的晶片。前期电路仿真过程中的器件类型应涵盖到SS-FF，包含FS-SF的情形，并能保
证此情形下的电路能正常工作。但实际芯片的制造过程中，由于制程工艺的影响，可能出现
仿真情形下FF/TT/SS corner的器件可以正常工作SF/FS的角(corner)全不能工作的情形，
上述情况下的一个周期内时钟信号(CLK)高电平宽度损失，占空比减小，时钟变差，设计电
路与实际电路的采样宽度不一致，从而给系统的稳定性和可靠性带来隐患，使得实际电路
不能很好的工作。

[0003] 在背景技术中公开的上述信息仅用于加强对本发明的背景的理解，因此其可能包含没有形成为本领域普通技术人员所知晓的现有技术的信息。

发明内容

[0004] 有鉴于此，本发明实施例提供一种时钟校准电路及校准方法，以解决或缓解现有技术中存在的技术问题，至少提供一种有益的选择。

[0005] 本发明实施例的技术方案是这样实现的：

[0006] 根据本发明的一个实施例，提供一种时钟校准电路，包括：

[0007] 多个处理电路，用于接收同一时钟信号，并对接收到的所述时钟信号进行不同的处理；

[0008] 工艺角检测电路，用于检测器件的偏差类型；以及

[0009] 多路选择器，具有多个输入端和一个输出端，所述多路选择器的各所述输入端分别接收一个所述处理电路的处理结果，所述多路选择器用于根据所述工艺角检测电路检测
到的所述器件的所述偏差类型，通过所述输出端选择性地输出一个所述输入端接收到的所
述处理结果。

[0010] 在一些实施例中，还包括接收器，用于对所述器件输出的所述时钟信号进行放大，并将放大的所述时钟信号提供给每个所述处理电路。

[0011] 在一些实施例中，还包括熔断电路，所述熔断电路与各所述处理电路的输入端连接，所述熔断电路用于根据所述工艺角检测电路检测到的所述器件的所述偏差类型，选择
性地使多个所述处理电路中的一个工作，并断开其余所述处理电路。

[0012] 在一些实施例中，所述处理电路包括：

[0013] 第一矫正电路，用于对第一偏差类型的所述器件输出的所述时钟信号进行整形处理；

[0014] 第二矫正电路，用于对第二偏差类型的所述器件输出的所述时钟信号进行整形处理；以及

[0015] 传输电路，用于将第三偏差类型的所述器件输出的所述时钟信号传输给所述多路选择器的所述输入端。

[0016] 在一些实施例中，所述第一偏差类型的所述器件输出的所述时钟信号具有第一斜率的上升沿及具有第二斜率的下降沿，其中，所述第一斜率大于所述第二斜率；所述第一矫
正电路用于将所述时钟信号矫正为上升沿与下降沿的斜率均为第一斜率的信号。

[0017] 在一些实施例中，所述第二偏差类型的所述器件输出的所述时钟信号具有第三斜率的上升沿及具有第四斜率的下降沿，其中，所述第三斜率小于所述第四斜率；所述第二矫
正电路用于将所述时钟信号矫正为上升沿与下降沿的斜率均为第四斜率的信号。

[0018] 在一些实施例中，所述第三偏差类型的所述器件输出的所述时钟信号具有相等斜率的上升沿和下降沿。

[0019] 在一些实施例中，所述工艺角检测电路包括：

[0020] 检测电路，用于检测所述时钟信号上升沿上升到高电平的10％的第一时间以及所述时钟信号上升沿上升到高电平的90％的第二时间，以计算所述第二时间与所述第一时间
的第一时间差；所述检测电路还用于检测所述时钟信号下降沿下降到高电平的90％的第三
时间以及所述时钟信号下降沿下降到高电平的10％的第四时间，以计算所述第四时间与所
述第三时间的第二时间差；

[0021] 寄存器，用于存储所述第一时间差和所述第二时间差；以及

[0022] 比较器，用于对所述寄存器存储的所述第一时间差和所述第二时间差进行对比，判断所述器件的所述偏差类型。

[0023] 本发明实施例还提供了一种时钟校准方法，包括：

[0024] 提供上述的时钟校准电路；

[0025] 所述工艺角检测电路根据所述器件输出的所述时钟信号的波形判断所述器件的偏差类型；以及

[0026] 所述多路选择器根据检测到的所述器件的所述偏差类型，通过所述输出端选择性地输出一个所述输入端接收到的所述处理结果。

[0027] 在一些实施例中，所述工艺角检测电路判断所述器件的偏差类型的步骤包括：

[0028] 藉由所述工艺角检测电路检测所述时钟信号上升沿上升到高电平的10％的第一时间以及所述时钟信号上升沿上升到高电平的90％的第二时间，计算所述第二时间与所述
第一时间的第一时间差；

[0029] 藉由所述工艺角检测电路检测所述时钟信号下降沿下降到高电平的90％的第三时间以及所述时钟信号下降沿下降到高电平的10％的第四时间，计算所述第四时间与所述
第三时间的第二时间差；以及

[0030] 比较所述第二时间差与所述第一时间差，并根据比较结果判断所述器件的偏差类型。

[0031] 本发明实施例由于采用以上技术方案，其具有以下优点：1、本发明实施例的校准电路能够针对不同器件类型分别进行偏差矫正，将时钟信号矫正为信号占空比接近50％的
矫正信号，给整个电路系统提供更加稳定可靠的时钟信号，使电路系统的更加稳定的工作。
2、本发明实施例的校准电路在进行矫正时，熔断电路根据工艺角检测电路的结果只会打开
相应的一路处理电路，并断开其余处理电路，从而有效降低了整个电路的功耗。

[0032] 上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本发明进一步的
方面、实施方式和特征将会是容易明白的。

附图说明

[0033] 在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本发明
公开的一些实施方式，而不应将其视为是对本发明范围的限制。

[0034] 图1为现有技术的MOS晶体管的工艺角示意图。

[0035] 图2为本发明实施例的校准电路的结构图。

[0036] 图3为本发明实施例的不同类型器件的时钟信号的波形图对比。

[0037] 图4为本发明实施例的另一校准电路的结构图。

[0038] 图5为本发明实施例的工艺角检测电路的结构框图。

[0039] 图6为本发明实施例的校准方法的流程图。

[0040] 图7为本发明实施例的工艺角检测电路检测时钟信号的高电平的示意图。

[0041] 附图标号说明：

[0042] 本发明：

[0043] 10-处理电路；         20-多路选择器；           21-输入端；

[0044] 22-输出端；           30-工艺角检测电路；       40-接收器；

[0045] 11-第一矫正电路；     12-第二矫正电路；         13-传输电路；

[0046] 50-熔断电路；         31-检测电路；             32-寄存器；

[0047] 33-比较器。

具体实施方式

[0048] 在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本发明的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。
因此，附图和描述被认为本质上是示例性的而非限制性的。

[0049] 在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或组件必
须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

[0050] 此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者
隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，
除非另有明确具体的限定。

[0051] 在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连
接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以
是两个组件内部的连通或两个组件的相互作用关系。对于本领域的普通技术人员而言，可
以根据具体情况理解上述术语在本发明中的具体含义。

[0052] 在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它
们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“方”和“上面”包括第一特征
在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第
二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第
一特征水平高度小于第二特征。

[0053] 下文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并
且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，
这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的
关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以
意识到其他工艺的应用和/或其他材料的使用。

[0054] 如图2所示，本发明实施例提供了一种时钟校准电路，包括：

[0055] 多个处理电路10，用于接收器件(图中未示出)输出的同一时钟信号，并对接收到的时钟信号进行不同的处理。处理电路10的输入端用于接收器件输出的时钟信号，处理电
路10的输出端用于输出处理结果。

[0056] 需要说明的是，多个可以理解为至少两个，或两个以上。多个处理电路10接收和处理同一器件输出的时钟信号可以理解为：多个处理电路10均能够同时或分别接收同一个器
件输出的时钟信号。该时钟信号可以同时分流到多个处理电路10的输入端处，或只被输送
到一个处理电路10的输入端处。“处理”可以理解为对时钟信号的波形、占空比、上升沿下降
沿速度进行调整，也可理解为只对时钟信号进行传输处理。

[0057] 多路选择器20，具有多个输入端21和一个输出端22。多路选择器20的各输入端21分别接收一个处理电路10的处理结果，多路选择器20的输出端22用于输出矫正信号。

[0058] 该矫正信号可以理解为是任意处理电路10的处理结果。多路选择器20的输入端21的数量不少于处理电路10的数量，即保证每个输入端21均能够与对应的处理电路10的输出
端连接。多路选择器20的输入端21还可与其他电路、单元或器件连接。

[0059] 工艺角检测电路30，用于检测器件的偏差类型，并将检测结果输入到多路选择器20中。

[0060] 多路选择器20用于根据工艺角检测电路30检测到的器件的偏差类型，通过输出端22选择性地输出一个输入端21接收到的处理结果作为矫正信号。

[0061] 需要说明的是，器件偏差类型至少包括FF、FS、SF、SS和TT五种类型。如图3所示，FF、TT和SS类型的器件输出的时钟信号的上升沿的上升时间和下降沿的下降时间相同，或
理解为PMOS管上升速度同NMOS管下降速度基本一致，高电平宽度L不变，因此不损失时钟信
号占空比。因此可采用同一个处理电路10进行处理。

[0062] 如图3所示，FS类型的器件输出的时钟信号的上升沿的上升时间快于下降沿的下降时间，或理解为PMOS管上升速度快于NMOS管下降速度，高电平宽度L1改变，因此损失了时
钟信号占空比。

[0063] 如图3所示，SF类型的器件输出的时钟信号的上升沿的上升时间慢于下降沿的下降时间，或理解为PMOS管上升速度慢于NMOS管下降速度，高电平宽度L2改变，因此损失了时
钟信号占空比。因此，FS和SF类型的器件分别通过不同的处理电路10进行处理。

[0064] 其中，上升沿50％位置至下降沿50％位置的宽度作为高电平宽度。

[0065] 在一个实施例中，如图2所示，处理电路10包含第一矫正电路11、第二矫正电路12和传输电路13，第一矫正电路11用于对第一偏差类型的器件输出的时钟信号进行整形处
理，第二矫正电路12用于对第二偏差类型的器件输出的时钟信号进行整形处理，传输电路
13用于将第三偏差类型的器件输出的时钟信号传输给多路选择器20的输入端21。

[0066] 第一矫正电路11处理第一偏差类型(FS偏差类型)器件输出的时钟信号，用于将PMOS管上升速度快NMOS管下降速度慢的时钟信号，矫正为PMOS管上升速度和NMOS管下降速
度相同的信号。或理解为第一偏差类型的器件输出的时钟信号的上升沿的第一斜率大于下
降沿的第二斜率，第一矫正电路11用于将时钟信号矫正为上升沿与下降沿的斜率均为第一
斜率的信号。

[0067] 第二矫正电路12处理第二偏差类型(SF偏差类型)器件输出的时钟信号，用于将PMOS管上升速度慢NMOS管下降速度快的时钟信号，矫正为PMOS管上升速度和NMOS管下降速
度相同的信号。或理解为第二偏差类型的器件输出的时钟信号的上升沿的第三斜率小于下
降沿的第四斜率，第一矫正电路11用于将时钟信号矫正为上升沿与下降沿的斜率均为第四
斜率的信号。

[0068] 传输电路13处理第三偏差类型(SS、FF或TT偏差类型)器件输出的时钟信号，用于将PMOS管上升速度和NMOS管下降速度相同的时钟信号直接输送到多路选择器20中。或理解
为第三偏差类型的器件输出的时钟信号的上升沿和下降沿的斜率相等。

[0069] 需要说明的是，第一矫正电路11、第二矫正电路12和传输电路13的具体实现方式可采用现有技术中的任意电路实现，只要能够实现上述功能即可。

[0070] 在一个实施例中，校准电路还包括接收器40，用于对器件输出的时钟信号进行放大，增加时钟信号的负载能力，并输出放大的时钟信号。由于时钟信号要分流至多个处理电
路10的输入端，因此为了避免时钟信号变弱，通过接收器40对器件输出的时钟信号进行处
理。

[0071] 本实施例中的接收器40可采用现有技术中的任意器件，只要能够实现增加时钟信号的负载能力即可。

[0072] 在一个实施例中，如图4所示，还包括熔断电路50，熔断电路50与各处理电路10的输入端连接，熔断电路50用于根据工艺角检测电路30检测到的器件的偏差类型，选择性地
使时钟信号只进入一个处理电路10，并断开其余处理电路10。即保证只有一个处理电路10
打开并接收和处理时钟信号，进而降低了整个校准电路的功耗。多路选择器20的输入端21
接收处理电路10的处理结果，并通过输出端22将处理电路10的处理结果作为矫正信号输
出。

[0073] 在一个实施例中，如图5所示，工艺角检测电路30包含寄存器32、比较器3和检测电路31。检测电路，用于检测时钟信号上升沿上升到高电平的10％的第一时间以及时钟信号
上升沿上升到高电平的90％的第二时间，计算第二时间与第一时间的第一时间差；以及检
测时钟信号下降沿下降到高电平的90％的第三时间以及时钟信号下降沿下降到高电平的
10％的第四时间，计算第四时间与第三时间的第二时间差。

[0074] 寄存器，用于存储第一时间差和第二时间差。

[0075] 比较器，用于对寄存器存储的第一时间差和第二时间差进行对比，判断器件的偏差类型。

[0076] 本发明实施例还提供了一种基于上述时钟校准电路的校准方法，如图6所示，包括：

[0077] 步骤S100：工艺角检测电路30根据器件输出的时钟信号的波形判断器件的偏差类型，并将检测结果输入到多路选择器20中。

[0078] 步骤S200：多路选择器20根据工艺角检测电路30的检测结果，控制一个处理电路10打开并接收和处理时钟信号，控制其余处理电路10关闭。

[0079] 步骤S300：多路选择器20的输入端21接收处理电路10的处理结果，多路选择器20的输出端22将处理结果作为矫正信号输出。

[0080] 在一个实施例中，工艺角检测电路30判断器件的偏差类型的具体步骤为：

[0081] 工艺角检测电路30对器件输出的时钟信号的一个高电平进行检测(如图7所示)，由于时钟信号的峰值电压Vcc一定，工艺角检测电路30检测时钟信号上升沿上升到高电平
的10％的第一时间，以及时钟信号上升沿上升到高电平的90％的第二时间，计算第二时间
与第一时间的第一时间差(t1)。检测时钟信号下降沿下降到高电平的90％的第三时间以及
时钟信号下降沿下降到高电平的10％的第四时间，计算第四时间与第三时间的第二时间差
(t2)。t1、t2的数据存储于寄存器中，t1时间由PFET(PMOS Field Effect Transistor)的角
(corner)决定，t2时间由NFET(NMOS Field Effect Transistor)的角(corner)决定。

[0082] 比较t1与t2，根据t1与t2的比较结果判断器件的偏差类型。

[0083] 在一个实施例中，t1与t2的比较结果判断器件的偏差类型的具体方式为：

[0084] 当t1＜t2时，器件为FS偏差类型；

[0085] 当t1＞t2时，器件为SF偏差类型；

[0086] 当t1＝t2时，器件为FF、SS或TT偏差类型。

[0087] 以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到其各种变化或替换，
这些都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保
护范围为准。