3D NAND存储器的形成方法

摘要

一种3D NAND存储器的形成方法，在刻蚀所述堆叠结构，形成贯穿堆叠结构的若干栅极隔槽后，在所述栅极隔槽中形成填充层，所述填充层填充满所述栅极隔槽；在在形成所述填充层后，刻蚀所述栅极隔槽两侧的堆叠结构，形成贯穿堆叠结构的若干沟道通孔；在所述沟道通孔中形成存储结构；形成所述存储结构后，去除所述填充层，暴露出栅极隔槽；去除所述牺牲层，在去除牺牲层的位置对应形成控制栅；在所述栅极隔槽中形成阵列共源极。本发明中，由于栅极隔槽形成步骤在形成沟道通孔和位于沟道通孔中的存储结构的步骤之前形成，使得栅极隔槽不会产生倾斜，从而防止栅极隔槽与沟道通孔短路。

权利要求

1.一种3D NAND存储器的形成方法，其特征在于，包括：提供半导体衬底，所述半导体衬底上形成有牺牲层和隔离层交替层叠的堆叠结构；

刻蚀所述堆叠结构，形成贯穿堆叠结构的若干栅极隔槽；

在所述栅极隔槽中形成填充层，所述填充层填充满所述栅极隔槽；

在在形成所述填充层后，刻蚀所述栅极隔槽两侧的堆叠结构，形成贯穿堆叠结构的若干沟道通孔；

在所述沟道通孔中形成存储结构；

形成所述存储结构后，去除所述填充层，暴露出栅极隔槽；

去除所述牺牲层，在去除牺牲层的位置对应形成控制栅；

在所述栅极隔槽中形成阵列共源极。

2.如权利要求1所述的3D NAND存储器的形成方法，其特征在于，所述堆叠结构包括核心区和位于核心区一侧的台阶区，所述栅极隔槽横穿所述核心区和台阶区，所述沟道通孔位于台阶区。

3.如权利要求2所述的3D NAND存储器的形成方法，其特征在于，在形成所述栅极隔槽和填充层后，所述台阶区中形成伪沟道通孔，所述伪沟道通孔位于栅极隔槽两侧的台阶区中；在所述伪沟道通孔中形成有伪沟道结构。

4.如权利要求3所述的3D NAND存储器的形成方法，其特征在于，在台阶区和核心区的交界处，位于所述台阶区中的所述伪沟道结构和伪沟道通孔的密度小于位于核心区中的所述沟道通孔和存储结构的密度。

5.如权利要求1所述的3D NAND存储器的形成方法，其特征在于，所述填充层的材料与牺牲层的材料相同。

6.如权利要求1所述的3D NAND存储器的形成方法，其特征在于，所述填充层的材料与隔离层的材料不相同。

7.如权利要求1所述的3D NAND存储器的形成方法，其特征在于，形成所述存储结构后，在堆叠结构上形成覆盖层；在所述覆盖层中形成暴露出填充层表面的开口；沿开口去除所述填充层。

8.如权利要求7所述的3D NAND存储器的形成方法，其特征在于，所述开口具有向外倾斜的侧壁，且所述开口底部的尺寸等于或大于栅极隔槽的尺寸。

9.如权利要求1所述的3D NAND存储器的形成方法，其特征在于，所述存储结构包括位于沟道通孔侧壁表面上的电荷存储层和位于电荷存储层侧壁表面的沟道层。

10.如权利要求9所述的3D NAND存储器的形成方法，其特征在于，所述电荷存储层包括位于沟道通孔侧壁表面上的阻挡层、位于阻挡层侧壁表面上的电荷捕获层以及位于电荷捕获层侧壁表面上的隧穿层。

11.如权利要求1所述的3D NAND存储器的形成方法，其特征在于，在去除填充层后，沿栅极隔槽去除堆叠结构中牺牲层。

12.如权利要求11所述的3D NAND存储器的形成方法，其特征在于，在形成所述控制栅后，在所述栅极隔槽中形成阵列共源极。

说明书

3D NAND存储器的形成方法

技术领域

[0001] 本发明涉及半导体制作领域，尤其涉及一种降低3D NAND存储器的方法。

背景技术

[0002] NAND闪存是一种功耗低、质量轻和性能佳的非易失存储产品，在电子产品中得到了广泛的应用。目前，平面结构的NAND闪存已近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了3D结构的3D NAND存储器。

[0003] 现有3D NAND存储器的形成过程一般包括：在衬底上形成隔离层和牺牲层交替层叠的堆叠结构；刻蚀所述堆叠结构，在堆叠结构中形成沟道通孔，在形成沟道通孔后，刻蚀沟道通孔底部的衬底，在衬底中形成凹槽；在沟道通孔底部的凹槽中，通过选择性外延生长(Selective Epitaxial Growth)形成外延硅层，通常该外延硅层也称作SEG；在所述沟道通孔中形成电荷存储层和沟道层，所述沟道层与外延硅层连接；去除牺牲层，在去除牺牲层的位置形成控制栅或字线。

[0004] 现有的存储器一般包括若干存储块(Block)，存储块与存储块之间一般通过沿垂直方向贯穿堆叠结构的栅极隔槽(Gate Line Slit，GLS)隔开，但是现有3D NAND存储器制作过程中，部分区域栅极隔槽容易倾斜，导致栅极隔槽与沟道通孔之间短路。

发明内容

[0005] 本发明所要解决的技术问题是在怎样防止栅极隔槽倾斜，从而防止栅极隔槽与沟道通孔之间短路。

[0006] 本发明提供了一种3D NAND存储器的形成方法，包括：

[0007] 提供半导体衬底，所述半导体衬底上形成有牺牲层和隔离层交替层叠的堆叠结构；

[0008] 刻蚀所述堆叠结构，形成贯穿堆叠结构的若干栅极隔槽；

[0009] 在所述栅极隔槽中形成填充层，所述填充层填充满所述栅极隔槽；

[0010] 在在形成所述填充层后，刻蚀所述栅极隔槽两侧的堆叠结构，形成贯穿堆叠结构的若干沟道通孔；

[0011] 在所述沟道通孔中形成存储结构；

[0012] 形成所述存储结构后，去除所述填充层，暴露出栅极隔槽；

[0013] 去除所述牺牲层，在去除牺牲层的位置对应形成控制栅；

[0014] 在所述栅极隔槽中形成阵列共源极。

[0015] 可选的，所述堆叠结构包括核心区和位于核心区一侧的台阶区，所述栅极隔槽横穿所述核心区和台阶区，所述沟道通孔位于台阶区。

[0016] 可选的，在形成所述栅极隔槽和填充层后，所述台阶区中形成伪沟道通孔，所述伪沟道通孔位于栅极隔槽两侧的台阶区中；在所述伪沟道通孔中形成有伪沟道结构。

[0017] 可选的，在台阶区和核心区的交界处，位于所述台阶区中的所述伪沟道结构和伪沟道通孔的密度小于位于核心区中的所述沟道通孔和存储结构的密度。

[0018] 可选的，所述填充层的材料与牺牲层的材料相同。

[0019] 可选的，所述填充层的材料与隔离层的材料不相同。

[0020] 可选的，形成所述存储结构后，在堆叠结构上形成覆盖层；在所述覆盖层中形成暴露出填充层表面的开口；沿开口去除所述填充层。

[0021] 可选的，所述开口具有向外倾斜的侧壁，且所述开口底部的尺寸等于或大于栅极隔槽的尺寸。

[0022] 可选的，所述存储结构包括位于沟道通孔侧壁表面上的电荷存储层和位于电荷存储层侧壁表面的沟道层。

[0023] 可选的，所述电荷存储层包括位于沟道通孔侧壁表面上的阻挡层、位于阻挡层侧壁表面上的电荷捕获层以及位于电荷捕获层侧壁表面上的隧穿层。

[0024] 可选的，在去除填充层后，沿栅极隔槽去除堆叠结构中牺牲层。

[0025] 可选的，在形成所述控制栅后，在所述栅极隔槽中形成阵列共源极。

[0026] 与现有技术相比，本发明技术方案具有以下优点：

[0027] 本发明的3D NAND存储器的形成方法，在刻蚀所述堆叠结构，形成贯穿堆叠结构的若干栅极隔槽后，在所述栅极隔槽中形成填充层，所述填充层填充满所述栅极隔槽；在在形成所述填充层后，刻蚀所述栅极隔槽两侧的堆叠结构，形成贯穿堆叠结构的若干沟道通孔；在所述沟道通孔中形成存储结构；形成所述存储结构后，去除所述填充层，暴露出栅极隔槽；去除所述牺牲层，在去除牺牲层的位置对应形成控制栅；在所述栅极隔槽中形成阵列共源极。本发明中，由于栅极隔槽形成步骤在形成沟道通孔和位于沟道通孔中的存储结构的步骤之前形成，因而在形成栅极隔槽时，堆叠结构中各处膜层中的应力是一致的，即栅极隔槽不会受到堆叠结构中不同位置的图形密度差异带来的膜层应力的差异的影响，因而某一部分栅极隔槽不会产生倾斜，从而防止栅极隔槽与沟道通孔短路。

[0028] 进一步，所述堆叠结构包括核心区和位于核心区一侧的台阶区，所述栅极隔槽横穿所述核心区和台阶区，所述沟道通孔位于台阶区，所述沟道通孔和存储结构在形成栅极隔槽和填充层之后形成，在形成所述栅极隔槽和填充层后，所述台阶区中形成伪沟道通孔，所述伪沟道通孔位于栅极隔槽两侧的台阶区中；在所述伪沟道通孔中形成有伪沟道结构。由于栅极隔槽形成步骤在在核心区中形成沟道通孔和位于沟道通孔中的存储结构的步骤以及在台阶区中形成伪沟道通孔以及位于伪沟道通孔中的伪沟道结构的步骤之前形成，因而在形成栅极隔槽时，核心区和台阶区的交界处两侧或附近的膜层中应力是一致的，即栅极隔槽不会受到核心区和台阶区的交界处两侧的图形密度(交界面两侧或附近的核心区中沟道通孔和位于沟道通孔中的存储结构的密度与交界面两侧或附近的台阶区中伪沟道通孔以及位于伪沟道通孔中的伪沟道结构)差异带来的膜层应力的差异的影响，因而使得核心区和台阶区的交界处形成的那一部分栅极隔槽不会产生倾斜，从而防止所述交界处附近的栅极隔槽与沟道通孔短路。

[0029] 进一步，所述填充层的材料与牺牲层的材料相同，因而所述填充层和牺牲层可以在同一步骤中通过湿法刻蚀工艺去除，节省了工艺步骤。

[0030] 进一步，所述覆盖层中形成的开口具有向外倾斜的侧壁，且所述开口底部的尺寸等于或大于栅极隔槽的尺寸，一方面，保证栅极隔槽上部的填充层能完全去除；另一方面，后续再去除牺牲层的位置形成控制栅时以及在栅极隔槽中形成阵列共源极时，防止材料层提前封闭栅极隔槽的开口，避免控制栅和阵列共源极不能填实。

附图说明

[0031] 图1-图14为本发明第一实施例3D NAND形成过程的结构示意图；

[0032] 图15-图33为本发明第二实施例3D NAND形成过程的结构示意图；

[0033] 图34-图36为本发明第三实施例3D NAND形成过程的结构示意图。

具体实施方式

[0034] 如背景技术所言，现有3D NAND存储器制作过程中，部分区域栅极隔槽容易倾斜，导致栅极隔槽与沟道通孔之间短路。

[0035] 研究发现，现有栅极隔槽发生倾斜的区域为核心区与台阶区的交界的地方，核心区为形成沟道通孔的区域，台阶区为形成与控制栅连接的插塞的区域以及形成伪沟道通孔的区域。

[0036] 进一步研究发现，在3D NAND存储器制作过程中，需要先提供牺牲层和隔离层交替层叠的堆叠结构，所述堆叠结构包括核心区和台阶区；在核心区中形成若干沟道通孔；在台阶区形成若干伪沟道通孔；在所述沟道通孔中形成存储结构；在所述伪沟道通孔中形成伪沟道结构；在形成伪沟道结构和存储结构后，刻蚀所述堆叠结构，形成贯穿堆叠结构的栅极隔槽，且所述栅极隔槽横穿核心区和台阶区；形成栅极隔槽后，去除所述牺牲层，在去除牺牲层的位置形成控制栅；在栅极隔槽中形成阵列共源极。在形成栅极隔槽时，由于台阶区和核心区的交界处的伪沟道通孔和伪沟道结构的密度与沟道通孔和存储结构的密度存在较大的差异(台阶区和核心区的交界处附近的台阶区中的伪沟道通孔和伪沟道结构的密度小于或者远小于交界处附近核心区中沟道通孔和存储结构的密度)，使得台阶区和核心区的交界处两侧或附近的堆叠结构中薄膜的应力会存在较大的差异，因而刻蚀台阶区和核心区的交界处堆叠结构形成栅极隔槽时，使得刻蚀台阶区和核心区的交界处的栅极隔槽的侧壁受到交界处两边应力差异的影响容易倾斜，在比较严重时，倾斜的栅极隔槽暴露出交界处附近的沟道通孔，使得栅极隔槽和沟道通孔短路。

[0037] 为此，本发明提供了一种3D NAND存储器的形成方法，本发明的3D NAND存储器的形成方法，在刻蚀所述堆叠结构，形成贯穿堆叠结构的若干栅极隔槽后，在所述栅极隔槽中形成填充层，所述填充层填充满所述栅极隔槽；在在形成所述填充层后，刻蚀所述栅极隔槽两侧的堆叠结构，形成贯穿堆叠结构的若干沟道通孔；在所述沟道通孔中形成存储结构；形成所述存储结构后，去除所述填充层，暴露出栅极隔槽；去除所述牺牲层，在去除牺牲层的位置对应形成控制栅；在所述栅极隔槽中形成阵列共源极。本发明中，由于栅极隔槽形成步骤在形成沟道通孔和位于沟道通孔中的存储结构的步骤之前形成，因而在形成栅极隔槽时，堆叠结构中各处膜层中的应力是一致的，即栅极隔槽不会受到堆叠结构中不同位置的图形密度差异带来的膜层应力的差异的影响，因而某一部分栅极隔槽不会产生倾斜，从而防止栅极隔槽与沟道通孔短路。

[0038] 为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

[0039] 图1-图14为本发明第一实施例3D NAND形成过程的结构示意图。

[0040] 参考图1和图2，图2为图1沿切割线CD方向的剖面结构示意图，提供半导体衬底100，所述半导体衬底100上形成有牺牲层103和隔离层104交替层叠的堆叠结构111。

[0041] 所述半导体衬底100的材料可以为单晶硅(Si)、单晶锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。本实施例中，所述半导体衬底100的材料为单晶硅(Si)。

[0042] 所述堆叠结构111包括若干交替层叠的牺牲层103和隔离层104，所述牺牲层103后续去除以形成空腔，然后在在去除牺牲层103的位置形成控制栅或字线。所述隔离层104用于不同层的控制栅之间，以及控制栅与其他器件(导电接触部、沟道通孔等)之间的电学隔离。

[0043] 所述牺牲层103和隔离层104交替层叠是指：在形成一层牺牲层103后，在该牺牲层103的表面形成一层隔离层104，然后依次循环进行形成牺牲层103和位于牺牲层103上的隔离层104的步骤。本实施例中，所述堆叠结构111的最底层为一层牺牲层103，最顶层为一层隔离层104。

[0044] 所述堆叠结构111的层数(堆叠结构111中的牺牲层103和隔离层104的双层堆叠结构的层数)，根据垂直方向所需形成的存储单元的个数来确定，所述堆叠结构111的层数可以为8层、32层、64层等，堆叠结构111的层数越多，越能提高集成度。

[0045] 所述牺牲层103与隔离层104的材料不相同，后续去除牺牲层103时，使牺牲层103相对于隔离层104具有高的刻蚀选择比，因而在去除牺牲层103时，对隔离层104的刻蚀量较小或者忽略不计，保证隔离层104的完整性。

[0046] 所述隔离层104的材料可以为氧化硅、氮化硅、氮氧化硅、氮碳化硅中的一种，所述牺牲层103的材料可以为氧化硅、氮化硅、氮氧化硅、氮碳化硅、无定型硅、无定形碳、多晶硅中的一种。本实施例中，所述隔离层104的材料为氧化硅，牺牲层103的材料为氮化硅，所述隔离层104和牺牲层103采用化学气相沉积工艺形成。

[0047] 本实施例中，将所述堆叠结构111中最顶层的一层牺牲层作为顶层选择栅牺牲层106，后续去除顶层选择栅牺牲层106，在去除顶层选择栅牺牲层106的位置形成顶层选择栅(TSG)。将所述堆叠结构111中最底层的一层牺牲层作为底层选择栅牺牲层105，后续去除底层选择栅牺牲层105，在去除底层选择栅牺牲层105的位置形成底层选择栅(BSG)。

[0048] 在一实施例中，请参考图1和图3，图3为图1沿切割线AB方向的剖面结构示意图，所述堆叠结构111包括核心区11和位于核心区11一侧的台阶区12，所述核心区11用于形成3D NAND存储器的存储阵列(包括沟道通孔和位于沟道通孔中的存储结构)，所述台阶区12用于形成台阶以及与每一个台阶连接的金属插塞以及位于台阶区中的伪沟道通孔和位于伪沟道通孔中的伪沟道结构，请参考图3，所述堆叠结构111的台阶区31中形成若干台阶107，每一层台阶107包括一层牺牲层103和位于牺牲层103上的隔离层104，后续在去除牺牲层后，在去除牺牲层的位置形成控制栅，对应的在台阶区12若干控制栅层的构成的台阶区(每一层台阶区相应的包括一层控制栅和位于该控制栅上的隔离层)。

[0049] 所述堆叠结构还可以包括若干栅极隔槽区域22，每一个栅极隔槽区域22横跨所述核心区11和台阶区12。

[0050] 参考图4和图5，图5为图4沿切割线CD方向的剖面结构示意图，刻蚀所述堆叠结构111，形成贯穿堆叠结构111的若干栅极隔槽107。

[0051] 本实施例中，所述形成栅极隔槽107位于栅极隔槽区22(参考图4)，所述栅极隔槽107横穿所述核心区11和台阶区12。

[0052] 刻蚀所述堆叠结构111可以采用各项异性的干法刻蚀工艺，比如等离子体刻蚀工艺。

[0053] 本申请中，由于栅极隔槽107形成步骤在在核心区11中形成沟道通孔和位于沟道通孔中的存储结构的步骤以及在台阶区12中形成伪沟道通孔以及位于伪沟道通孔中的伪沟道结构的步骤之前形成，因而在形成栅极隔槽107时，核心区11和台阶区12的交界处两侧或附近的膜层中应力是一致的，即栅极隔槽107不会受到核心区11和台阶区12的交界处两侧的图形密度(交界面两侧或附近的核心区11中沟道通孔和位于沟道通孔中的存储结构的密度与交界面两侧或附近的台阶区12中伪沟道通孔以及位于伪沟道通孔中的伪沟道结构)差异带来的膜层应力的差异的影响，因而使得核心区11和台阶区12的交界处形成的那一部分栅极隔槽107不会产生倾斜，从而防止所述交界处附近的栅极隔槽107与沟道通孔短路。

[0054] 参考图6，图6在图5基础上进行，在所述栅极隔槽中形成填充层108，所述填充层108填充满所述栅极隔槽。

[0055] 所述填充层108作为牺牲层，以便于后续工艺的进行。

[0056] 本实施例中，所述填充层108的材料与牺牲层103的材料相同，具体的所述填充层108的材料为氮化硅。因而后续填充层108和牺牲层103可以在同一步骤中通过湿法刻蚀工艺去除，节省了工艺步骤。

[0057] 在其他实施例中，所述填充层108可以为其他材料，只需满足所述填充层108的材料与隔离层104的材料不相同，使得在去除填充层108时，不会对隔离层104造成误刻蚀或者隔离层104被刻蚀的量很少或者可以忽略不计。具体的所述填充层107的材料可以为多晶硅或无定形碳。

[0058] 在一实施例中，所述填充层108的形成过程包括：在所述栅极隔槽107(参考图5)中以及顶层的隔离层104的表面形成填充材料层，形成所述填充材料层可以采用化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、热化学气相沉积法(Thermal CVD)、高密度等离子体化学气相沉积(HDPCVD)。所述高于顶层隔离层104表面的填充材料层，在本实施例中无需去除，正好作为后续沟道孔存储结构成型过程中所需的硬掩膜材料，高于顶层隔离层104表面的填充材料层会在沟道孔存储结构成型过程中被消耗完。

[0059] 参考图7和图8，图8为图7中沿切割线CD方向的剖面结构示意图，在形成填充层108后，刻蚀栅极隔槽两侧的堆叠结构111，形成贯穿堆叠结构111的若干沟道通孔；在所述沟道通孔中形成存储结构119。

[0060] 本实施例中，所述沟道通孔和存储结构119形成在核心区11的堆叠结构111中。

[0061] 所述存储结构119包括位于沟道通孔侧壁表面上的电荷存储层118和位于电荷存储层118侧壁表面的沟道层117。

[0062] 在一实施例中，所述电荷存储层118包括位于沟道通孔侧壁表面上的阻挡层、位于阻挡层侧壁表面上的电荷捕获层以及位于电荷捕获层侧壁表面上的隧穿层；所述沟道层117填充满剩余的沟道通孔。所述隧穿层可以包括氧化硅、氮氧化硅或其任何组合。所述电荷捕获层可以包括氮化硅、氮氧化硅、硅或其任何组合。所述阻挡层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合，所述沟道层117材料可以为掺杂N型杂质离子(比如磷离子)的多晶硅。在一个具体的实施例中，所述电荷存储层118可以为氧化硅/氮氧化硅(或氮化硅)/氧化硅(ONO)的复合层。

[0063] 在一实施例中，所述存储结构119的形成过程包括：在沟道孔的侧壁和底部形成电荷存储层，电荷存储层118包括位于沟道通孔的侧壁和底部表面上的阻挡层、位于阻挡层侧壁表面上的电荷捕获层以及位于电荷捕获层侧壁表面上的隧穿层；在电荷存储层上形成第一沟道层；刻蚀去除沟道孔底部上的第一沟道层和电荷存储层，形成暴露出外延半导体层116表面的开口；在所述开口中以及第一沟道层表面形成第二沟道层，所述第二沟道层和第一沟道层构成沟道层117。

[0064] 在一实施例中，在所述沟道通孔中形成存储结构119之前，刻蚀沟道通孔底部暴露的半导体衬底100，在半导体衬底100中形成凹槽；在所述凹槽和部分沟道通孔中形成第一半导体外延层116，所述第一半导体外延层116的顶部表面高于底层选择栅牺牲层105的顶部表面，所述第一半导体外延层116的材料可以为硅、锗或硅锗；在第一半导体外延层116上的沟道通孔中形成存储结构119；回刻蚀去除部分厚度的存储结构119，使得剩余的存储结构119顶部表面高于顶层选择栅牺牲层106的顶部表面低于最顶层的隔离层104的顶部表面；在剩余的存储结构119上的沟道通孔中形成第二半导体层120，所述第二半导体层120的材料可以为硅、锗或硅锗。

[0065] 在一实施例中，参考图7和图9，图9为图7沿切割线AB方向的剖面结构示意图，还包括：在所述台阶区12中形成若干垂直贯穿堆叠结构111的伪沟道通孔；在伪沟道通孔中形成伪沟道结构122，所述伪沟道结构122在后续去除牺牲层103时，用于支撑所述堆叠结构。

[0066] 所述存储结构119的形成步骤与伪沟道结构122的形成步骤可以同时进行，所述伪沟道通孔122中填充的结构与沟道通孔中填充的结构相同。

[0067] 在其他实施例中，所述存储结构119的形成步骤与伪沟道结构122的形成步骤可以是分开的，可以先形成存储结构，在形成存储结构时将伪沟道通孔通过通孔牺牲层填充，在形成所述存储结构后，去除通孔牺牲层，然后在伪沟道通孔形成伪沟道结构，因而在形成存储结构119后，无需进行去除伪沟道通孔填充的形成存储结构119各膜层结构，然后再在伪沟道通孔形成伪沟道结构，简化了工艺步骤。在其他实施例中，也可以先形成伪沟道结构122后形成存储结构119。

[0068] 在一实施例中，在台阶区12和核心区11的交界处，位于所述台阶区12中的所述伪沟道结构122和伪沟道通孔的密度小于位于核心区12中的所述沟道通孔和存储结构119的密度。需要说明的是，本实施例中所述密度是指范围面积内图形所占的面积，比如伪沟道结构122(或者伪沟道通孔)的密度是指一定面积的堆叠结构中伪沟道结构122(或者伪沟道通孔)所占的面积，所述存储结构119(或者沟道通孔)的密度是指一定面积的堆叠结构中存储结构119(或者沟道通孔))所占的面积。

[0069] 在一实施例中，请参考图10和图11，图10在图8的基础上进行，形成存储结构119(和伪沟道结构122)后，在堆叠结构111上形成覆盖层109(参考图10)；在所述覆盖层109中形成暴露出填充层108表面的开口110(参考图11)。

[0070] 所述覆盖层109作为沟道通孔中形成的存储结构119和栅极隔槽的顶部隔离层，主要用于保护已经成型存储结构119，避免后续栅极隔槽成型时的平坦化或离子刻蚀等工艺对存储结构119造成伤害；同时覆盖层109也可以作为后续去除填充层108的掩膜。

[0071] 在一实施例中，所述覆盖层109的材料可以为氧化硅，或者其他合适的不同于填充层和牺牲层的掩膜材料。

[0072] 在另一实施例中，所述覆盖层109可以为单层或多层的堆叠结构。

[0073] 在一实施例中，所述覆盖层109中形成的开口110具有向外倾斜的侧壁，且所述开口110底部的尺寸等于或大于栅极隔槽的尺寸，一方面，保证栅极隔槽上部的填充层能完全去除；另一方面，后续再去除牺牲层的位置形成控制栅时以及在栅极隔槽中形成阵列共源极时，防止材料层提前封闭栅极隔槽的开口，避免控制栅和阵列共源极不能填实。

[0074] 参考图12和图13，图12在图11的基础上进行，形成存储结构119后，去除所述填充层，暴露出栅极隔槽107；去除所述牺牲层103。

[0075] 本实施例中，沿开口110去除所述填充层108(参考图11)，去除所述填充层108和去除所述牺牲层103可以在同一湿法刻蚀工艺中进行，湿法刻蚀工艺采用的刻蚀溶液为热磷酸。

[0076] 去除牺牲层103时同时去除所述底层选择栅牺牲层105和顶层选择栅牺牲层106(参考图12)。

[0077] 在其他实施例中，当所述填充层108的材料与牺牲层103的材料不相同时，先去除所述填充层108，后沿暴露的栅极隔槽去除所述牺牲层103，去除填充层108和牺牲层103采用不同的刻蚀溶液。

[0078] 参考图14，在去除牺牲层103(参考图13)的位置对应形成控制栅133；在所述栅极隔槽107(参考图13)中形成阵列共源极123。

[0079] 本实施例中，在去除牺牲层103去除的位置对应形成控制栅127，同时在去除顶层选择栅牺牲层106(参考图12)的位置对应形成顶层选择栅129，在去除底层选择栅牺牲层105(参考图12)的位置对应形成底层选择栅132。

[0080] 所述控制栅127和顶层选择栅133以及底层选择栅132均包括栅介质层和位于栅介质层上的栅电极，本实施例中，所述栅介质层的材料为高K介质材料，所述栅电极的材料为金属。所述K介质材料为HfO2、TiO2、HfZrO、HfSiNO、Ta2O5、ZrO2、ZrSiO2、Al2O3、SrTiO3或BaSrTiO。所述金属为W、Al、Cu、Ti、Ag、Au、Pt、Ni其中一种或几种。

[0081] 在形成所述控制栅133后，在所述栅极隔槽中形成阵列共源极123。

[0082] 所述阵列共源极141材料为多晶硅或金属。在一实施例中，所述阵列共源极141可以包括位于多晶硅层和位于多晶硅层上的金属层。

[0083] 在一实施例中，在形成阵列共源极123之前，在所述栅极隔槽的侧壁上还形成有隔离侧墙124，所述隔离侧墙124的材料可以为氧化硅或氮化硅的一种或两种。

[0084] 在一实施例中，所述控制栅133和阵列共源极123的形成的具体过程包括：去除堆叠结构中的若干牺牲层后形成若干空腔；在所述栅极隔槽和空腔的侧壁形成栅介质材料层；在栅介质层上形成栅电极材料层；回刻蚀去除栅极隔槽侧壁和底部表面上的栅电极材料层和栅介质材料层，在所述空腔中形成控制栅133；在栅极隔槽107的侧壁以及开口110(参考图13)的侧壁形成隔离侧墙124；在隔离侧墙124之间的栅极隔槽中形成阵列共源极123，所述阵列共源极123填充满所述栅极隔槽107和开口110。

[0085] 图15-图33为本发明第二实施例3D NAND形成过程的结构示意图，需要说明的第二实施例中与第一实施例中相似或相同结构进行了部分限定，第二实施例中与第一实施例中相似或相同结构的其他限定或描述，在第二实施例中不再赘述，具体请参考第一实施例中相应部分的限定或描述。

[0086] 参考图15-图19，图16为图15沿切割线CD方向的剖面结构示意图，图17为图15沿切割线GH方向的剖面结构示意图，图18为图15沿切割线EF方向的剖面结构示意图，图19为图15沿切割线AB方向的剖面结构示意图，提供半导体衬底100，所述半导体衬底100上形成有牺牲层103和隔离层104交替层叠的堆叠结构111，所述堆叠结构111包括核心区11和位于核心区11一侧的台阶区12，所述堆叠结构111还包括若干栅极隔槽区22，所述栅极隔槽区22横跨所述核心区11和台阶区12，所述栅极隔槽区22两侧的核心区11中具有沟道通孔调节区
14，所述栅极隔槽区22两侧的台阶区12中还具有伪沟道通孔调节区13，且所述沟道通孔调节区14和伪沟道通孔调节区13相接触并分别位于所述核心区11和台阶区12的交界面两侧。

[0087] 所述沟道通孔调节区14为核心区11中的一部分区域，所述伪沟道通孔调节区13为台阶区12中的一部分区域，所述沟道通孔调节区14和伪沟道通孔调节区13相接触，接触的两个沟道通孔调节区14和伪沟道通孔调节区13分别位于核心区11和台阶区12的交界面两侧。在一实施例中，所述沟道通孔调节区14和伪沟道通孔调节区13的数量可以为多个，临近核心区11和台阶区12的交界面上，每一个栅极隔槽区22两侧的核心区11中均分布有一个沟道通孔调节区14，临近核心区11和台阶区12的交界面上，每一个栅极隔槽区22两侧的台阶区12中均分布有一个伪沟道通孔调节区13。

[0088] 参考图20-图24，图21为图20沿切割线CD方向的剖面结构示意图，图22为图20沿切割线GH方向的剖面结构示意图，图23为图20沿切割线EF方向的剖面结构示意图，图24为图20沿切割线AB方向的剖面结构示意图，在所述伪沟道通孔调节区13和伪沟道通孔调节区13外的台阶区12中形成若干伪沟道通孔113；在所述沟道通孔调节区14以及沟道通孔调节区
14外的核心区11中形成若干沟道通孔112，所述沟道通孔调节区14中沟道通孔112的密度小于沟道通孔调节区14外的核心区11中的沟道通孔112密度，使得所述伪沟道通孔调节区13中伪沟道通孔113的密度与所述沟道通孔调节区14中沟道通孔112的密度之间的差异减小。

[0089] 研究发现，台阶区和核心区的交界处的伪沟道通孔和伪沟道结构的密度与沟道通孔和存储结构的密度存在较大的差异(台阶区和核心区的交界处附近的台阶区中的伪沟道通孔和伪沟道结构的密度远小于交界处附近核心区中沟道通孔和存储结构的密度)，使得台阶区和核心区的交界处两侧或附近的堆叠结构中薄膜的应力会存在较大的差异，因而刻蚀台阶区和核心区的交界处堆叠结构形成栅极隔槽时，使得刻蚀台阶区和核心区的交界处的栅极隔槽的侧壁受到交界处两边应力差异的影响容易倾斜。因而本实施例中，通过使所述沟道通孔调节区14中形成的沟道通孔112的密度小于沟道通孔调节区14外的核心区11中形成的沟道通孔112密度，从而使得所述伪沟道通孔调节区13中形成伪沟道通孔113的密度与所述沟道通孔调节区14中形成沟道通孔112的密度之间的差异减小，相应的后续再伪沟道通孔113中形成伪沟道结构，在沟道通孔112中形成存储结构时，使得所述沟道通孔调节区14中沟道通孔112中存储结构的密度小于沟道通孔调节区14外的核心区11中的沟道通孔112中存储结构的密度，使得所述伪沟道通孔调节区13中伪沟道通孔113中伪沟道结构的密度与所述沟道通孔调节区14中沟道通孔112中的存储结构的密度之间的差异减小，从而使得台阶区12和核心区11的交界处两侧或附近的堆叠结构111中薄膜的应力的差异会减小，因而在刻蚀台阶区和核心区的交界处的堆叠结构形成栅极隔槽时，使得刻蚀台阶区和核心区的交界处的栅极隔槽的侧壁不会产生倾斜或者倾斜度大幅减小，从而防止栅极隔槽与沟道通孔短路。并且，由于只改变所述沟道通孔调节区14中沟道通孔112的密度，核心区其他地方的沟道通孔112的密度和现有保持不变，因而不会对现有的设计和制作工艺的影响可以忽略不计。

[0090] 在一实施例中，所述沟道通孔调节区14中不同位置的沟道通孔14的密度保持一致。具体的，所述沟道通孔调节区14中沟道通孔112中存储结构的密度小于沟道通孔调节区14外的核心区11中的沟道通孔112中存储结构的密度，且所述沟道通孔调节区14中沟道通孔112的密度与所述伪沟道通孔调节区13中伪沟道通孔113的密度相等。

[0091] 在另一实施例中，所述沟道通孔调节区14中沟道通孔112中存储结构的密度小于沟道通孔调节区14外的核心区11中的沟道通孔112中存储结构的密度，且所述沟道通孔调节区14中沟道通孔112的密度与所述伪沟道通孔调节区13中伪沟道通孔113的密度之差的绝对值小于密度阈值。所述密度阈值为在形成栅极隔槽时，所述核心区11和台阶区12的交界处的栅极隔槽侧壁不会形成倾斜缺陷时的所述沟道通孔调节区14中沟道通孔112的密度与所述伪沟道通孔调节区13中伪沟道通孔113的密度的差值的最大值。具体的，所述密度阈值可以通过实验获得，或者通过经验设置。

[0092] 在一实施例中，所述沟道通孔调节区14中沟道通孔112中存储结构的密度小于沟道通孔调节区14外的核心区11中的沟道通孔112中存储结构的密度，且所述沟道通孔调节区14中沟道通孔14的密度从核心区11指向台阶区12的方向上逐渐减小。具体的，所述沟道通孔调节区14中沟道通孔14的密度值的大小从核心区11指向台阶区12的方向上从沟道通孔调节区14外的核心区中沟道通孔14的密度大小值减小到所述伪沟道通孔调节区13中伪沟道通孔113的密度大小值，因而使得核心区11和台阶区12交界面附近的膜层中的应力增大或减小不会出现突变，更进一步防止核心区11和台阶区12交界面附近形成的栅极隔槽的侧壁不会倾斜。

[0093] 需要说明的是，后续在沟道通孔调节区14中的沟道通孔112中形成存储结构时，所述沟道通孔调节区14中存储结构的密度分布和设置与沟道通孔调节区14中的沟道通孔密度分布和设置相同。后续在所述伪沟道通孔调节区13中伪沟道通孔113中形成伪沟道结构时，所述伪沟道通孔调节区13中伪沟道结构密度分布和设置与伪沟道通孔调节区13中伪沟道通孔113的密度分布和设置相同。

[0094] 需要说明的是，本实施例中以及后续实施例中，所述伪沟道通孔调节区中为沟道通孔的密度(或伪沟道结构密度)是指一定面积的伪沟道通孔调节区中所有的沟道通孔的密度(或伪沟道结构)所占的面积，所述沟道通孔调节区中的沟道通孔的密度(或者存储结构的密度)是指一定面积的沟道通孔调节区中所有的沟道通孔(或存储结构)所占的面积。

[0095] 参考图25-图29，图26为图25沿切割线CD方向的剖面结构示意图，图27为图25沿切割线GH方向的剖面结构示意图，图28为图25沿切割线EF方向的剖面结构示意图，图29为图25沿切割线AB方向的剖面结构示意图，在所述伪沟道通孔中形成伪沟道结构122；在所述沟道通孔中形成存储结构119。

[0096] 在所述伪沟道通孔中形成伪沟道结构122，在所述沟道通孔中形成存储结构119后，相应的所述沟道通孔调节区14中沟道通孔中存储结构119的密度小于沟道通孔调节区14外的核心区11中的沟道通孔中存储结构119的密度，使得所述伪沟道通孔调节区13中伪沟道通孔中伪沟道结构122的密度与所述沟道通孔调节区14中沟道通孔中的存储结构119的密度之间的差异减小。

[0097] 本实施例中，所述伪沟道结构122与所述存储结构119的结构相同，所述伪沟道结构122与所述存储结构119在同一工艺步骤中形成。

[0098] 在其他实施例中，所述伪沟道结构122与所述存储结构119的结构不同，且所述伪沟道结构122的材料硬度大于所述存储结构119的材料硬度，并且由于所述沟道通孔调节区14中沟道通孔112的密度小于沟道通孔调节区14外的核心区11中的沟道通孔112密度，使得所述伪沟道通孔调节区13中伪沟道通孔113的密度与所述沟道通孔调节区14中沟道通孔
112的密度之间的差异减小，因而使得从而使得台阶区12和核心区11的交界处两侧或附近的堆叠结构111中薄膜的应力的差异更容易以及更进一步被减小，因而在刻蚀台阶区和核心区的交界处的堆叠结构形成栅极隔槽时，使得刻蚀台阶区和核心区的交界处的栅极隔槽的侧壁不会产生倾斜或者倾斜度大幅减小的效果会更好。

[0099] 所述存储结构119包括位于沟道通孔侧壁表面上的电荷存储层118和位于电荷存储层118侧壁表面的沟道层117。

[0100] 在一实施例中，所述电荷存储层118包括位于沟道通孔侧壁表面上的阻挡层、位于阻挡层侧壁表面上的电荷捕获层以及位于电荷捕获层侧壁表面上的隧穿层；所述沟道层117填充满剩余的沟道通孔。所述隧穿层可以包括氧化硅、氮氧化硅或其任何组合。所述电荷捕获层可以包括氮化硅、氮氧化硅、硅或其任何组合。所述阻挡层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合，所述沟道层117材料可以为掺杂N型杂质离子(比如磷离子)的多晶硅。在一个具体的实施例中，所述电荷存储层118可以为氧化硅/氮氧化硅(或氮化硅)/氧化硅(ONO)的复合层。

[0101] 在一实施例中，在所述沟道通孔中形成存储结构119之前，刻蚀沟道通孔底部暴露的半导体衬底100，在半导体衬底100中形成凹槽；在所述凹槽和部分沟道通孔中形成第一半导体外延层116，所述第一半导体外延层116的顶部表面高于底层选择栅牺牲层105的顶部表面，所述第一半导体外延层116的材料可以为硅、锗或硅锗；在第一半导体外延层116上的沟道通孔中形成存储结构119；回刻蚀去除部分厚度的存储结构119，使得剩余的存储结构119顶部表面高于顶层选择栅牺牲层106的顶部表面低于最顶层的隔离层104的顶部表面；在剩余的存储结构119上的沟道通孔中形成第二半导体层120，所述第二半导体层120的材料可以为硅、锗或硅锗。

[0102] 参考图30-图32，图31为图30沿切割线CD方向的剖面结构示意图，形成所述伪沟道结构122和存储结构119后，在所述栅极隔槽区22中形成横穿核心区11和台阶区12的栅极隔槽107。

[0103] 所述栅极隔槽107沿竖直方向贯穿所述堆叠结构111。

[0104] 参考图32和图33，图33为图32沿切割线CD方向的剖面结构示意图，形成栅极隔槽后，去除所述牺牲层，在去除牺牲层的位置形成控制栅133；形成控制栅133后，在所述栅极隔槽中形成阵列共源极123。

[0105] 去除牺牲层103(参考图31)时同时去除所述底层选择栅牺牲层105和顶层选择栅牺牲层106。

[0106] 在去除牺牲层103去除的位置对应形成控制栅127，同时在去除顶层选择栅牺牲层106(参考图31)的位置对应形成顶层选择栅129，在去除底层选择栅牺牲层105(参考图31)的位置对应形成底层选择栅132。

[0107] 在一实施例中，在形成阵列共源极123之前，在所述栅极隔槽的侧壁上还形成有隔离侧墙124。

[0108] 本发明第二实施例还提供了一种3D NAND存储器，参考图32和图33，包括：

[0109] 半导体衬底100，所述半导体衬底100上形成有控制栅133和隔离层104交替层叠的堆叠结构111，所述堆叠结构111包括核心区11和位于核心区11一侧的台阶区12，所述堆叠结构111还包括若干栅极隔槽区22，所述栅极隔槽区22横跨所述核心区11和台阶区12，所述栅极隔槽区22两侧的核心区11中具有沟道通孔调节区14，所述栅极隔槽区22两侧的台阶区12中还具有伪沟道通孔调节区13，且所述沟道通孔调节区14和伪沟道通孔调节区13相接触并分别位于所述核心区11和台阶区12的交界面两侧；

[0110] 位于所述伪沟道通孔调节区13和伪沟道通孔调节区外的台阶区12中的若干伪沟道通孔；

[0111] 位于所述沟道通孔调节区14以及沟道通孔调节区外的核心区11中的若干沟道通孔，所述沟道通孔调节区14中沟道通孔的密度小于沟道通孔调节区外的核心区11中的沟道通孔密度，使得所述伪沟道通孔调节区13中伪沟道通孔的密度与所述沟道通孔调节区14中沟道通孔的密度之间的差异减小；

[0112] 位于所述伪沟道通孔中的伪沟道结构122；

[0113] 位于所述沟道通孔中的存储结构119；

[0114] 位于所述栅极隔槽区22中的横穿核心区和台阶区的栅极隔槽；

[0115] 位于所述栅极隔槽中的阵列共源极123。

[0116] 相应的，所述沟道通孔调节区14中沟道通孔中存储结构119的密度小于沟道通孔调节区外的核心区11中的沟道通孔中存储结构119的密度，使得所述伪沟道通孔调节区13中伪沟道通孔中伪沟道结构122的密度与所述沟道通孔调节区14中沟道通孔中的存储结构119的密度之间的差异减小。

[0117] 在一实施例中，所述沟道通孔调节区中沟道通孔的密度从核心区指向台阶区的方向上逐渐减小。

[0118] 在一实施例中，所述沟道通孔调节区中沟道通孔的密度与所述伪沟道通孔调节区中伪沟道通孔的密度相等，或者所述沟道通孔调节区中沟道通孔的密度与所述伪沟道通孔调节区中伪沟道通孔的密度之差的绝对值小于密度阈值。

[0119] 所述密度阈值为在形成栅极隔槽时，所述核心区和台阶区的交界处的栅极隔槽侧壁不会形成倾斜缺陷时的所述沟道通孔调节区中沟道通孔的密度与所述伪沟道通孔调节区中伪沟道通孔的密度的差值的最大值。

[0120] 在一实施例中，所述伪沟道结构和存储结构的结构相同。

[0121] 在一实施例中，所述伪沟道结构和存储结构的结构不同，所述伪沟道结构的材料硬度大于所述存储结构的材料硬度。

[0122] 所述存储结构包括位于沟道通孔侧壁表面上的电荷存储层和位于电荷存储层侧壁表面的沟道层。

[0123] 在一实施例中，所述电荷存储层包括位于沟道通孔侧壁表面上的阻挡层、位于阻挡层侧壁表面上的电荷捕获层以及位于电荷捕获层侧壁表面上的隧穿层。

[0124] 图34-图36为本发明第三实施例3D NAND形成过程的结构示意图。第三实施例与第二实施例中的主要区别在于：第二实施例中是所述沟道通孔调节区中沟道通孔的密度小于沟道通孔调节区外的核心区中的沟道通孔密度，使得所述伪沟道通孔调节区中伪沟道通孔的密度与所述沟道通孔调节区中沟道通孔的密度之间的差异减小，而第三实施例中是所述伪沟道通孔调节区中伪沟道通孔的密度大于伪沟道通孔调节区外的台阶区中的伪沟道通孔密度，使得所述伪沟道通孔调节区中伪沟道通孔的密度与所述沟道通孔调节区中沟道通孔的密度之间的差异减小，第三实施例中3D NAND存储器的其他部分以及3D NAND存储器的整个形成过程与第二实施例中3D NAND存储器的其他部分以及3D NAND存储器的整个形成过程基本相同，因而后续第三实施例仅对前述主要区别进行描述，3D NAND存储器的其他部分以及3D NAND存储器的整个形成过程请参考第二实施例和第三实施例相应部分的限定或描述。

[0125] 参考图34-图36，图34与第二实施例中的图20相似，图35与第二实施例中的图30相似，图36与与第二实施例中的图32相似，提供半导体衬底，所述半导体衬底上形成有牺牲层和隔离层交替层叠的堆叠结构，所述堆叠结构包括核心区11和位于核心区11一侧的台阶区12，所述堆叠结构还包括若干栅极隔槽区22，所述栅极隔槽区22横跨所述核心区11和台阶区12，所述栅极隔槽区22两侧的核心区11中具有沟道通孔调节区14，所述栅极隔槽区22两侧的台阶区12中还具有伪沟道通孔调节区13，且所述沟道通孔调节区14和伪沟道通孔调节区13相接触并分别位于所述核心区11和台阶区12的交界面两侧；

[0126] 在所述沟道通孔调节区14以及沟道通孔调节区14外的核心区11中形成若干沟道通孔112；

[0127] 在所述伪沟道通孔调节区13和伪沟道通孔调节区13外的台阶区12中形成若干伪沟道通孔113，所述伪沟道通孔调节区13中伪沟道通孔113的密度大于伪沟道通孔调节区13外的台阶区11中的伪沟道通孔113密度，使得所述伪沟道通孔调节区13中伪沟道通孔113的密度与所述沟道通孔调节区14中沟道通孔112的密度之间的差异减小；

[0128] 在所述伪沟道通孔中形成伪沟道结构122(参考图36)；

[0129] 在所述沟道通孔中形成存储结构119(参考图36)；

[0130] 形成所述伪沟道结构122和存储结构119后，在所述栅极隔槽区中形成横穿核心区和台阶区的栅极隔槽107(参考图36)。

[0131] 本实施例中，通过使所述伪沟道通孔调节区13中伪沟道通孔113的密度大于伪沟道通孔调节区13外的台阶区11中的伪沟道通孔113密度，使得所述伪沟道通孔调节区13中伪沟道通孔113的密度与所述沟道通孔调节区14中沟道通孔112的密度之间的差异减小，相应的后续再伪沟道通孔113中形成伪沟道结构，在沟道通孔112中形成存储结构时，使得所述伪沟道通孔调节区13中伪沟道通孔中伪沟道结构122的密度大于伪沟道通孔调节区13外的台阶区中的伪沟道通孔中伪沟道结构122的密度，使得所述伪沟道通孔调节区13中伪沟道通孔中伪沟道结构122的密度与所述沟道通孔调节区13中沟道通孔中存储结构119的密度之间的差异减小，从而使得台阶区12和核心区11的交界处两侧或附近的堆叠结构111中薄膜的应力的差异会减小，因而在刻蚀台阶区和核心区的交界处的堆叠结构形成栅极隔槽时，使得刻蚀台阶区和核心区的交界处的栅极隔槽的侧壁不会产生倾斜或者倾斜度大幅减小，从而防止栅极隔槽与沟道通孔短路。并且，由于只改变所述沟道通孔调节区14中沟道通孔112的密度，核心区其他地方的沟道通孔112的密度和现有保持不变，因而不会对现有的设计和制作工艺的影响可以忽略不计。

[0132] 在一实施例中，所述伪沟道通孔调节区13中伪沟道通孔113的密度大于伪沟道通孔调节区13外的台阶区11中的伪沟道通孔113密度，且所述沟道通孔调节区14中沟道通孔113的密度与所述伪沟道通孔调节区13中伪沟道通孔112的密度相等，或者所述沟道通孔调节区14中沟道通孔113的密度与所述伪沟道通孔调节区13中伪沟道通孔112的密度之差的绝对值小于密度阈值。

[0133] 所述密度阈值为在形成栅极隔槽时，所述核心区和台阶区的交界处的栅极隔槽侧壁不会形成倾斜缺陷时的所述沟道通孔调节区中沟道通孔的密度与所述伪沟道通孔调节区中伪沟道通孔的密度的差值的最大值。

[0134] 在一实施例中，所述伪沟道通孔调节区13中伪沟道通孔113的密度大于伪沟道通孔调节区13外的台阶区11中的伪沟道通孔113密度，且所述伪沟道通孔调节区13中伪沟道通孔113的密度从台阶区12指向核心区11的方向上逐渐增大。

[0135] 在一实施例中，所述伪沟道通孔调节区13中伪沟道通孔113的密度大于伪沟道通孔调节区13外的台阶区11中的伪沟道通孔113密度，且所述沟道通孔调节区14中沟道通孔112的密度小于沟道通孔调节区14外的核心区中沟道通孔14的密度。

[0136] 在一实施例中，所述伪沟道结构和存储结构的结构相同。

[0137] 在一实施例中，所述伪沟道通孔调节区中伪沟道通孔的密度大于伪沟道通孔调节区外的台阶区中的伪沟道通孔密度，使得所述伪沟道通孔调节区中伪沟道通孔的密度与所述沟道通孔调节区中沟道通孔的密度之间的差异减小，且所述伪沟道结构和存储结构的结构不同，所述伪沟道结构的材料硬度大于所述存储结构的材料硬度。

[0138] 在一实施例中，

[0139] 参考图26，形成栅极隔槽后，去除所述牺牲层，在去除牺牲层的位置形成控制栅；形成控制栅后，在所述栅极隔槽中形成阵列共源极123。

[0140] 所述存储结构包括位于沟道通孔侧壁表面上的电荷存储层和位于电荷存储层侧壁表面的沟道层。

[0141] 在一实施例，所述电荷存储层包括位于沟道通孔侧壁表面上的阻挡层、位于阻挡层侧壁表面上的电荷捕获层以及位于电荷捕获层侧壁表面上的隧穿层。

[0142] 本发明第三实施例还提供了一种3D NAND存储器，包括：

[0143] 半导体衬底，所述半导体衬底上形成有控制栅和隔离层交替层叠的堆叠结构，所述堆叠结构包括核心区和位于核心区一侧的台阶区，所述堆叠结构还包括若干栅极隔槽区，所述栅极隔槽区横跨所述核心区和台阶区，所述栅极隔槽区两侧的核心区中具有沟道通孔调节区，所述栅极隔槽区两侧的台阶区中还具有伪沟道通孔调节区，且所述沟道通孔调节区和伪沟道通孔调节区相接触并分别位于所述核心区和台阶区的交界面两侧；

[0144] 位于所述沟道通孔调节区以及沟道通孔调节区外的核心区中的若干沟道通孔；

[0145] 位于所述伪沟道通孔调节区和伪沟道通孔调节区外的台阶区中的若干伪沟道通孔，所述伪沟道通孔调节区中伪沟道通孔的密度大于伪沟道通孔调节区外的台阶区中的伪沟道通孔密度，使得所述伪沟道通孔调节区中伪沟道通孔的密度与所述沟道通孔调节区中沟道通孔的密度之间的差异减小；

[0146] 位于所述伪沟道通孔中的伪沟道结构；

[0147] 位于所述沟道通孔中的存储结构；

[0148] 位于所述栅极隔槽区中的横穿核心区和台阶区的栅极隔槽；

[0149] 位于所述栅极隔槽中的阵列共源极。

[0150] 相应的，所述伪沟道通孔调节区中伪沟道通孔中伪沟道结构的密度大于伪沟道通孔调节区外的台阶区中的伪沟道通孔中伪沟道结构的密度，使得所述伪沟道通孔调节区中伪沟道通孔中伪沟道结构的密度与所述沟道通孔调节区中沟道通孔中存储结构的密度之间的差异减小。

[0151] 在一实施例中，所述伪沟道通孔调节区中伪沟道通孔的密度从台阶区指向核心区的方向上逐渐增大。

[0152] 在一实施例中，所述沟道通孔调节区中沟道通孔的密度与所述伪沟道通孔调节区中伪沟道通孔的密度相等，或者所述沟道通孔调节区中沟道通孔的密度与所述伪沟道通孔调节区中伪沟道通孔的密度之差的绝对值小于密度阈值。

[0153] 所述密度阈值为在形成栅极隔槽时，所述核心区和台阶区的交界处的栅极隔槽侧壁不会形成倾斜缺陷时的所述沟道通孔调节区中沟道通孔的密度与所述伪沟道通孔调节区中伪沟道通孔的密度的差值的最大值。

[0154] 在一实施例中，所述沟道通孔调节区中沟道通孔的密度小于沟道通孔调节区外的核心区中沟道通孔的密度。

[0155] 在一实施例中，所述伪沟道结构和存储结构的结构相同。

[0156] 在一实施例中，所述伪沟道结构和存储结构的结构不同，所述伪沟道结构的材料硬度大于所述存储结构的材料硬度。

[0157] 所述存储结构包括位于沟道通孔侧壁表面上的电荷存储层和位于电荷存储层侧壁表面的沟道层。

[0158] 在一实施例中，所述电荷存储层包括位于沟道通孔侧壁表面上的阻挡层、位于阻挡层侧壁表面上的电荷捕获层以及位于电荷捕获层侧壁表面上的隧穿层。

[0159] 以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。