有源矩阵基板

摘要

一种有源矩阵基板，具备包含支撑于基板(1)的TFT(30A)的周边电路，在从基板(1)的法线方向观看时，TFT(30A)的第1栅极电极(3)具有相互相对的第1缘部和第2缘部(3e1、3e2)，第1缘部和第2缘部在沟道宽度方向上横穿氧化物半导体层(7)而延伸，第1缘部和第2缘部中的至少一方在与氧化物半导体层(7)重叠的区域具有：在沟道长度方向上凹陷的第1凹部(40)；以及与第1凹部在沟道宽度方向上相邻的第1部分(41)，在从基板(1)的法线方向观看时，TFT(30A)的源极电极(8)或漏极电极(9)是与第1凹部(40)的至少一部分以及第1部分(41)的至少一部分重叠的。

权利要求

1.一种有源矩阵基板，

具有：显示区域，其包含多个像素；以及非显示区域，其设置在上述显示区域的周边，具备：基板；至少1个TFT，其支撑于上述基板，并且配置在上述非显示区域；以及周边电路，其包含上述至少1个TFT，上述有源矩阵基板的特征在于，

上述至少1个TFT具有：

第1栅极电极；

栅极绝缘层，其覆盖上述第1栅极电极；

氧化物半导体层，其以隔着上述栅极绝缘层与上述第1栅极电极至少部分地重叠的方式配置在上述栅极绝缘层上；

源极电极，其以与上述氧化物半导体层的一个端部接触的方式配置在上述氧化物半导体层上；以及漏极电极，其以与上述氧化物半导体层的另一个端部接触的方式配置在上述氧化物半导体层上，在从上述基板的法线方向观看时，上述第1栅极电极具有相互相对的第1缘部和第2缘部，上述第1缘部和上述第2缘部在上述至少1个TFT的沟道宽度方向上横穿上述氧化物半导体层而延伸，上述第1缘部和上述第2缘部中的至少一方在与上述氧化物半导体层重叠的区域具有：在上述至少1个TFT的沟道长度方向上凹陷的第1凹部；以及与上述第1凹部在上述沟道宽度方向上相邻的第1部分，在从上述基板的法线方向观看时，上述源极电极或上述漏极电极是与上述第1凹部的至少一部分以及上述第1部分的至少一部分重叠的。

2.根据权利要求1所述的有源矩阵基板，

在从上述基板的法线方向观看时，上述第1缘部和上述第2缘部这两方在与上述氧化物半导体层重叠的区域具有上述第1凹部。

3.根据权利要求1所述的有源矩阵基板，

在从上述基板的法线方向观看时，上述第1缘部和上述第2缘部中的一方在与上述氧化物半导体层重叠的区域具有上述第1凹部，另一方在与上述氧化物半导体层重叠的区域具有：在上述沟道长度方向上突出的第1凸部；以及位于上述第1凸部的两侧的2个切口部，在从上述基板的法线方向观看时，上述源极电极或上述漏极电极是与上述第1凸部的至少一部分以及上述2个切口部的至少一部分重叠的。

4.根据权利要求1至3中的任意一项所述的有源矩阵基板，上述第1凹部的上述沟道宽度方向的宽度为上述至少1个TFT的沟道宽度W的20％以上

80％以下，上述第1凹部的深度为上述至少1个TFT的沟道长度L的20％以上80％以下。

5.根据权利要求1至4中的任意一项所述的有源矩阵基板，在从上述基板的法线方向观看时，上述氧化物半导体层在上述源极电极与上述漏极电极之间具有与上述源极电极、上述漏极电极以及上述第1栅极电极中的任何一者均不重叠的偏移区域，在从上述基板的法线方向观看时，上述偏移区域是与上述第1凹部的一部分重叠的。

6.根据权利要求1至5中的任意一项所述的有源矩阵基板，在从上述基板的法线方向观看时，上述源极电极的与上述漏极电极相对的源极缘部和/或上述漏极电极的与上述源极电极相对的漏极缘部具有在上述沟道长度方向上凹陷的第2凹部，上述第2凹部是与上述第1凹部的至少一部分重叠的。

7.根据权利要求3所述的有源矩阵基板，

在从上述基板的法线方向观看时，上述源极电极的与上述漏极电极相对的源极缘部和上述漏极电极的与上述源极电极相对的漏极缘部中的一方具有在上述沟道长度方向上突出的第2凸部，另一方具有在上述沟道长度方向上凹陷的第2凹部，上述第2凸部是与上述第1凸部的至少一部分重叠的，上述第2凹部是与上述第1凹部的至少一部分重叠的。

8.根据权利要求1至7中的任意一项所述的有源矩阵基板，还具备配置在上述显示区域的透明电极，

上述至少1个TFT还具有隔着绝缘膜配置在上述氧化物半导体层上的第2栅极电极，上述第2栅极电极与上述透明电极使用相同透明导电膜形成。

9.根据权利要求8所述的有源矩阵基板，

在从上述基板的法线方向观看时，上述第2栅极电极具有相互相对的第3缘部和第4缘部，上述第3缘部和上述第4缘部在上述沟道宽度方向上横穿上述氧化物半导体层而延伸，上述第3缘部和上述第4缘部中的至少一方在与上述氧化物半导体层重叠的区域具有在上述沟道长度方向上凹陷的第3凹部，在从上述基板的法线方向观看时，上述第3凹部是与上述第1凹部至少部分地重叠的，上述源极电极或上述漏极电极是与上述第3凹部及上述第1凹部这两方至少部分地重叠的。

10.根据权利要求8所述的有源矩阵基板，

在从上述基板的法线方向观看时，上述第2栅极电极具有相互相对的第3缘部和第4缘部，上述第3缘部和上述第4缘部在上述沟道宽度方向上横穿上述氧化物半导体层而延伸，上述第3缘部和上述第4缘部中的至少一方在与上述氧化物半导体层重叠的区域具有在上述沟道长度方向上突出的第3凸部，在从上述基板的法线方向观看时，上述第3凸部是与上述第1凹部至少部分地重叠的，上述源极电极或上述漏极电极是与上述第3凸部及上述第1凹部这两方至少部分地重叠的。

11.根据权利要求1至10中的任意一项所述的有源矩阵基板，在上述显示区域中还具备：在上述沟道宽度方向上延伸的多个源极总线；以及在上述沟道长度方向上延伸的多个栅极总线，上述周边电路包含从1个视频信号线将视频数据分配给上述多个源极总线中的n个(n为2以上的整数)源极总线的源极切换电路。

12.根据权利要求1至11中的任意一项所述的有源矩阵基板，在从上述基板的法线方向观看时，上述漏极电极与上述第1栅极电极的重叠面积比上述源极电极与上述第1栅极电极的重叠面积小。

13.根据权利要求1至12中的任意一项所述的有源矩阵基板，上述氧化物半导体层包含In-Ga-Zn-O系半导体。

14.根据权利要求13所述的有源矩阵基板，

上述In-Ga-Zn-O系半导体包含结晶质部分。

说明书

有源矩阵基板

技术领域

[0001] 本发明涉及有源矩阵基板。

背景技术

[0002] 液晶显示装置等所使用的有源矩阵基板具有：具有多个像素的显示区域；以及显示区域以外的区域(非显示区域或边框区域)。在显示区域中按每个像素具备薄膜晶体管(Thin Film Transistor；以下，称为“TFT”)等开关元件。作为这种开关元件，以往以来广泛使用将非晶硅膜作为活性层的TFT(以下，称为“非晶硅TFT”)、将多晶硅膜作为活性层的TFT(以下，称为“多晶硅TFT”)。

[0003] 作为TFT的活性层的材料，已提出使用氧化物半导体来代替非晶硅、多晶硅。将这种TFT称为“氧化物半导体TFT”。氧化物半导体具有比非晶硅高的迁移率。因此，氧化物半导体TFT能比非晶硅TFT高速地动作。

[0004] 在有源矩阵基板的非显示区域，有时会单片(一体)地形成驱动电路等周边电路。通过单片地形成驱动电路，实现由非显示区域的窄小化、安装工序简化所带来的成本降低。
例如，在非显示区域中，有时会单片地形成栅极驱动器电路，以COG(Chip on Glass：玻璃上芯片)方式安装源极驱动器电路。

[0005] 在智能手机等窄边框化要求高的设备中，已提出不仅单片地形成栅极驱动器而且还单片地形成源极切换(Source Shared Driving：SSD；源极共享驱动)电路(例如专利文献1)。SSD电路是从来自源极驱动器的各端子的1个视频信号线向多个源极配线分配视频数据的电路。通过搭载SSD电路，能使非显示区域中的配置端子部的区域(端子部形成区域)更窄。另外，来自源极驱动器的输出数量减少，能减小电路规模，因此能减少驱动器IC的成本。

[0006] 驱动电路、SSD电路等周边电路包含TFT。在本说明书中，将在显示区域的各像素中作为开关元件配置的TFT称为“像素TFT”，将构成周边电路的TFT称为“电路TFT”。在使用氧化物半导体TFT作为像素TFT的有源矩阵基板中，从制造工艺的观点来说，优选形成与像素TFT使用了相同氧化物半导体膜的氧化物半导体TFT作为电路TFT。

[0007] 现有技术文献

[0008] 专利文献

[0009] 专利文献1：国际公开第2011/118079号

发明内容

[0010] 发明要解决的问题

[0011] 氧化物半导体与多晶硅相比迁移率小约1个数量级，因此氧化物半导体TFT与多晶硅TFT相比电流驱动力小。因此，当使用氧化物半导体形成电路TFT中的流过比较大的电流的TFT、例如构成SSD电路的TFT(以下称为“SSD电路用TFT”)时，与使用多晶硅的情况相比需要加大TFT的沟道宽度，TFT的尺寸会变大。为了进一步使非显示区域(边框区域)窄小化，要求进一步减小电路TFT中的流过比较大的电流的TFT的尺寸。

[0012] TFT通常考虑到对位精度而设计为在从基板法线方向观看时源极/漏极电极与栅极电极重叠。然而，当减小TFT的尺寸时，可能会产生源极/漏极电极与栅极电极之间的寄生电容(“栅极-源极/漏极间寄生电容”)Cgd、Cgs对TFT特性的影响变得更显著的问题。其结果是，有可能产生电路TFT的开关速度降低等问题。

[0013] 本发明的实施方式是鉴于上述情况而完成的，其目的在于在单片地形成有包含TFT的周边电路的有源矩阵基板中，确保期望的TFT特性并且减小TFT的尺寸。

[0014] 用于解决问题的方案

[0015] 本发明的一实施方式的有源矩阵基板具有：显示区域，其包含多个像素；以及非显示区域，其设置在上述显示区域的周边，上述有源矩阵基板具备：基板；至少1个TFT，其支撑于上述基板，并且配置在上述非显示区域；以及周边电路，其包含上述至少1个TFT，在上述有源矩阵基板中，上述至少1个TFT具有：第1栅极电极；栅极绝缘层，其覆盖上述第1栅极电极；氧化物半导体层，其以隔着上述栅极绝缘层与上述第1栅极电极至少部分地重叠的方式配置在上述栅极绝缘层上；源极电极，其以与上述氧化物半导体层的一个端部接触的方式配置在上述氧化物半导体层上；以及漏极电极，其以与上述氧化物半导体层的另一个端部接触的方式配置在上述氧化物半导体层上，在从上述基板的法线方向观看时，上述第1栅极电极具有相互相对的第1缘部和第2缘部，上述第1缘部和上述第2缘部在上述至少1个TFT的沟道宽度方向上横穿上述氧化物半导体层而延伸，上述第1缘部和上述第2缘部中的至少一方在与上述氧化物半导体层重叠的区域具有：在上述至少1个TFT的沟道长度方向上凹陷的第1凹部；以及与上述第1凹部在上述沟道宽度方向上相邻的第1部分，在从上述基板的法线方向观看时，上述源极电极或上述漏极电极是与上述第1凹部的至少一部分以及上述第1部分的至少一部分重叠的。

[0016] 在某实施方式中，在从上述基板的法线方向观看时，上述第1缘部和上述第2缘部这两方在与上述氧化物半导体层重叠的区域具有上述第1凹部。

[0017] 在某实施方式中，在从上述基板的法线方向观看时，上述第1缘部和上述第2缘部中的一方在与上述氧化物半导体层重叠的区域具有上述第1凹部，另一方在与上述氧化物半导体层重叠的区域具有：在上述沟道长度方向上突出的第1凸部；以及位于上述第1凸部的两侧的2个切口部，在从上述基板的法线方向观看时，上述源极电极或上述漏极电极是与上述第1凸部的至少一部分以及上述2个切口部的至少一部分重叠的。

[0018] 在某实施方式中，上述第1凹部的上述沟道宽度方向的宽度为上述至少1个TFT的沟道宽度W的20％以上80％以下，上述第1凹部的深度为上述至少1个TFT的沟道长度L的20％以上80％以下。

[0019] 在某实施方式中，在从上述基板的法线方向观看时，上述氧化物半导体层在上述源极电极与上述漏极电极之间具有与上述源极电极、上述漏极电极以及上述第1栅极电极中的任何一者均不重叠的偏移区域，在从上述基板的法线方向观看时，上述偏移区域是与上述第1凹部的一部分重叠的。

[0020] 在某实施方式中，在从上述基板的法线方向观看时，上述源极电极的与上述漏极电极相对的源极缘部和/或上述漏极电极的与上述源极电极相对的漏极缘部具有在上述沟道长度方向上凹陷的第2凹部，上述第2凹部是与上述第1凹部的至少一部分重叠的。

[0021] 在某实施方式中，在从上述基板的法线方向观看时，上述源极电极的与上述漏极电极相对的源极缘部和上述漏极电极的与上述源极电极相对的漏极缘部中的一方具有在上述沟道长度方向上突出的第2凸部，另一方具有在上述沟道长度方向上凹陷的第2凹部，上述第2凸部是与上述第1凸部的至少一部分重叠的，上述第2凹部是与上述第1凹部的至少一部分重叠的。

[0022] 在某实施方式中，还具备配置在上述显示区域的透明电极，上述至少1个TFT还具有隔着绝缘膜配置在上述氧化物半导体层上的第2栅极电极，上述第2栅极电极与上述透明电极使用相同透明导电膜形成。

[0023] 在某实施方式中，在从上述基板的法线方向观看时，上述第2栅极电极具有相互相对的第3缘部和第4缘部，上述第3缘部和上述第4缘部在上述沟道宽度方向上横穿上述氧化物半导体层而延伸，上述第3缘部和上述第4缘部中的至少一方在与上述氧化物半导体层重叠的区域具有在上述沟道长度方向上凹陷的第3凹部，在从上述基板的法线方向观看时，上述第3凹部是与上述第1凹部至少部分地重叠的，上述源极电极或上述漏极电极是与上述第3凹部及上述第1凹部这两方至少部分地重叠的。

[0024] 在某实施方式中，在从上述基板的法线方向观看时，上述第2栅极电极具有相互相对的第3缘部和第4缘部，上述第3缘部和上述第4缘部在上述沟道宽度方向上横穿上述氧化物半导体层而延伸，上述第3缘部和上述第4缘部中的至少一方在与上述氧化物半导体层重叠的区域具有在上述沟道长度方向上突出的第3凸部，在从上述基板的法线方向观看时，上述第3凸部是与上述第1凹部至少部分地重叠的，上述源极电极或上述漏极电极是与上述第3凸部及上述第1凹部这两方至少部分地重叠的。

[0025] 在某实施方式中，在上述显示区域中还具备：在上述沟道宽度方向上延伸的多个源极总线；以及在上述沟道长度方向上延伸的多个栅极总线，上述周边电路包含从1个视频信号线将视频数据分配给上述多个源极总线中的n个(n为2以上的整数)源极总线的源极切换电路。

[0026] 在某实施方式中，在从上述基板的法线方向观看时，上述漏极电极与上述第1栅极电极的重叠面积比上述源极电极与上述第1栅极电极的重叠面积小。

[0027] 在某实施方式中，上述氧化物半导体层包含In-Ga-Zn-O系半导体。

[0028] 在某实施方式中，上述In-Ga-Zn-O系半导体包含结晶质部分。

[0029] 发明效果

[0030] 根据本发明的一实施方式，在单片地形成有包含氧化物半导体TFT的周边电路的有源矩阵基板中，能确保期望的TFT特性并且减小TFT的尺寸。

附图说明

[0031] 图1是示出第1实施方式的有源矩阵基板1000的平面结构的一例的示意图。

[0032] 图2A的(a)和(b)分别是例示单片地形成于有源矩阵基板1000的周边电路所包含的电路TFT(薄膜晶体管30A)的俯视图和截面图。

[0033] 图2B是例示产生了对位偏差的情况下的薄膜晶体管30A的俯视图。

[0034] 图3的(a)是例示第1实施方式的另一电路TFT(薄膜晶体管30B)的俯视图，图3的(b)是产生了对位偏差的情况下的薄膜晶体管30B的俯视图。

[0035] 图4的(a)是例示第1实施方式的另一电路TFT(薄膜晶体管30C)的俯视图，图4的(b)和(c)分别是产生了对位偏差的情况下的薄膜晶体管30C的俯视图。

[0036] 图5是例示第1实施方式的又一电路TFT的俯视图。

[0037] 图6A的(a)和(b)分别是示出比较例1的TFT的俯视图和比较例1的TFT的Vg-Id特性的图。

[0038] 图6B的(a)和(b)分别是示出实施例1的TFT的俯视图和实施例1的TFT的Vg-Id特性的图。

[0039] 图7的(a)和(b)分别是比较例2的TFT和实施例2的TFT的俯视图，图7的(c)是示出比较例2和实施例2的TFT中的偏移宽度Loff和导通电流比的关系的图。

[0040] 图8的(a)和(b)分别是例示第2实施方式的电路TFT(薄膜晶体管30D、30E)的俯视图。

[0041] 图9的(a)和(b)分别是例示第3实施方式的电路TFT(薄膜晶体管30F)的俯视图和截面图。

[0042] 图10的(a)和(b)分别是例示第3实施方式的另一电路TFT(薄膜晶体管30G)的俯视图和截面图，图10的(c)是产生了对位偏差的情况下的薄膜晶体管30G的俯视图。

[0043] 图11的(a)和(b)分别是例示第3实施方式的又一TFT另一电路TFT(薄膜晶体管30H、30I)的俯视图。

[0044] 图12是用于说明有源矩阵基板1000中的SSD电路100的构成和动作的图。

[0045] 图13是例示SSD单位电路110的俯视图。

[0046] 图14的(a)和(b)分别是有源矩阵基板1000中的1个像素区域P的俯视图和沿着IV-IV’线的截面图。

[0047] 图15是示出参考例的薄膜晶体管300的俯视图。

具体实施方式

[0048] (第1实施方式)

[0049] 以下，参照附图说明第1实施方式的有源矩阵基板。以下，以单片地形成有SSD电路和栅极驱动器且安装有源极驱动器的有源矩阵基板为例进行说明。此外，本实施方式的有源矩阵基板只要单片地形成有包含至少1个TFT的周边电路即可。

[0050] ＜有源矩阵基板的结构＞

[0051] 图1是本实施方式的有源矩阵基板1000的平面结构的一例的示意图。

[0052] 有源矩阵基板1000具有显示区域DR和显示区域DR以外的区域(非显示区域或边框区域)FR。显示区域DR包括排列为矩阵状的像素区域P。像素区域P(有时也简称为“像素”)是与显示装置的像素对应的区域。非显示区域FR位于显示区域DR的周边，是无助于显示的区域。

[0053] 非显示区域FR包含形成端子部的端子部形成区域、一体(单片)地设置驱动电路的驱动电路形成区域等。在驱动电路形成区域，例如单片地设置有栅极驱动器GD、SSD电路100等。源极驱动器SD例如安装于有源矩阵基板1000。在图示的例子中，栅极驱动器GD配置在夹着显示区域DR位于两侧的区域FRa，源极驱动器SD安装在位于显示区域DR的下侧的区域FRb。SSD电路100在区域FRb中配置在显示区域DR与源极驱动器SD之间。

[0054] 在显示区域DR形成有：在行方向(x方向)上延伸的多个栅极总线GL；以及在列方向(y方向)上延伸的多个源极总线SL。各像素区域P例如由栅极总线GL和源极总线SL规定。栅极总线GL分别连接到栅极驱动器GD的各端子。源极总线SL分别连接到源极驱动器SD的各端子。

[0055] 各像素区域P具有TFT(以下，称为“像素TFT”)10和像素电极PE。像素TFT10的栅极电极电连接到对应的栅极总线GL，源极电极电连接到对应的源极总线SL。漏极电极电连接到像素电极PE。在将有源矩阵基板1000应用于FFS(Fringe Field Switching：边缘场开关)模式等横电场模式的显示装置的情况下，虽然未图示，但是在有源矩阵基板1000中，设置有由多个像素共用的电极(共用电极)。

[0056] ＜电路TFT的结构＞

[0057] 图2A的(a)和(b)分别是例示单片地形成于本实施方式的有源矩阵基板1000的周边电路所包含的电路TFT(薄膜晶体管30A)的俯视图和截面图。薄膜晶体管30A例如能用作SSD电路的开关元件。此外，本实施方式的有源矩阵基板1000只要具有至少1个薄膜晶体管30A作为电路TFT即可，也可以还包含具有其它结构的电路TFT。

[0058] 薄膜晶体管30A支撑于基板1上，形成在非显示区域。薄膜晶体管30A具备配置在基板1上的栅极电极(也称为“第1栅极电极”。)3、覆盖栅极电极3的栅极绝缘层5、氧化物半导体层7、以及源极电极8和漏极电极9。氧化物半导体层7以隔着栅极绝缘层5与栅极电极3至少部分地重叠的方式配置在栅极绝缘层5上。

[0059] 源极电极8设置在氧化物半导体层7上，与氧化物半导体层7的端部p1接触。漏极电极9设置在氧化物半导体层7上，与氧化物半导体层7的端部(与端部p1相对的端部)p2接触。在本说明书中，将氧化物半导体层7中的与源极电极8接触的部分称为源极接触区域7s，将氧化物半导体层7中的与漏极电极9接触的部分称为漏极接触区域7d。在本实施方式中，在氧化物半导体层7的端部p1配置有源极接触区域7s，在夹着沟道区域7c位于相反侧的另一端部p2配置有漏极接触区域7d。在从基板1的法线方向观看时，位于源极接触区域7s与漏极接触区域7d之间并且与栅极电极3重叠的区域成为“沟道区域7c”。

[0060] 在本说明书中，在与基板1平行的面内，将与在沟道区域7c中电流流动的方向平行的方向DL称为“沟道长度方向”，将与沟道长度方向DL正交的方向DW称为“沟道宽度方向”。沟道区域7c的沿着沟道长度方向DL的长度为沟道长度L，沿着沟道宽度方向DW的长度为沟道宽度W。在本实施方式中，沟道长度方向DL为将端部p1、p2连结的方向。源极接触区域7s、沟道区域7c以及漏极接触区域7d从端部p1向端部p2沿着沟道长度方向DL按该顺序配置。此外，如后所述，根据栅极电极3的形状、氧化物半导体层7和漏极接触区域7d的配置的不同，电流流过沟道区域7c的方向有时不是单向的。在该情况下，设将氧化物半导体层7的端部p1、p2连结的方向、或者将源极接触区域7s与漏极接触区域7d以最短距离连结的方向为沟道长度方向DL。

[0061] 优选源极电极8和漏极电极9设计为在从基板1的法线方向观看时与栅极电极3重叠。源极电极8及漏极电极9与栅极电极3重叠的部分的长度xs、xd能考虑对位精度而设定。

[0062] 在从基板1的法线方向观看时，栅极电极3具有相互相对的第1缘部3e1和第2缘部3e2。第1缘部3e1和第2缘部3e2在大致沟道宽度方向DW上横穿氧化物半导体层7而延伸。在该例子中，第1缘部3e1横穿氧化物半导体层7的一个端部p1，第2缘部3e2横穿氧化物半导体层7的另一个端部p2。栅极电极3的沟道长度方向DL上的宽度wg比氧化物半导体层7的沟道长度方向DL上的宽度ws小。

[0063] 另外，在从基板1的法线方向观看时，第1缘部3e1和第2缘部3e2中的至少一方(在此为第2缘部3e2)在与氧化物半导体层7重叠的区域具有凹部(有时称为“第1凹部”)40。凹部40是指在与基板1平行的面内栅极电极3的缘部在沟道长度方向DL上凹陷的部分。凹部40的平面形状不限于图示那样的矩形。根据栅极电极3的图案化方法的不同，有时凹部40具有U字型等带有圆度的平面形状。另外，在本说明书中，将栅极电极3中的与氧化物半导体层7重叠且与凹部40在沟道宽度方向DW上相邻的部分(在该例子中位于凹部40的两侧的部分)41称为“第1部分”。

[0064] 源极电极8或漏极电极9(在此为漏极电极9)配置为在从基板1的法线方向观看时与栅极电极3的凹部40的至少一部分以及第1部分41的至少一部分重叠。当源极电极8或漏极电极9设计为与栅极电极3的第1部分41以规定的长度xs、xd重叠时，即使在沿着沟道长度方向DL的任何方向上产生了对位偏差，也能确保规定的导通电流。另外，当源极电极8或漏极电极9与栅极电极3的凹部40至少部分地重叠时，能降低栅极-源极/漏极间寄生电容。在该例子中，第2缘部3e2具有凹部40，漏极电极9以与凹部40的一部分(优选为凹部40整体)重叠的方式配置。由此，能减小漏极电极9与栅极电极3的重叠面积，因此能降低栅极-漏极间寄生电容Cgd。

[0065] 在本实施方式中，源极电极8及漏极电极9是与源极总线SL(图1)使用同一导电膜形成的。将与源极总线SL使用同一导电膜形成的层称为“源极金属层”。另外，栅极电极3与栅极总线GL(图1)是使用同一导电膜形成的。将与栅极总线GL使用同一导电膜形成的层称为“栅极金属层”。

[0066] 薄膜晶体管30A由保护层(在此为无机绝缘层)11覆盖。无机绝缘层11配置为与源极电极8及漏极电极9的上表面以及氧化物半导体层7的沟道区域7c接触。

[0067] 以下，参照附图更详细地说明本实施方式的效果。

[0068] 图15是示出参考例的薄膜晶体管300的俯视图。根据薄膜晶体管300的构成，能确保沟道宽度W(在该例子中氧化物半导体层7的宽度为沟道宽度W)并且减小沟道长度方向DL上的TFT的宽度(以下，称为“TFT宽度”)wT，因此能应用于流过比较大的电流的电路TFT。例如特开昭64-84297号公报公开了将具有这种构成的TFT用于显示装置的多路分配器(Demultiplexer)。在薄膜晶体管300中，在从基板1的法线方向观看时源极电极8与栅极电极3重叠的部分形成有栅极-源极间寄生电容Cgs，在漏极电极9与栅极电极3重叠的部分形成有栅极-漏极间寄生电容Cgd。源极电极8及漏极电极9与栅极电极3重叠的部分的长度(重叠长度)xs、xd能考虑对位精度而设定。即，能设定为即使在沟道长度方向DL上产生了对位的情况下，在氧化物半导体层7也不产生与栅极电极3、源极电极8以及漏极电极9中的任何一者均不重叠的区域(偏移区域)。然而，当试图进一步使薄膜晶体管300高精细化时(即，当进一步缩短沟道长度L时)，与沟道长度L的重叠长度xs、xd的比例变高，寄生电容Cgs、Cgd对TFT特性的影响也变大。

[0069] 对此，本实施方式的薄膜晶体管30A(图2A)在栅极电极3的第1缘部3e1或第2缘部3e2具有在沟道长度方向DL上凹陷的凹部40。在从基板1的法线方向观看时，凹部40的一部分或整体是与源极电极8或漏极电极9重叠的。因此，与薄膜晶体管300相比，栅极电极3与源极电极8或漏极电极9的重叠面积小了凹部40与源极电极8或漏极电极9重叠的部分的面积的量，其结果是，能降低栅极-源极/漏极间寄生电容Cgd、Cgs。另一方面，源极电极8及漏极电极9与栅极电极3(或栅极电极3的第1部分41)重叠的部分的长度xs、xd与薄膜晶体管300同样能考虑对位精度而设定。因此，在薄膜晶体管30A与薄膜晶体管300中TFT宽度wT成为相同。因此，根据本实施方式，与薄膜晶体管300相比能将寄生电容(Cgs与Cgd之和)抑制得较小并且将TFT宽度wT降低到与薄膜晶体管300为相同程度。

[0070] 另外，根据本实施方式，即使在产生了对位偏差的情况下也能确保规定的导通电流，因此能维持高的可靠性并且降低寄生电容Cgd、Cgs。在薄膜晶体管30A中，例如，当在沟道长度方向DL上产生了栅极金属层与源极金属层的对位偏差时，有可能如图2B所示，在从基板1的法线方向观看时，源极电极8或漏极电极9(在此为漏极电极9)与凹部40部分地重叠，在氧化物半导体层7产生偏移区域7off。偏移区域7off是指在从基板1的法线方向观看时位于氧化物半导体层7中的沟道区域7c与源极电极8及漏极电极9之间并且与源极电极8、漏极电极9以及栅极电极3中的任何一者均不重叠的区域。将偏移区域7off的沟道长度方向DL的宽度Loff设为“偏移宽度”。偏移宽度Loff为长度xd、xs以下。一般地，当产生了偏移区域时，由于在TFT的导通状态下偏移区域与沟道区域相比电阻较高，因此存在TFT的导通电流变小的问题。对此，在本实施方式中，在氧化物半导体层7中偏移区域7off的在沟道宽度方向DW上相邻的区域7n是与栅极电极3的第1部分41重叠的，能作为沟道区域7c发挥功能。这样，偏移区域7off未形成在氧化物半导体层7中的沟道区域7c与源极接触区域7s或漏极接触区域7d之间，因此能抑制偏移区域7off所引起的导通电流的减小。

[0071] 凹部40的宽度(最大宽度)f1例如可以为氧化物半导体层7的沟道宽度W的20％以上，优选为30％以上。由此，能更有效地减小栅极-源极/漏极重叠面积。另外，宽度f1也可以为氧化物半导体层7的沟道宽度W的80％以下，优选为50％以下。由此，即使由于对位偏差而产生了偏移区域7off，也能更有效地抑制偏移区域7off所引起的导通电流的减小。

[0072] 凹部40的沟道长度方向的深度(台阶的最大值)h1优选能设定为不到栅极电极3与源极电极8或漏极电极9的沿着沟道长度方向DL的重叠长度xs、sd。由此，不易产生偏移区域7off，即使产生了偏移区域7off也能减小其面积。长度xs、xd根据制造装置等而不同，但是例如为1.5μm以上3.0μm以下。凹部40的深度h1可以为氧化物半导体层7的沟道长度L(源极接触区域7s与漏极接触区域7d的距离的最小值)的1倍以下，优选为80％以下。由此，能确保导通电流并且将寄生电容抑制得较小。另一方面，深度h1也可以为氧化物半导体层7的沟道长度L的20％以上，优选为50％以上。由此，能更有效地减小栅极-源极/漏极重叠面积。

[0073] 薄膜晶体管30A例如也可以是构成SSD电路的开关用的TFT(以下，称为SSD电路用TFT)等流过比较大的电流的电路TFT。由此，能增大电路TFT的沟道宽度W而确保导通电流并且减小电路TFT的沟道长度方向的宽度(TFT宽度)，因此能实现窄边框化。特别是，当将本实施方式应用于源极总线SL的排列间距窄(例如10μm以下)的高清晰的有源矩阵基板时，能在相邻的2个源极总线SL之间配置SSD电路用TFT，因此是有利的。

[0074] 薄膜晶体管30A的结构不限于图2A所示的例子。例如，也可以仅栅极电极3的第1缘部3e1具有凹部40。但是，为了抑制寄生电容所引起的电路特性的降低，优选减小栅极-漏极间寄生电容Cgd。换句话说，优选设计为在从基板1的法线方向观看时，漏极电极9与栅极电极3的重叠面积比源极电极8与栅极电极3的重叠面积小。因此，当仅在栅极电极3的第1缘部3e1和第2缘部3e2中的任意一方设置凹部40的情况下，优选将其设置在位于漏极侧的第2缘部3e2。

[0075] 此外，栅极电极3也可以在从基板1的法线方向观看时在缘部3e1、3e2这两方具有凹部40。另外，也可以在一个缘部空开间隔配置2个以上的凹部40。而且，也可以在一个缘部具有凹部，在另一个缘部具有凸部。栅极电极3的凹部40和凸部不限于矩形，也可以具有带有圆度的形状。同样地，源极电极8和漏极电极9的平面形状也不作特别限定。但是，优选源极电极8和漏极电极9不具有梳形结构(参照专利文献1)。当具有梳形结构时，TFT的尺寸和寄生电容有可能增大。

[0076] 图3的(a)是例示本实施方式的另一电路TFT(薄膜晶体管30B)的俯视图，图3的(b)是产生了对位偏差的情况下的薄膜晶体管30B的俯视图。

[0077] 在薄膜晶体管30B中，在从基板1的法线方向观看时，栅极电极3的第1缘部3e1和第2缘部3e2这两方在与氧化物半导体层7重叠的区域具有凹部40s、40d(有时总称为“凹部
40”)，这一点与薄膜晶体管30A不同。源极电极8及漏极电极9是与对应的凹部40的至少一部分重叠的。在图示的例子中，源极电极8及漏极电极9是与对应的凹部40整体重叠的。

[0078] 根据这种构成，不仅能降低薄膜晶体管30B的栅极-漏极间寄生电容Cgd，也能降低栅极-源极间寄生电容Cgs。因此，能更有效地抑制寄生电容的影响并且减小薄膜晶体管30B的沟道长度方向DL上的宽度wT。另外，如图3的(b)所示，即使在沟道长度方向DL上产生了对位偏差，产生了偏移区域7off，偏移区域7off的在沟道长度方向DL上相邻的区域7n也是与栅极电极3的第1部分41重叠的，能作为沟道区域7c发挥功能。因此，能确保规定的导通电流。

[0079] 图4的(a)是例示本实施方式的另一电路TFT(薄膜晶体管30C)的俯视图，图4的(b)和(c)分别是产生了对位偏差的情况下的薄膜晶体管30C的俯视图。

[0080] 在薄膜晶体管30C中，在从基板1的法线方向观看时，栅极电极3的第1缘部3e1和第2缘部3e2中的一方(在此为第2缘部3e2)在与氧化物半导体层7重叠的区域具有凹部40，另一方(在此为第1缘部3e1)在与氧化物半导体层7重叠的区域具有凸部(也称为第1凸部)42。
凸部42是指在与基板1平行的面内栅极电极3的缘部在沟道长度方向DL上突出的部分。换句话说，栅极电极3的缘部空开间隔具有2个切口部43，位于这些切口部43之间的部分成为凸部42。在从基板1的法线方向观看时，源极电极8和漏极电极9中的一方(在此为漏极电极9)是与凹部40的至少一部分以及第1部分41的至少一部分重叠的，另一方(在此为源极电极8)是与凸部42的至少一部分以及切口部43的至少一部分重叠的。源极电极8和漏极电极9也可以是与凸部42整体或凹部40整体重叠。

[0081] 根据这种构成，与参考例的薄膜晶体管300(图15)相比，能将栅极电极3与漏极电极9的重叠面积减小漏极电极9与栅极电极3的凹部40的重叠面积的量，因此能降低栅极-漏极间寄生电容Cgd。另外，能将栅极电极3与源极电极8的重叠面积减小源极电极8与栅极电极3的切口部43的重叠面积的量，因此也能降低栅极-源极间寄生电容Cgs。

[0082] 栅极电极3的凸部42的宽度f2和高度h2分别能设定在与凹部40的宽度f1和深度h1同样的范围内。另外，源极电极8与栅极电极3的凸部42重叠的部分的长度xs以及漏极电极9与栅极电极3的第1部分41重叠的部分的长度xd分别能考虑对位精度而设定。即使在沿着沟道长度方向DL的任何方向上产生了对位偏差，也不会跨整个沟道宽度W而产生偏移区域，因此能确保规定的导通电流。

[0083] 例如，如图4的(b)所示，当栅极金属层与源极金属层的对位在沟道长度方向DL上产生了偏差时，氧化物半导体层7的一部分有时会与栅极电极3的切口部43重叠而成为偏移区域7off。在该情况下，位于2个偏移区域7off之间的区域7n也是与栅极电极3的凸部42重叠的，能作为沟道区域7c发挥功能。因此，在源极接触区域7s与沟道区域7c之间不产生偏移区域7off，因此能降低导通电流的降低。

[0084] 同样地，如图4的(c)所示，当栅极金属层与源极金属层的对位在与图4的(b)相反的方向产生了偏差时，氧化物半导体层7的一部分有时会与栅极电极3的凹部40重叠而成为偏移区域7off。在该情况下，位于偏移区域7off的两侧的区域7n也是与栅极电极3的第1部分41重叠的，能作为沟道区域7c发挥功能。因此，在漏极接触区域7d与沟道区域7c之间不产生偏移区域7off，因此能抑制导通电流的降低。

[0085] 在薄膜晶体管30C中，也能将TFT宽度wT降低到与薄膜晶体管30A、30B为相同程度。但是，薄膜晶体管30C的栅极电极3的沟道长度方向DL上的宽度wg例如为L+xd(或L+xs)，比薄膜晶体管30A、30B的宽度wg(L+xd+xs)小。

[0086] 本实施方式的电路TFT的结构不限于上述结构。例如，在薄膜晶体管30A～C中，也可以将栅极电极3的凹部40、凸部42的尺寸设定为使得在从基板1的法线方向观看时，漏极电极9与栅极电极3的重叠面积比源极电极8与栅极电极3的重叠面积小。例如在薄膜晶体管30B中，栅极电极3的凹部40d的宽度也可以比凹部40s的宽度大。由此，能进一步降低栅极-漏极间寄生电容Cgd。

[0087] 另外，在图2A～图4所示的例子中，栅极电极4的凹部40或凸部42配置在沟道宽度W的中央附近，但是凹部40或凸部42也可以配置在从中央偏离开的位置。

[0088] 而且，薄膜晶体管30A～30C也可以设计为氧化物半导体层7在位于栅极电极3的凹部40(或切口部43)上的区域具有规定的宽度以下(例如偏移宽度Loff：2μm以下)的偏移区域7off。图5是例示在薄膜晶体管30B中故意设置了偏移区域7off的TFT结构的俯视图。这样，通过故意形成偏移区域7off，能维持规定的截止电流并且进一步降低寄生电容。

[0089] ＜TFT特性＞

[0090] 本申请的发明人制作了在栅极电极3不设置凹部的比较例1的TFT和在栅极电极3设置有凹部40的实施例1的TFT，并测定了Vg-Id特性，因此说明其结果。

[0091] 图6A的(a)和(b)分别是示出比较例1的TFT的俯视图和比较例1的TFT的Vg-Id特性的图。图6B的(a)和(b)分别是示出实施例1的TFT的俯视图和实施例1的TFT的Vg-Id特性的图。比较例1的TFT具有与前面参照图15描述的薄膜晶体管300同样的构成。实施例1的TFT在栅极电极3的第1缘部3e1和第2缘部3e2这两方具有凹部40(与前面参照图4描述的薄膜晶体管30B同样)。

[0092] 将实施例1的TFT和比较例1的TFT的沟道长度L、沟道宽度W、栅极电极3与源极电极8及漏极电极9的重叠长度xs、xd和TFT宽度wT以及实施例1的TFT的凹部40尺寸(宽度f1和深度h1)示出在图6A的(a)和图6B的(a)中。凹部40的尺寸设定为使得实施例1的TFT的源极/漏极电极与栅极电极的重叠面积为比较例1的TFT的重叠面积的约50％。

[0093] Vg-Id特性的测定是使用半自动探测器(4156C)装置在室温进行的。将栅极扫描电压Vg设为-10V～+30V，将漏极电压Vd设为0.1V和20V。另外，从各TFT的Vg-Id特性的测定结果算出了场效应迁移率μ。

[0094] 从图6A的(b)和图6B的(b)所示的结果可知，比较例1和实施例1的TFT具有大致相同的性能。因此得以确认，即使在栅极电极3中设置凹部40而减小栅极-源极/漏极间寄生电容Cgs、Cgd，也能确保规定的TFT特性。

[0095] 接着，调查了氧化物半导体层7具有偏移区域7off的情况下的导通电流的变化。

[0096] 图7的(a)和(b)分别是比较例2的TFT和实施例2的TFT的俯视图。比较例2和实施例2的TFT分别在氧化物半导体层7的源极测和漏极侧形成有偏移区域7off，这一点与比较例1和实施例1的TFT(图6A、图6B)不同。此外，在这些TFT中，在氧化物半导体层7的源极侧和漏极侧这两侧形成有偏移区域7off，但是在由于对位偏差而产生偏移区域7off的情况下，能仅在源极侧或漏极侧产生偏移区域7off。

[0097] 在此，通过使比较例2和实施例2的TFT的源极电极8和漏极电极9在远离沟道区域7c的方向上移动，使偏移区域7off的宽度(偏移宽度)Loff不同，算出了偏移宽度Loff与导通电流比的关系。将结果示出在图7的(c)中。横轴为偏移宽度Loff，当源极电极8及漏极电极9与栅极电极3重叠时，以正表示Loff，当源极电极8及漏极电极9与栅极电极3不重叠时，以负表示Loff。即，Loff为正的情况表示偏移区域7off的沟道长度方向的宽度，Loff为负的情况表示源极电极8及漏极电极9与栅极电极3的重叠长度。纵轴的“导通电流比”为偏移宽度Loff为零时的相对于导通电流的比。

[0098] 从该结果可知，在实施例2的TFT中，与比较例2的TFT相比，能抑制偏移区域7off所引起的导通电流的减小。考虑这是因为，在实施例2的TFT中，位于氧化物半导体层7的偏移区域7off的两侧的区域7n与栅极电极3的第1部分41重叠，能作为沟道区域7c发挥功能，因此能抑制导通电流的减小。

[0099] 另外可知，在实施例2的TFT中，如果偏移宽度Loff不到2μm，则导通电流比为约80％以上，如果偏移宽度Loff为1μm以下，则导通电流比为约90％以上。因此得以确认，如果考虑对位精度而设定为偏移宽度Loff比规定的宽度小，则能确保规定的TFT特性。

[0100] (第2实施方式)

[0101] 以下，参照附图说明第2实施方式的有源矩阵基板中的电路TFT。在以下的说明中，主要说明与第1实施方式的不同点，对于与第1实施方式同样的构成省略说明。

[0102] 在第2实施方式的电路TFT中，在从基板的法线方向观看时源极电极或漏极电极具有凹部或凸部，这一点与第1实施方式的电路TFT不同。

[0103] 图8的(a)和(b)分别是例示本实施方式的电路TFT(薄膜晶体管30D、30E)的俯视图。对与图2A～图4同样的构成要素标注相同附图标记。

[0104] 薄膜晶体管30D、30E的源极电极8具有与漏极电极9相对的缘部(以下，称为“源极缘部”)8e。同样地，漏极电极9具有与源极电极8相对的缘部(以下，称为“漏极缘部”)9e。源极缘部8e和/或漏极缘部9e在与氧化物半导体层7重叠的区域中具有在沟道长度方向DL上突出的凸部(也称为“第2凸部”)52或在沟道长度方向DL上凹陷的凹部(也称为“第2凹部”)50。在从基板1的法线方向观看时，凹部50或凸部52的至少一部分配置为与栅极电极3的凹部40重叠。

[0105] 在图8的(a)所示的薄膜晶体管30D中，在从基板1的法线方向观看时，源极电极8的源极缘部8e具有凹部50s，漏极电极9的漏极缘部9e具有凹部50d，这一点与薄膜晶体管30B不同。在从基板1的法线方向观看时，源极电极8和漏极电极9的凹部50s、50d(有时总称为“凹部50”)分别与栅极电极3的凹部40s、40d(有时总称为“凹部40”)的至少一部分重叠。氧化物半导体层7中的、源极电极8的凹部50s与栅极电极3的凹部40s重叠的部分以及漏极电极9的凹部50d与栅极电极3的凹部40d重叠的部分分别成为偏移区域7off。

[0106] 根据这种构成，能使栅极电极3与源极电极8及漏极电极9的重叠面积比薄膜晶体管30B小，因此能进一步降低源极/漏极电极与栅极电极之间的寄生电容Cgd、Cgs。另外，即使设置偏移区域7off，与图5所示的例子相比，也能将TFT宽度wT抑制得较小。而且，在沟道长度方向DL上产生了对位偏差的情况下，与薄膜晶体管30B相比，栅极电极3与源极电极8或漏极电极9的重叠面积的增大得到抑制。

[0107] 栅极电极3的凹部40的深度h1和源极电极8、漏极电极9的凹部50的深度h3例如可以设定为使得偏移区域7off的宽度Loff为2μm以下。由此，能更可靠地抑制偏移区域7off所引起的导通电流的降低。凹部50的深度h3也可以比凹部40的深度h1小。源极电极8、漏极电极9的凹部50的宽度f3也可以设定在与栅极电极3的凹部40的宽度f1相同的范围内。

[0108] 如图所示，源极电极8、漏极电极9的凹部50的宽度f3也可以比栅极电极3的凹部40的宽度f1小。在该情况下，源极电极8、漏极电极9的凹部50的侧壁部分配置在沟道区域7c上。由此，不仅能如箭头81所示使电流按直线状流动，也能如箭头82所示，通过凹部50s、50d的侧壁部分使电流按曲线状流动，因此能更有效地抑制偏移区域7off所引起的导通电流的降低。

[0109] 此外，在图8的(a)中，在源极电极8和漏极电极9这两方设置有凹部50，但是也可以仅在任意一方设置凹部50。栅极电极3只要在源极电极8或漏极电极9的凹部的下方具有凹部40即可，也可以仅在第1缘部3e1和第2缘部3e2中的一方具有凹部40。

[0110] 在图8的(b)所示的薄膜晶体管30E中，在从基板1的法线方向观看时，栅极电极3在与氧化物半导体层7重叠的区域中，在第1缘部3e1和第2缘部3e2中的一方(在此为第2缘部3e2)具有凸部42，在另一方(在此为第1缘部3e1)具有凹部40。另外，源极电极8的源极缘部
8e和漏极电极9的漏极缘部9e中的一方(在此为漏极缘部9e)具有凸部52，另一方(在此为源极缘部8e)具有凹部50。在该例子中，漏极缘部9e具有空开间隔配置的2个切口部53，位于这些切口部53之间的部分成为凸部52。在从基板1的法线方向观看时，漏极电极9的凸部52与是栅极电极3的凹部40的至少一部分重叠的，源极电极8的凹部50是与栅极电极3的凸部42的至少一部分重叠的。氧化物半导体层7中的与源极电极8的凹部50和栅极电极3的凹部40重叠的部分以及与漏极电极9的切口部53和栅极电极3的切口部43重叠的部分分别成为偏移区域7off。

[0111] 根据这种构成，例如与薄膜晶体管30C相比，能减小栅极电极3与源极电极8及漏极电极9的重叠面积，因此能降低源极/漏极电极与栅极电极之间的寄生电容Cgd、Cgs。另外，在沟道长度方向DL上产生了对位偏差的情况下，与薄膜晶体管30C相比，栅极电极3与源极电极8或漏极电极9的重叠面积的增大得到抑制。

[0112] 栅极电极3的凹部40的深度h1和凸部42的高度h2以及源极电极8或漏极电极9的凹部50的深度h3和凸部52的高度h4例如可以设定为使得偏移区域7off的宽度Loff不到2μm。由此，能更可靠地抑制偏移区域7off所引起的导通电流的降低。凹部50的深度h3也可以比凹部40的深度h1小。另外，凸部52的高度h4也可以比凸部42的高度h2小。源极电极8或漏极电极9的凹部50、凸部52的宽度f3、f4也可以设定在与栅极电极3的凹部40、凸部42的宽度f1、f2相同的范围内。

[0113] 如图所示，源极电极8、漏极电极9的凹部50、凸部52的宽度f3、f4也可以比栅极电极3的凹部40、凸部42的宽度f1、f2小。在该情况下，源极电极8、漏极电极9的凹部50、凸部52的侧壁部分配置在沟道区域7c上。由此，不仅能如箭头83所示使电流按直线状流动，也能如箭头84所示，通过凹部50和凸部52的侧壁部分使电流按曲线状流动，因此能更有效地抑制偏移区域7off所引起的导通电流的降低。

[0114] 此外，也可以在栅极电极3的第1缘部3e1设置凸部42，在第2缘部3e2设置凹部40，并且在源极电极8设置凸部52，在漏极电极9设置凹部50。

[0115] (第3实施方式)

[0116] 以下，参照附图说明第3实施方式的有源矩阵基板中的电路TFT。在以下的说明中，主要说明与第1实施方式的不同点，对于与第1实施方式同样的构成省略说明。

[0117] 第3实施方式的电路TFT在氧化物半导体层7的基板1侧以及与基板1相反的一侧分别具有栅极电极(双栅结构)，这一点与第1实施方式的电路TFT不同。

[0118] 图9的(a)和(b)分别是例示本实施方式的电路TFT(薄膜晶体管30F)的俯视图和截面图。

[0119] 薄膜晶体管30F在氧化物半导体层7的上方，即在氧化物半导体层7的与基板1相反的一侧也具有另一栅极电极(以下，称为“上部栅极电极”。有时也称为“第2栅极电极”)23。其它结构例如与图3所例示的薄膜晶体管30B同样。

[0120] 上部栅极电极23隔着绝缘膜配置在氧化物半导体层7上。在从基板1的法线方向观看时，上部栅极电极23是与氧化物半导体层7至少部分地重叠的。在该例子中，薄膜晶体管30F由无机绝缘层11(钝化膜)覆盖，在无机绝缘层11上配置有上部栅极电极23。即，无机绝缘层11兼作上部栅极电极23的栅极绝缘膜。在本实施方式中，将位于氧化物半导体层7与栅极电极3之间的栅极绝缘膜称为“第1栅极绝缘膜”，将位于氧化物半导体层7与上部栅极电极23之间的栅极绝缘膜称为“第2栅极绝缘膜”来进行区别。另外，上部栅极电极23配置为在从基板1的法线方向观看时，与源极电极8和漏极电极9部分地重叠。重叠的部分的沟道长度方向DL的长度也可以等于栅极电极3与源极电极8及漏极电极9的重叠长度xd、xs。

[0121] 上部栅极电极23例如也可以是与配置在显示区域的透明电极(例如像素电极)使用相同透明导电膜形成的透明的电极。在应用到横电场模式的显示装置的有源矩阵基板中，下部透明电极和上部透明电极隔着电介质层配置在显示区域。下部透明电极和上部透明电极中的一方是像素电极，另一方是共用电极。在该情况下，上部栅极电极23能与下部透明电极或上部透明电极使用相同透明导电膜来形成。在与下部透明电极使用相同透明导电膜形成上部栅极电极23的情况下，作为钝化膜的无机绝缘层11能作为第2栅极绝缘膜发挥功能。在与上部透明电极使用相同透明导电膜形成上部栅极电极23的情况下，无机绝缘层11和电介质层17能作为第2栅极绝缘膜发挥功能。

[0122] 在图9所示的例子中，上部栅极电极23具有与栅极电极3同样的平面形状。即，上部栅极电极23也可以在与栅极电极3的凹部40s、40d(有时总称为“凹部40”)对应的位置具有凹部(也称为第3凹部)60s、60d(有时总称为“凹部60”)。更具体地说，在从基板1的法线方向观看时，上部栅极电极23具有相互相对的缘部(也称为第3缘部)23e1和缘部(也称为第4缘部)23e2，缘部23e1、23e2在沟道宽度方向DW上横穿氧化物半导体层7而延伸。缘部23e1、23e2在从基板1的法线方向观看时与氧化物半导体层7重叠的区域具有：在沟道长度方向DL上凹陷的凹部60s、60d；以及在沟道宽度方向DW上与凹部60s、60d相邻的第2部分61。在从基板1的法线方向观看时，凹部60s与凹部40s是至少部分地重叠的，凹部60d与凹部40d是至少部分地重叠的。

[0123] 源极电极8和漏极电极9分别与栅极电极3的凹部40和第1部分41至少部分地重叠，并且与上部栅极电极23的凹部60和第2部分61至少部分地重叠。上部栅极电极23与源极电极8及漏极电极9的重叠面积变小上部栅极电极23的凹部60与源极电极8及漏极电极9的重叠面积的量，因此与在上部栅极电极23不形成凹部的情况相比，能将寄生电容抑制得较小。

[0124] 本实施方式的薄膜晶体管30F由于具有具备栅极电极3和上部栅极电极23的双栅结构，因此与单栅结构TFT相比，能使导通电流增加，能实现更高的电流驱动力。另外，根据本实施方式，能降低栅极电极3与源极电极8及漏极电极9之间的寄生电容以及上部栅极电极23与源极电极8及漏极电极9之间的寄生电容，并且降低薄膜晶体管30F的尺寸(沟道长度方向DL上的宽度wT)。另外，即使在产生了对位偏差的情况下也能确保规定的导通电流，因此能维持高的可靠性并且降低寄生电容。

[0125] 上部栅极电极23的凹部60的宽度f5和深度h5分别能设定在与栅极电极3的凹部40的宽度f1和深度h1同样的范围内。宽度f5可以与宽度f1相同，也可以比宽度f1小。由此，能更有效地抑制寄生电容的增大。深度h5可以与栅极电极3的凹部40的深度h1相同，也可以比深度h1小。如图所示，也可以设计为在从基板1的法线方向观看时，凹部60和凹部40大致对齐。

[0126] 此外，在图9中，上部栅极电极23在2个缘部23e1、23e2这两方设置有凹部60，但是也可以仅在任意一方设置凹部60。栅极电极3只要至少在上部栅极电极23的凹部的下方具有凹部40即可，也可以仅在第1缘部3e1和第2缘部3e2中的一方具有凹部40。

[0127] 图10的(a)和(b)分别是例示本实施方式的另一电路TFT(薄膜晶体管30G)的俯视图和截面图。

[0128] 在薄膜晶体管30G中，上部栅极电极23具有与栅极电极3不同的平面形状，这一点与图9所示的薄膜晶体管30F不同。在薄膜晶体管30G中，上部栅极电极23在与栅极电极3的凹部40对应的位置分别具有在沟道长度方向DL上突出的凸部(也称为第3凸部)62s、62d(有时总称为“凸部62”)。在该例子中，在从基板1的法线方向观看时，上部栅极电极23的缘部23e1和缘部23e2中的至少一方(在此为两方)在从基板1的法线方向观看时与氧化物半导体层7重叠的区域具有在沟道长度方向DL上突出的凸部62。换句话说，在缘部23e1、23e2，在与氧化物半导体层7重叠的区域中空开间隔配置有2个切口部63，位于这些切口部63之间的部分成为凸部62。

[0129] 在从基板1的法线方向观看时，上部栅极电极23的凸部62与栅极电极3的凹部40是至少部分地重叠的。另外，源极电极8和漏极电极9分别与栅极电极3的凹部40s和第1部分41至少部分地重叠，与上部栅极电极23的凸部62s和切口部63至少部分地重叠。上部栅极电极23与源极电极8及漏极电极9的重叠面积变小上部栅极电极23的切口部63与源极电极8及漏极电极9的重叠面积的量，因此与在上部栅极电极23中不形成凸部的情况相比，能将寄生电容抑制得较小。

[0130] 薄膜晶体管30G由于具有具备栅极电极3和上部栅极电极23的双栅结构，因此能实现更高的电流驱动力。另外，根据该构成，能降低栅极电极3与源极电极8及漏极电极9之间的寄生电容以及上部栅极电极23与源极电极8及漏极电极9之间的寄生电容，并且减小薄膜晶体管30F的尺寸(沟道长度方向DL上的宽度wT)。

[0131] 另外，在薄膜晶体管30G中，能更有效地抑制在沟道长度方向DL上产生了对位偏差时的导通电流的降低。当产生了栅极金属层与源极金属层的对位偏差时，有时会如图10的(c)所示，在从基板1的法线方向观看时，在氧化物半导体层7中的位于凹部40上的部分，产生与栅极电极3、源极电极8以及漏极电极9中的任何一者均不重叠的区域70。即使在该情况下，该区域70也与上部栅极电极23的凸部62重叠，因此不会成为偏移区域，能作为沟道区域7c发挥功能。因此，即使产生了对位偏差，也能更可靠地确保规定的导通电流。

[0132] 上部栅极电极23的凸部62的宽度f6和高度h6分别能设定在与栅极电极3的凹部40的宽度f1和深度h1同样的范围内。宽度f6可以与栅极电极3的凹部40的宽度f1相同，也可以比宽度f1小。由此，能更有效地抑制寄生电容的增大。高度h6可以与栅极电极3的凹部40的深度h1相同，也可以比深度h1小。如图所示，也可以设计为在从基板1的法线方向观看时，凸部62与凹部40大致对齐。

[0133] 此外，在图10中，上部栅极电极23在2个缘部23e1、23e2这两方设置有凹部60，但是也可以仅在任意一方设置凹部60。栅极电极3只要至少在上部栅极电极23的凹部60的下方具有凹部40即可，也可以仅在第1缘部3e1和第2缘部3e2中的一方具有凹部40。

[0134] 图11的(a)和(b)分别是例示本实施方式的又一TFT另一电路TFT(薄膜晶体管30H、30I)的俯视图。

[0135] 在图11的(a)所示的薄膜晶体管30H中，也可以在从基板1的法线方向观看时，栅极电极3的一个缘部具有凸部42，另一个缘部具有凹部40，上部栅极电极23的一个缘部具有凸部62，另一个缘部具有凹部60。上部栅极电极23具有与栅极电极3同样的平面形状。即，上部栅极电极23的凸部62与栅极电极3的凸部42对应地配置，与凸部42至少部分地重叠。上部栅极电极23的凹部60与栅极电极3的凹部40对应地配置，与凹部40至少部分地重叠。

[0136] 在图11的(b)所示的薄膜晶体管30I中，上部栅极电极23具有与栅极电极3不同的平面形状，这一点与薄膜晶体管30H不同。在薄膜晶体管30I中，在从基板1的法线方向观看时，上部栅极电极23的凸部62与栅极电极3的凹部40对应地配置，与凹部40至少部分地重叠。上部栅极电极23的凹部60与栅极电极3的凸部42对应地配置，与凸部42至少部分地重叠。在薄膜晶体管30I中，与薄膜晶体管30G同样，不易在氧化物半导体层7形成偏移区域。因此，能更可靠地确保规定的导通电流，因此是有利的。

[0137] (SDD电路的构成和动作)

[0138] 第1～第3实施方式中所说明的薄膜晶体管30A～30I例如能应用于设置在显示装置的周边区域的SSD电路的开关元件(“SSD电路用TFT”)。

[0139] 图12是用于说明本实施方式的有源矩阵基板1000中的SSD电路100的构成和动作的图。

[0140] 在源极驱动器SD与显示区域DR之间配置有SSD电路100。SSD电路100包含多个SSD单位电路110(1)～110(i)(i是2以上的整数)(以下，有时总称为“SSD单位电路110”)。SSD电路100和源极驱动器SD由设置于非显示区域FR的控制电路150控制。

[0141] 源极驱动器SD的输出引脚PIN分别连接着多个视频信号线DO(1)～DO(i)(有时总称为“视频信号线DO”)中的任意一个视频信号线。1个视频信号线DO与被分成一组的n个(n为2以上的整数，在此n＝3)源极总线SL相对应。在视频信号线DO与被分成一组的源极总线SL之间，以视频信号线为单位设置有SSD单位电路110。SSD单位电路110从1个视频信号线DO将视频数据分配给n个源极总线SL。

[0142] 在本说明书中，将多个视频信号线DO(1)～DO(i)中的第N个视频信号线设为DO(N)(N为从1到i的整数)，将与视频信号线DO(N)相对应的SSD单位电路110和源极总线SL分别设为110(N)、SL(N-1)～SL(N-n)。源极总线SL(N-1)～SL(N-n)例如可以是与R、G、B像素相对应的(即n＝3)。

[0143] 各个SSD单位电路110(N)具备：连接到视频信号线DO(N)的n个分支配线B 1～Bn；n个控制信号线SW1～SWn；以及n个SSD电路用TFT30(1)～30(n)(以下，有时总称为“SSD电路用TFT30”)。控制信号线SW1～SWn连接到控制电路150。

[0144] SSD电路用TFT30作为选择开关发挥功能。SSD电路用TFT30的栅极电极电连接到控制信号线SW1～SWn中的对应的1个控制信号线。SSD电路用TFT30的源极电极电连接到分支配线B1～Bn中的对应的1个分支配线。SSD电路用TFT30的漏极电极连接到源极总线SL(N-1)～SL(N-3)中的对应的1个源极总线。

[0145] 选择信号从控制信号线SW1～SW3供应到SSD电路用TFT30的栅极电极。选择信号规定了同一组内的选择开关的导通期间，与来自源极驱动器SD的时间序列的信号输出是同步的。SSD单位电路110(N)将通过分时地进行视频信号线DO(N)的输出而得到的数据电位按时间序列向多个源极总线SL(N-1)～源极总线SL(N-n)写入(分时驱动)。由此，能削减源极驱动器SD的输出引脚PIN的数量，因此能进一步减小非显示区域FR的面积(窄边框化)。

[0146] 此外，使用SSD电路100的显示装置的动作、分时驱动的时序图等例如公开于特开2008-225036号公报、特开2006-119404号公报、国际公开2011/118079号(专利文献1)等。在本说明书中，为了参考，援引特开2008-225036号公报、特开2006-119404号以及国际公开
2011/118079号公报的全部公开内容。

[0147] 图13是例示本实施方式的SSD单位电路110的俯视图。在此，SSD单位电路110是针对与R、G、B像素相对应的源极总线SL(1)～SL(3)配置的(即n＝3)。

[0148] SSD单位电路110具备：支撑于基板1的3个SSD电路用TFT30(1)～(3)(以下，有时总称为“SSD电路用TFT30”)；从显示区域DR延伸设置的源极总线SL(1)～SL(3)(以下，有时总称为“源极总线SL”)；1个视频信号线DO；分支配线B1～B3(以下，有时总称为“分支配线B”)；以及控制信号线SW1～SW3(以下，有时总称为“控制信号线SW”)。视频信号线DO电连接到分支配线B1～B3。在该例子中，源极总线SL在y方向上延伸，控制信号线SW在与y方向交叉的x方向上延伸。另外，分支配线B、视频信号线DO形成在源极金属层内。另外，栅极电极3和控制信号线SW形成在栅极金属层内。

[0149] SSD电路用TFT30分别具有与前面参照图3描述的薄膜晶体管30B同样的结构。此外，作为替代，也可以具有与其它薄膜晶体管30A、30C～30I同样的结构。

[0150] 在本实施方式中，SSD电路用TFT30分别配置在相邻的2个源极总线SL之间。在该例子中，SSD电路用TFT30配置为其沟道长度方向DL与x方向大致平行，沟道宽度方向DW与y方向大致平行。

[0151] 源极总线SL从显示区域在y方向上延伸到源极驱动器SD侧，与对应的氧化物半导体层7的在沟道宽度方向DW上延伸的一个端部p2的上表面接触。源极总线SL中的与氧化物半导体层7接触的部分作为SSD电路用TFT30的漏极电极9发挥功能。

[0152] 各分支配线B从视频信号线DO在y方向上延伸到显示区域侧，与对应的氧化物半导体层7的在沟道宽度方向DW上延伸的另一个端部p1的上表面接触。分支配线B中的与氧化物半导体层7接触的部分作为SSD电路用TFT30的源极电极8发挥功能。

[0153] SSD电路用TFT30的栅极电极3电连接到对应的控制信号线SW。在该例子中，栅极电极3朝向控制信号线SW在y方向上延伸设置。将延伸设置的部分3c称为“栅极延伸设置部”。栅极延伸设置部3c在接触部C1～C3经由形成在源极金属层内的连接配线25电连接到对应的控制信号线SW。连接配线25例如也可以在设置于栅极绝缘层5的第1开口部5p内与栅极延伸设置部3c接触，在设置于栅极绝缘层5的第2开口部5q内与控制信号线SW接触。

[0154] SSD电路用TFT30和SSD电路100也可以由无机绝缘层(钝化膜)11(参照图2A的(b))覆盖。在无机绝缘层11上可以具有有机绝缘膜等平坦化膜，也可以不具有有机绝缘膜等平坦化膜。例如，也可以有源矩阵基板1000中的显示区域DR由有机绝缘膜覆盖，非显示区域FR上未由有机绝缘膜覆盖。

[0155] (像素区域P的构成)

[0156] 接着，说明有源矩阵基板1000中的各像素区域P的构成。在此，以应用于FFS模式的LCD面板的有源矩阵基板为例进行说明。

[0157] 图14的(a)和(b)分别是有源矩阵基板1000中的1个像素区域P的俯视图和沿着IV-IV’线的截面图。

[0158] 像素区域P是由在y方向上延伸的源极总线SL和在与源极总线SL交叉的x方向上延伸的栅极总线GL包围的区域。像素区域P具有基板1、支撑于基板1的TFT(以下，称为“像素TFT”)130、下部透明电极15以及上部透明电极19。虽然未图示，但是上部透明电极19按每个像素具有狭缝或切口部。在该例子中，下部透明电极15是共用电极CE，上部透明电极19是像素电极PE。像素TFT10例如是具有底栅结构的氧化物半导体TFT。

[0159] 在前述的实施方式中，薄膜晶体管30B～30I的上部栅极电极23可以与下部透明电极15使用相同透明导电膜来形成，也可以与上部透明电极19使用相同透明导电膜来形成。

[0160] 接着，更详细地说明像素TFT130的结构。

[0161] 像素TFT130是底栅结构的TFT，具有：栅极电极103，其支撑于基板1；栅极绝缘层5，其覆盖栅极电极103；氧化物半导体层107，其形成在栅极绝缘层5上；以及源极电极108和漏极电极109，其以与氧化物半导体层107接触的方式配置。源极电极108和漏极电极109分别与氧化物半导体层107的上表面接触。

[0162] 栅极电极103连接到对应的栅极总线GL，源极电极108连接到对应的源极总线SL。漏极电极109与像素电极PE电连接。栅极电极103和栅极总线GL也可以在栅极金属层内一体地形成。源极电极108和源极总线SL也可以在源极金属层内一体地形成。

[0163] 层间绝缘层13不作特别限定，但是例如可以包含无机绝缘层(钝化膜)11和配置在无机绝缘层11上的有机绝缘层12。此外，层间绝缘层13也可以不包含有机绝缘层12。

[0164] 像素电极PE和共用电极CE配置为隔着电介质层17部分地重叠。像素电极PE是按每个像素分离的。共用电极CE也可以不按每个像素分离。在该例子中，共用电极CE形成在层间绝缘层13上。共用电极CE也可以是在形成有像素TFT10的区域上具有开口部，形成在除了该区域以外的像素区域P整体。像素电极PE形成在电介质层17上，在设置于层间绝缘层13和电介质层17的开口部CH1内与漏极电极109电连接。

[0165] 这种有源矩阵基板1000例如能应用于FFS模式的显示装置。FFS模式是指在其中一个基板设置一对电极并在与基板面平行的方向(横向)上对液晶分子施加电场的横向电场方式的模式。在该例子中，生成由从像素电极PE发出并穿过液晶层(未图示)进而穿过像素电极PE的狭缝状的开口而穿出到共用电极CE的电力线表示的电场。该电场具有相对于液晶层为横向的成分。其结果是，能对液晶层施加横向的电场。在横向电场方式中，液晶分子不从基板立起，因此与纵方向电场方式相比具有能实现宽视角的优点。

[0166] 像素电极PE隔着电介质层17配置在共用电极CE上的电极结构例如记载于国际公开第2012/086513号中。此外，共用电极CE也可以是隔着电介质层17配置在像素电极PE上。即，也可以下部透明电极15是像素电极PE，上部透明电极19是共用电极CE。这种电极结构例如记载于特开2008-032899号公报、特开2010-008758号公报中。为了参考，将国际公开第
2012/086513号、特开2008-032899号公报以及特开2010-008758号公报的公开内容全部援引到本说明书中。

[0167] (有源矩阵基板1000中的各层的材料和厚度)

[0168] 基板1例如能是玻璃基板、硅基板、具有耐热性的塑料基板(树脂基板)等。

[0169] 包含栅极电极3和栅极总线GL的栅极金属层(厚度：例如50nm以上500nm以下)例如由铝(Al)、钨(W)、钼(Mo)、钽(Ta)、铬(Cr)、钛(Ti)、铜(Cu)等金属或其合金或其金属氮化物形成。另外，也可以由该多个膜的层叠膜形成。栅极金属层能通过以溅射法等将金属膜形成在基板1上并以公知的光刻工艺(施加光致抗蚀剂，曝光，显影，蚀刻，抗蚀剂剥离)将其图案化而形成。蚀刻例如通过湿式蚀刻进行。

[0170] 栅极绝缘层5(厚度：例如200nm以上500nm以下)例如是氧化硅(SiOx)层、氮化硅(SiNx)层、氧氮化硅(SiOxNy；x＞y)层、氮氧化硅(SiNxOy；x＞y)层等。栅极绝缘层5也可以具有层叠结构。在该情况下，当在栅极绝缘层5的与氧化物半导体层7接触的一侧配置有SiO2膜时，能有效地降低氧化物半导体层7的氧缺损。

[0171] 氧化物半导体层7例如由In-Ga-Zn-O系半导体等氧化物半导体膜(厚度：例如15nm以上200nm以下)形成。

[0172] 包含源极电极8、漏极电极9以及源极总线SL的源极金属层(厚度：例如50nm以上500nm以下)例如使用包含铝(Al)、钨(W)、钼(Mo)、钽(Ta)、铬(Cr)、钛(Ti)、铜(Cu)等金属或其合金或其金属氮化物的膜形成。另外，也可以由该多个膜的层叠膜形成。源极金属层也可以具有从氧化物半导体层侧起按顺序层叠Ti膜(厚度：30nm)、Al或Cu膜(厚度：300nm)以及Ti膜(厚度50nm)的层叠结构。

[0173] 无机绝缘层11(厚度：例如100～500nm，优选为200～500nm)例如由氧化硅(SiOx)膜、氮化硅(SiNx)膜、氧氮化硅(SiOxNy；x＞y)膜、氮氧化硅(SiNxOy；x＞y)膜等无机绝缘膜(钝化膜)形成。无机绝缘层11也可以具有层叠结构。当在无机绝缘层11的与氧化物半导体层7接触的一侧配置有SiO2膜时，能有效地降低氧化物半导体层7的氧缺损。

[0174] 有机绝缘层12(厚度；例如1～3μm，优选为2～3μm)例如由包含感光性树脂材料的有机绝缘膜形成。

[0175] 下部透明电极15和上部透明电极19(厚度：例如50nm以上200nm以下)分别也可以例如由ITO(铟锡氧化物)膜、In-Zn-O系氧化物(铟锌氧化物)膜、ZnO膜(氧化锌膜)等形成。第2无机绝缘层(厚度：例如70nm以上300nm以下)17也可以由氮化硅(SiNx)膜、氧化硅(SiOx)膜、氧氮化硅(SiOxNy；x＞y)膜、氮氧化硅(SiNxOy；x＞y)膜等形成。

[0176] ＜TFT结构＞

[0177] 上述的第1～第3实施方式的电路TFT30A～30I和像素TFT130是沟道蚀刻型的TFT。在沟道蚀刻型的TFT中，在沟道区域上未形成蚀刻阻挡层，源极和漏极电极的沟道侧的端部下表面配置为与氧化物半导体层的上表面接触。沟道蚀刻型的TFT例如通过在氧化物半导体层上形成源极、漏极电极用的导电膜并进行源极、漏极分离而形成。在源极、漏极分离工序中，沟道区域的表面部分有时会被蚀刻。

[0178] ＜氧化物半导体＞

[0179] 氧化物半导体层所包含的氧化物半导体可以是非晶质氧化物半导体，也可以是具有结晶质部分的结晶质氧化物半导体。作为结晶质氧化物半导体，可举出多晶氧化物半导体、微晶氧化物半导体、c轴大致垂直于层面取向的结晶质氧化物半导体等。

[0180] 氧化物半导体层也可以具有2层以上的层叠结构。在氧化物半导体层具有层叠结构的情况下，氧化物半导体层可以包含非晶质氧化物半导体层和结晶质氧化物半导体层。或者，也可以包含结晶结构不同的多个结晶质氧化物半导体层。另外，也可以包含多个非晶质氧化物半导体层。在氧化物半导体层具有包含上层和下层的2层结构的情况下，优选上层所包含的氧化物半导体的能隙比下层所包含的氧化物半导体的能隙大。不过，在这些层的能隙的差比较小的情况下，下层的氧化物半导体的能隙也可以比上层的氧化物半导体的能隙大。

[0181] 非晶质氧化物半导体和上述的各结晶质氧化物半导体的材料、结构、成膜方法、具有层叠结构的氧化物半导体层的构成等例如记载于特开2014-007399号公报中。为了参考，将特开2014-007399号公报的公开内容全部援引到本说明书中。

[0182] 氧化物半导体层例如可以包含In、Ga以及Zn中的至少1种金属元素。在本实施方式中，氧化物半导体层例如包含In-Ga-Zn-O系的半导体(例如氧化铟镓锌)。在此，In-Ga-Zn-O系的半导体是In(铟)、Ga(镓)、Zn(锌)的三元系氧化物，In、Ga以及Zn的比例(组成比)不作特别限定，例如包含In：Ga：Zn＝2：2：1、In：Ga：Zn＝1：1：1、In：Ga：Zn＝1：1：2等。这种氧化物半导体层能由包含In-Ga-Zn-O系的半导体的氧化物半导体膜形成。

[0183] In-Ga-Zn-O系的半导体可以是非晶质，也可以是结晶质。作为结晶质In-Ga-Zn-O系的半导体，优选c轴大致垂直于层面取向的结晶质In-Ga-Zn-O系的半导体。

[0184] 此外，结晶质In-Ga-Zn-O系的半导体的结晶结构例如公开于上述的特开2014-007399号公报、特开2012-134475号公报、特开2014-209727号公报等。为了参考，将特开
2012-134475号公报和特开2014-209727号公报的公开内容全部援引到本说明书中。具有In-Ga-Zn-O系半导体层的TFT具有高迁移率(与a-SiTFT相比超过20倍)和低漏电流(与a-SiTFT相比不到百分之一)，因此适合用作驱动TFT(例如，在包含多个像素的显示区域的周边，设置在与显示区域相同的基板上的驱动电路所包含的TFT)和像素TFT(设置于像素的TFT)。

[0185] 氧化物半导体层也可以包含其它氧化物半导体来代替In-Ga-Zn-O系半导体。例如可以包含In-Sn-Zn-O系半导体(例如In2O3-SnO2-ZnO；InSnZnO)。In-Sn-Zn-O系半导体是In(铟)、Sn(锡)以及Zn(锌)的三元系氧化物。或者，氧化物半导体层也可以包含In-Al-Zn-O系半导体、In-Al-Sn-Zn-O系半导体、Zn-O系半导体、In-Zn-O系半导体、Zn-Ti-O系半导体、Cd-Ge-O系半导体、Cd-Pb-O系半导体、CdO(氧化镉)、Mg-Zn-O系半导体、In-Ga-Sn-O系半导体、In-Ga-O系半导体、Zr-In-Zn-O系半导体、Hf-In-Zn-O系半导体、Al-Ga-Zn-O系半导体、Ga-Zn-O系半导体等。

[0186] 工业上的可利用性

[0187] 本发明的实施方式能适用于具有单片地形成的周边电路的有源矩阵基板。这种有源矩阵基板能应用于液晶显示装置、有机电致发光(EL)显示装置以及无机电致发光显示装置等显示装置、图像传感器装置等摄像装置、图像输入装置、指纹读取装置、半导体存储器等各种电子装置。

[0188] 附图标记说明

[0189] 1：基板

[0190] 3：栅极电极

[0191] 3e1、3e2：栅极电极的缘部

[0192] 5：栅极绝缘层

[0193] 7：氧化物半导体层

[0194] 7c：沟道区域

[0195] 7d：漏极接触区域

[0196] 7s：源极接触区域

[0197] 7off：偏移区域

[0198] 8：源极电极

[0199] 8e：源极缘部

[0200] 9：漏极电极

[0201] 9e：漏极缘部

[0202] 11：无机绝缘层

[0203] 23：上部栅极电极

[0204] 23e1、23e2：上部栅极电极的缘部

[0205] 30A～30I：薄膜晶体管(电路TFT)

[0206] 40、40d、40s：栅极电极的凹部

[0207] 41：栅极电极的第1部分

[0208] 42：栅极电极的凸部

[0209] 43：栅极电极的切口部

[0210] 50、50d、50s：源极或漏极电极的凹部

[0211] 52：源极或漏极电极的凸部

[0212] 53：源极或漏极电极的切口部

[0213] 60、60d、60s：上部栅极电极的凹部

[0214] 62、62d、62s：上部栅极电极的凸部

[0215] 63：上部栅极电极的切口部

[0216] 1000：有源矩阵基板

[0217] DL：沟道长度方向

[0218] DW：沟道宽度方向

[0219] Loff：偏移宽度

[0220] DR：显示区域

[0221] FR：非显示区域

[0222] GD：栅极驱动器

[0223] SD：源极驱动器

[0224] P：像素区域

[0225] PE：像素电极

[0226] GL：栅极总线

[0227] SL：源极总线

[0228] B、B1～B3：分支配线

[0229] C1～C3：接触部

[0230] DO：视频信号线

[0231] SW、SW1～SW3：控制信号线。