一种移位寄存电路及其驱动方法以及显示装置

摘要

本发明实施例公开了一种移位寄存电路及其驱动方法以及显示装置，包括：多级级联的移位寄存器；移位寄存器包括：输入模块，上拉模块，下拉模块，输出模块和复位模块；输入模块分别与第一节点N1、第二节点N2和输入端电连接，上拉模块分别与第一时钟端和N2电连接，下拉模块分别与第二时钟端和N2电连接，输出模块分别与N1、N2、第二时钟端和扫描输出端电连接，复位模块分别与复位端和N1电连接；第一阶段，上拉N1和N2的电位；第二阶段，下拉N2的电位并再上拉N1的电位，控制扫描输出端输出有效脉冲；第三阶段，下拉N1的电位，控制扫描输出端输出无效脉冲；第四阶段，下拉N1的电位，控制扫描输出端保持输出无效脉冲。本发明中，改善了输出异常现象。

权利要求

1.一种移位寄存电路，其特征在于，包括：多级级联的移位寄存器；

所述移位寄存器包括：输入模块，上拉模块，下拉模块，输出模块和复位模块；

所述输入模块分别与第一节点、第二节点和输入端电连接，所述上拉模块分别与第一时钟端和所述第二节点电连接，所述下拉模块分别与第二时钟端和所述第二节点电连接，所述输出模块分别与所述第一节点、所述第二节点、所述第二时钟端和扫描输出端电连接，所述复位模块分别与复位端和所述第一节点电连接；

对于一级所述移位寄存器，第一阶段，在所述输入模块所接收信号和所述上拉模块所接收信号的控制下上拉所述第一节点处和所述第二节点处的电位；第二阶段，在所述下拉模块所接收信号的控制下下拉所述第二节点处的电位并再上拉所述第一节点处的电位，同时控制所述扫描输出端输出有效脉冲；第三阶段，在所述下拉模块所接收信号的控制下下拉所述第一节点处的电位，同时控制所述扫描输出端输出无效脉冲；第四阶段，在所述复位模块所接收信号的控制下下拉所述第一节点处的电位以进行复位，同时控制所述扫描输出端保持输出无效脉冲；

所述输入模块包括第一晶体管和第七晶体管；

所述第一晶体管和所述第七晶体管的控制端均与所述输入端电连接，所述第一晶体管和所述第七晶体管的输入端均与电源端电连接，所述第一晶体管的输出端与所述第一节点电连接，所述第七晶体管的输出端与所述第二节点电连接。

2.根据权利要求1所述的移位寄存电路，其特征在于，所述上拉模块包括第六晶体管、第二电容和第三电容；

所述第六晶体管的控制端与所述第一时钟端电连接，所述第六晶体管的输入端与电源端电连接，所述第六晶体管的输出端与所述第二节点电连接，所述第二电容的第一端与所述第六晶体管的输入端电连接，所述第二电容的第二端接地，所述第三电容的第一端与所述第六晶体管的输出端电连接，所述第三电容的第二端接地。

3.根据权利要求1所述的移位寄存电路，其特征在于，所述下拉模块包括第五晶体管；

所述第五晶体管的控制端与所述第二时钟端电连接，所述第五晶体管的输入端与所述第二节点电连接，所述第五晶体管的输出端接地。

4.根据权利要求1所述的移位寄存电路，其特征在于，所述输出模块包括第二晶体管、第三晶体管和第一电容；

所述第二晶体管的控制端与所述第一节点电连接，所述第二晶体管的输入端与所述第二时钟端电连接，所述第二晶体管的输出端与所述扫描输出端电连接，所述第一电容的第一端与所述第一节点电连接，所述第一电容的第二端与所述扫描输出端电连接，所述第三晶体管的控制端与所述第二节点电连接，所述第三晶体管的输入端与所述扫描输出端电连接，所述第三晶体管的输出端接地。

5.根据权利要求1所述的移位寄存电路，其特征在于，所述复位模块包括第四晶体管；

所述第四晶体管的控制端与所述复位端电连接，所述第四晶体管的输入端与所述第一节点电连接，所述第四晶体管的输出端接地。

6.根据权利要求1-5任一项所述的移位寄存电路，其特征在于，所述晶体管均为NMOS。

7.根据权利要求1所述的移位寄存电路，其特征在于，还包括：第1时钟信号线，所述第1时钟信号线与第4m+1级移位寄存器的所述第一时钟端电连接，还与第4m+3级移位寄存器的所述复位端电连接，还与第4m+4级移位寄存器的所述第二时钟端电连接；

第2时钟信号线，所述第2时钟信号线与第4m+2级移位寄存器的所述第一时钟端电连接，还与第4m+4级移位寄存器的所述复位端电连接，还与第4m+1级移位寄存器的所述第二时钟端电连接；

第3时钟信号线，所述第3时钟信号线与第4m+3级移位寄存器的所述第一时钟端电连接，还与第4m+1级移位寄存器的所述复位端电连接，还与第4m+2级移位寄存器的所述第二时钟端电连接；

第4时钟信号线，所述第4时钟信号线与第4m+4级移位寄存器的所述第一时钟端电连接，还与第4m+2级移位寄存器的所述复位端电连接，还与第4m+3级移位寄存器的所述第二时钟端电连接；

其中，m为整数且m大于等于0；

所述第1时钟信号线、所述第2时钟信号线、所述第3时钟信号线和所述第4时钟信号线周期性且分时的输出有效脉冲。

8.根据权利要求7所述的移位寄存电路，其特征在于，多级级联的移位寄存器与多条扫描线对应设置，所述移位寄存器的扫描输出端与对应的所述扫描线电连接。

9.根据权利要求1所述的移位寄存电路，其特征在于，对于一级所述移位寄存器，还包括：

位于所述第一阶段和所述第二阶段之间的第一子阶段，所述第一子阶段，在所述输入模块所接收信号和所述上拉模块所接收信号的控制下维持所述第一节点处和所述第二节点处的电位。

10.根据权利要求9所述的移位寄存电路，其特征在于，多级级联的移位寄存器与多条扫描线电连接，所述多条扫描线均为驱动奇数行且顺序排布的扫描线，或者，所述多条扫描线均为驱动偶数行且顺序排布的扫描线；

驱动一奇数行扫描线的一级移位寄存器的第一子阶段复用为驱动下一偶数行扫描线的一级移位寄存器的第一阶段。

11.一种显示装置，其特征在于，包括如权利要求1-10任一项所述的移位寄存电路。

12.一种移位寄存电路的驱动方法，其特征在于，所述移位寄存电路包括多级级联的移位寄存器；所述移位寄存器包括：输入模块，上拉模块，下拉模块，输出模块和复位模块；所述输入模块分别与第一节点、第二节点和输入端电连接，所述上拉模块分别与第一时钟端和所述第二节点电连接，所述下拉模块分别与第二时钟端和所述第二节点电连接，所述输出模块分别与所述第一节点、所述第二节点、所述第二时钟端和扫描输出端电连接，所述复位模块分别与复位端和所述第一节点电连接；所述输入模块包括第一晶体管和第七晶体管；所述第一晶体管和所述第七晶体管的控制端均与所述输入端电连接，所述第一晶体管和所述第七晶体管的输入端均与电源端电连接，所述第一晶体管的输出端与所述第一节点电连接，所述第七晶体管的输出端与所述第二节点电连接；

该驱动方法包括：对于驱动一级所述移位寄存器，第一阶段，在所述输入模块所接收信号和所述上拉模块所接收信号的控制下上拉所述第一节点处和所述第二节点处的电位；

第二阶段，在所述下拉模块所接收信号的控制下下拉所述第二节点处的电位并再上拉所述第一节点处的电位，同时控制所述扫描输出端输出有效脉冲；

第三阶段，在所述下拉模块所接收信号的控制下下拉所述第一节点处的电位，同时控制所述扫描输出端输出无效脉冲；

第四阶段，在所述复位模块所接收信号的控制下下拉所述第一节点处的电位以进行复位，同时控制所述扫描输出端保持输出无效脉冲。

13.根据权利要求12所述的驱动方法，其特征在于，对于一级所述移位寄存器，还包括：位于所述第一阶段和所述第二阶段之间的第一子阶段，所述第一子阶段，在所述输入模块所接收信号和所述上拉模块所接收信号的控制下维持所述第一节点处和所述第二节点处的电位。

说明书

一种移位寄存电路及其驱动方法以及显示装置

技术领域

[0001] 本发明实施例涉及移位寄存器技术，尤其涉及一种移位寄存电路及其驱动方法以及显示装置。

背景技术

[0002] 移位寄存器用于寄存数据，还用于在时钟信号的作用下使其中的数据依次左移或右移。

[0003] 现有移位寄存器应用在显示面板中，用于驱动显示面板的扫描线。每个移位寄存器有一个输入信号，输入信号至少包括一个高电平/低电平，当输入信号由低电平变成高电
平时，移位寄存器的复位信号由高电平变成低电平。当输出信号由高电平变成低电平之后，
移位寄存器的复位信号由低电平变成高电平。

[0004] 该移位寄存器的驱动方法在TED结构的显示面板中驱动能力不足，导致输出异常。

发明内容

[0005] 本发明实施例提供一种移位寄存电路及其驱动方法以及显示装置，以解决输出异常的问题。

[0006] 本发明实施例提供了一种移位寄存电路，包括：多级级联的移位寄存器；

[0007] 所述移位寄存器包括：输入模块，上拉模块，下拉模块，输出模块和复位模块；

[0008] 所述输入模块分别与第一节点、第二节点和输入端电连接，所述上拉模块分别与第一时钟端和所述第二节点电连接，所述下拉模块分别与第二时钟端和所述第二节点电连
接，所述输出模块分别与所述第一节点、所述第二节点、所述第二时钟端和扫描输出端电连
接，所述复位模块分别与复位端和所述第一节点电连接；

[0009] 对于一级所述移位寄存器，第一阶段，在所述输入模块所接收信号和所述上拉模块所接收信号的控制下上拉所述第一节点处和所述第二节点处的电位；第二阶段，在所述
下拉模块所接收信号的控制下下拉所述第二节点处的电位并再上拉所述第一节点处的电
位，同时控制所述扫描输出端输出有效脉冲；第三阶段，在所述下拉模块所接收信号的控制
下下拉所述第一节点处的电位，同时控制所述扫描输出端输出无效脉冲；第四阶段，在所述
复位模块所接收信号的控制下下拉所述第一节点处的电位以进行复位，同时控制所述扫描
输出端保持输出无效脉冲。

[0010] 基于同一发明构思，本发明实施例还提供了一种显示装置，包括如上所述的移位寄存电路。

[0011] 基于同一发明构思，本发明实施例还提供了一种移位寄存电路的驱动方法，所述移位寄存电路包括多级级联的移位寄存器；所述移位寄存器包括：输入模块，上拉模块，下
拉模块，输出模块和复位模块；所述输入模块分别与第一节点、第二节点和输入端电连接，
所述上拉模块分别与第一时钟端和所述第二节点电连接，所述下拉模块分别与第二时钟端
和所述第二节点电连接，所述输出模块分别与所述第一节点、所述第二节点、所述第二时钟
端和扫描输出端电连接，所述复位模块分别与复位端和所述第一节点电连接；

[0012] 该驱动方法包括：对于驱动一级所述移位寄存器，

[0013] 第一阶段，在所述输入模块所接收信号和所述上拉模块所接收信号的控制下上拉所述第一节点处和所述第二节点处的电位；

[0014] 第二阶段，在所述下拉模块所接收信号的控制下下拉所述第二节点处的电位并再上拉所述第一节点处的电位，同时控制所述扫描输出端输出有效脉冲；

[0015] 第三阶段，在所述下拉模块所接收信号的控制下下拉所述第一节点处的电位，同时控制所述扫描输出端输出无效脉冲；

[0016] 第四阶段，在所述复位模块所接收信号的控制下下拉所述第一节点处的电位以进行复位，同时控制所述扫描输出端保持输出无效脉冲。

[0017] 本发明实施例中，N1节点和N2节点之间不存在互联，均有独立的信号供应，因此N1节点和N2节点之间不会产生相互影响，N1节点和N2节点的电位分别由各个信号端控制，不
会处于浮置状态，所以不存在节点电位漏电情况，其电位有足够的能力驱动输出模块，不会
出现输出异常问题，提升了面板驱动充电能力。

附图说明

[0018] 为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图做一简单地介绍，显而易见地，下面描述中的附图是本发
明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根
据这些附图获得其他的附图。

[0019] 图1是本发明实施例提供的移位寄存电路的示意图；

[0020] 图2是本发明实施例提供的移位寄存器的示意图；

[0021] 图3是本发明实施例提供的移位寄存器的示意图；

[0022] 图4是本发明实施例提供的移位寄存器的驱动时序的示意图；

[0023] 图5是本发明实施例提供的移位寄存器的驱动时序的示意图；

[0024] 图6是本发明实施例提供的移位寄存电路的驱动时序的示意图；

[0025] 图7是本发明实施例提供的移位寄存电路的驱动时序的示意图。

具体实施方式

[0026] 为使本发明的目的、技术方案和优点更加清楚，以下将参照本发明实施例中的附图，通过实施方式清楚、完整地描述本发明的技术方案，显然，所描述的实施例是本发明一
部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做
出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

[0027] 参考图1所示，为本发明实施例提供的移位寄存电路的示意图。本实施例中，移位寄存电路包括：多级级联的移位寄存器10。可选移位寄存电路应用在显示面板中，作为栅极
移位寄存电路驱动扫描线，其中一级移位寄存器10的输出端OUT与一条扫描线(未示出)电
连接，并给该扫描线传输扫描信号以驱动该扫描线对应的一行像素。

[0028] 多级级联的移位寄存器10中，首级移位寄存器10的输入端IN直接接收驱动芯片(未示出)传输的控制信号STV并在该控制信号STV的控制下被触发工作，当首级移位寄存器
10的输出端OUT1输出有效脉冲时，对应一条扫描线在有效脉冲信号控制下驱动对应一行像
素进行显示。第二级移位寄存器10的输入端IN与上一级移位寄存器10的输出端OUT1电连
接，当上一级移位寄存器10的输出端OUT1输出有效脉冲时，第二级移位寄存器10被触发工
作；当第二级移位寄存器10的输出端OUT3输出有效脉冲时，对应一条扫描线在有效脉冲信
号控制下驱动对应一行像素进行显示，同时触发第三级移位寄存器10工作。以此类推，多级
级联的移位寄存器10电连接并依次分时工作。

[0029] 可以理解，如图1所示栅极移位寄存电路可以用于驱动显示面板中的奇数行扫描线，则首级移位寄存器10的输出端OUT1电连接显示面板中的第一行扫描线，第二级移位寄
存器10的输出端OUT3电连接第三行扫描线，第三级移位寄存器10的输出端OUT5电连接第五
行扫描线，第四级移位寄存器10的输出端OUT7电连接第七行扫描线，以此类推，多级级联的
移位寄存器10驱动显示面板中各奇数行扫描线20。

[0030] 在其他实施例中，还可选栅极移位寄存电路可以用于驱动偶数行扫描线，则首级移位寄存器的输出端电连接第二行扫描线，第二级移位寄存器的输出端电连接第四行扫描
线，第三级移位寄存器的输出端电连接第六行扫描线，以此类推，多级级联的移位寄存器驱
动显示面板中各偶数行扫描线。需要说明的是，每级移位寄存器的输出端OUT的标示序号表
征的是其所驱动的扫描线的行数，如移位寄存器的输出端电连接第二行扫描线，则可将该
移位寄存器的输出端标记为OUT2。

[0031] 在其他实施例中，还可选栅极移位寄存电路可以用于顺序驱动显示面板中的各行扫描线，则首级移位寄存器的输出端电连接第一行扫描线，第二级移位寄存器的输出端电
连接第二行扫描线，第三级移位寄存器的输出端电连接第三行扫描线，以此类推，多级级联
的移位寄存器驱动显示面板中各行扫描线。

[0032] 参考图2所示，为本发明实施例提供的移位寄存器的示意图。本实施例所述的移位寄存器为图1所示移位寄存电路中任意一级移位寄存器，需要说明的是，其中首级移位寄存
器的输入端直接与驱动芯片电连接，末级移位寄存器的输出端不触发下一级移位寄存器。

[0033] 本实施例中移位寄存器包括：输入模块1，上拉模块2，下拉模块3，输出模块4和复位模块5；输入模块1分别与第一节点N1、第二节点N2和输入端IN电连接，上拉模块2分别与
第一时钟端CKB和第二节点N2电连接，下拉模块3分别与第二时钟端CK和第二节点N2电连
接，输出模块4分别与第一节点N1、第二节点N2、第二时钟端CK和扫描输出端OUT电连接，复
位模块5分别与复位端CKR和第一节点N1电连接；对于一级移位寄存器，第一阶段，在输入模
块1所接收信号和上拉模块2所接收信号的控制下上拉第一节点N1处和第二节点N2处的电
位；第二阶段，在下拉模块3所接收信号的控制下下拉第二节点N2处的电位并再上拉第一节
点N1处的电位，同时控制扫描输出端OUT输出有效脉冲；第三阶段，在下拉模块3所接收信号
的控制下下拉第一节点N1处的电位，同时控制扫描输出端OUT输出无效脉冲；第四阶段，在
复位模块5所接收信号的控制下下拉第一节点N1处的电位以进行复位，同时控制扫描输出
端OUT保持输出无效脉冲。

[0034] 本实施例中，输入模块1分别与第一节点N1、第二节点N2和输入端IN电连接，输入模块1还与第一电源端VDD电连接。输入端IN向输入模块1传输输入信号以控制第一电源端
VDD与第一节点N1和第二节点N2的信号传输路径导通与否。具体的，输入端IN输入的输入信
号为有效脉冲时，VDD与第一节点N1的信号传输路径导通，第一电源端VDD通过输入模块1给
第一节点N1充电；同时，VDD与第二节点N2的信号传输路径导通，第一电源端VDD通过输入模
块1给第二节点N2充电。

[0035] 本实施例中，上拉模块2分别与第一时钟端CKB和第二节点N2电连接，上拉模块2还与第一电源端VDD电连接。CKB向上拉模块2传输第一控制信号以控制第一电源端VDD与第二
节点N2的信号传输路径导通与否。具体的，CKB输入的第一控制信号为有效脉冲时，VDD与第
二节点N2的信号传输路径导通，第一电源端VDD通过上拉模块2给第二节点N2充电。

[0036] 本实施例中，下拉模块3分别与第二时钟端CK和第二节点N2电连接，下拉模块3的一端还接地。CK向下拉模块3传输第二控制信号以控制第二节点N2与大地的信号传输路径
导通与否。具体的，CK输入的第二控制信号为有效脉冲时，第二节点N2与大地的信号传输路
径导通，第二节点N2通过下拉模块3接地放电。

[0037] 本实施例中，输出模块4分别与第一节点N1、第二节点N2、第二时钟端CK和扫描输出端OUT电连接。第一节点N1控制第二时钟端CK和扫描输出端OUT的信号传输路径导通与
否。具体的，第一节点N1的电位控制输出模块4导通时，第二时钟端CK与扫描输出端OUT的信
号传输路径导通，扫描输出端OUT输出为与第二时钟端CK相同的脉冲信号。输出模块4的一
端还接地。第二节点N2控制扫描输出端OUT与大地的信号传输路径导通与否。具体的，第二
节点N2的电位控制输出模块4导通时，扫描输出端OUT与大地的信号传输路径导通，扫描输
出端OUT输出为与大地相同的低电平脉冲信号。

[0038] 本实施例中，复位模块5分别与复位端CKR和第一节点N1电连接，复位模块5的一端还接地。CKR向复位模块5传输复位控制信号以控制第一节点N1与大地的信号传输路径导通
与否。具体的，CKR输入的复位控制信号为有效脉冲时，第一节点N1与大地的信号传输路径
导通，第一节点N1通过复位模块5接地放电。

[0039] 本实施例中，对于一级移位寄存器，其工作过程划分为4个工作阶段，依次包括第一阶段t1、第二阶段t2、第三阶段t3和第四阶段t4。在此结合图3和图4所示的移位寄存器及
其时序图进行描述。

[0040] 第一阶段t1，在输入模块1所接收信号和上拉模块2所接收信号的控制下上拉第一节点N1处和第二节点N2处的电位。输入模块1所接收的信号为输入端IN传输的输入信号，上
拉模块2所接收的信号为第一时钟端CKB传输的第一控制信号。IN的信号由低电平变为高电
平，CKB的信号由低电平变为高电平，则输入模块1和上拉模块2同时导通，VDD可以通过输入
模块1分别给N1和N2充电，同时，VDD通过上拉模块2给N2充电。因此N2的电位由低电平变为
高电平，N1的电位被拉高成高电平。

[0041] 第二阶段t2，在下拉模块3所接收信号的控制下下拉第二节点N2处的电位并再上拉第一节点N1处的电位，同时控制扫描输出端OUT输出有效脉冲。下拉模块3所接收的信号
为第二时钟端CK传输的第二控制信号。IN的信号由高电平变为低电平，CKB的信号由高电平
变为低电平，则输入模块1和上拉模块2同时截止；CK的信号由低电平变为高电平，则下拉模
块3导通，N2通过下拉模块3放电并被拉低成为低电平；同时，N1会被输出模块4中的电容充
电至更高电位，则输出模块4导通，第二时钟端CK和扫描输出端OUT的传输路径导通，扫描输
出端OUT输出与CK相同的高电平信号。在此OUT端输出的有效脉冲为高电平信号。

[0042] 第三阶段t3，在下拉模块3所接收信号的控制下下拉第一节点N1处的电位，同时控制扫描输出端OUT输出无效脉冲。下拉模块3所接收的信号为第二时钟端CK传输的第二控制
信号。输入模块1和上拉模块2保持截止；CK的信号由高电平变为低电平，则下拉模块3截止，
同时扫描输出端OUT输出与CK相同的低电平信号；N1被输出模块4中的电容拉回至高电平。
在此OUT端输出的无效脉冲为低电平信号。

[0043] 第四阶段t4，在复位模块5所接收信号的控制下下拉第一节点N1处的电位以进行复位，同时控制扫描输出端OUT保持输出无效脉冲。复位模块4所接收的信号为复位端CKR传
输的复位控制信号。CKR由低电平变为高电平，则复位模块5导通以使N1与大地的信号传输
路径导通，N1节点的电位被下拉至低电平，OUT端维持输出无效脉冲即低电平信号。

[0044] 本实施例中，在IN端的信号由低电平变为高电平时，N2节点的电位变为高电平；在IN端的信号由高电平变为低电平时，N2节点的电位变为低电平。显然，N2节点的电位一直随
着IN、CKB和CK信号的变化而变化，不受面板负载大小影响，也不存在延迟现象，其节点电位
可以保持而不漏电。在IN端的信号由低电平变为高电平时，N1节点的电位变为高电平；在IN
端的信号由高电平变为低电平后，CK端的信号由低电平变为高电平，此时N1节点的电位被
拉至更高电平；在CK端的信号由高电平变为低电平时，N1节点的电位被下拉至高电平，并维
持高电位；第四阶段即复位阶段，N1节点的电位被复位模块5下拉至低电平。显然，N1节点的
电位一直随着IN和CKR信号的变化而变化，不受面板负载大小影响，也不存在延迟现象，其
节点电位可以保持而不漏电。

[0045] 本实施例中，N1节点和N2节点之间不存在互联，均有独立的信号供应，因此N1节点和N2节点之间不会产生相互影响，N1节点和N2节点的电位分别由各个信号端控制，不会处
于浮置状态，所以不存在节点电位漏电情况，其电位有足够的能力驱动输出模块，不会出现
输出异常问题，提升了面板驱动充电能力。

[0046] 示例性的，在上述技术方案的基础上，如图3所示可选输入模块1包括第一晶体管T1和第七晶体管T7；第一晶体管T1和第七晶体管T1的控制端均与输入端IN电连接，第一晶
体管T1和第七晶体管T7的输入端均与电源端VDD电连接，第一晶体管T1的输出端与第一节
点N1电连接，第七晶体管T7的输出端与第二节点N2电连接。可选T1和T7均为NMOS。

[0047] 第一阶段，IN的信号由低电平变为高电平，则T7导通以使电源端VDD与第二节点N2的信号传输路径导通，同时T1导通以使电源端VDD与第一节点N1的信号传输路径导通。则
VDD通过T1给N1节点充电，以及VDD通过T7给N2节点充电。

[0048] 第二阶段及之后，IN的信号由高电平变为低电平，则T7和T1同时截止。VDD与N1节点和N2节点的信号传输路径分别断开。

[0049] 如图3所示可选上拉模块2包括第六晶体管T6、第二电容C2和第三电容C3；第六晶体管T6的控制端与第一时钟端CKB电连接，第六晶体管T6的输入端与电源端VDD电连接，第
六晶体管T6的输出端与第二节点N2电连接，第二电容C2的第一端与第六晶体管T6的输入端
电连接，第二电容C2的第二端接地，第三电容C3的第一端与第六晶体管T6的输出端电连接，
第三电容C3的第二端接地。可选T6为NMOS。

[0050] 第一阶段，CKB的信号由低电平变为高电平，则T6导通以使电源端VDD与第二节点N2的信号传输路径导通。则VDD给电容C2充电，还通过T6分别给电容C3和节点N2充电。

[0051] 第二阶段及之后，CKB的信号由高电平变为低电平，则T6截止以使电源端VDD与第二节点N2的信号传输路径断开。

[0052] 如图3所示可选下拉模块3包括第五晶体管T5；第五晶体管T5的控制端与第二时钟端CK电连接，第五晶体管T5的输入端与第二节点N2电连接，第五晶体管T5的输出端接地。可
选T5为NMOS。

[0053] 第二阶段，CK的信号由低电平变为高电平，则T5导通以使大地与第二节点N2的信号传输路径导通。则第二节点N2通过T5放电。

[0054] 第三阶段及之后，CK的信号由高电平变为低电平，则T5截止以使大地与第二节点N2的信号传输路径断开。

[0055] 如图3所示可选输出模块4包括第二晶体管T2、第三晶体管T3和第一电容C1；第二晶体管T2的控制端与第一节点N1电连接，第二晶体管T2的输入端与第二时钟端CK电连接，
第二晶体管T2的输出端与扫描输出端OUT电连接，第一电容C1的第一端与第一节点N1电连
接，第一电容C1的第二端与扫描输出端OUT电连接，第三晶体管T3的控制端与第二节点N2电
连接，第三晶体管T3的输入端与扫描输出端OUT电连接，第三晶体管T3的输出端接地。可选
T2和T3均为NMOS。

[0056] 第一阶段，第一节点N1和第二节点N2均为高电平，CK为低电平，则T2和T3导通以使CK、扫描输出端OUT以及大地的信号传输路径导通。则扫描输出端OUT输出低电平信号。

[0057] 第二阶段，第一节点N1为高电平，第二节点N2为低电平，CK为高电平，则T2导通且T3截止，则CK与扫描输出端OUT的信号传输路径导通。则扫描输出端OUT输出与CK相同的高
电平信号。

[0058] 第三阶段，第一节点N1为高电平，第二节点N2维持低电平，CK为低电平，则T2导通且T3保持截止，则扫描输出端OUT输出与CK相同的低电平信号。

[0059] 第四阶段，第一节点N1为低电平，第二节点N2维持低电平，则在电容C1的稳定下扫描输出端OUT持续输出低电平信号。

[0060] 如图3所示可选复位模块5包括第四晶体管T4；第四晶体管T4的控制端与复位端CKR电连接，第四晶体管T4的输入端与第一节点N1电连接，第四晶体管T4的输出端接地。T4
为NMOS。

[0061] 第四阶段，CKR由低电平变为高电平，则T4导通以使第一节点N1与大地的信号传输路径导通。则N1节点被下拉为低电平。

[0062] 结合图3所示的输入模块1、上拉模块2和下拉模块3的电路结构可知，

[0063] 第一阶段，IN的信号由低电平变为高电平，CKB的信号由低电平变为高电平，则T1、T6和T7同时导通，VDD通过T1给N1节点充电使电容C1存储电荷，VDD通过T6和T7给N2节点充
电使电容C3存储电荷，VDD还给电容C2充电。因此电容C1、C2和C3存储电荷，N1和N2被拉高为
高电平。

[0064] 第二阶段，IN的信号由高电平变为低电平，CKB的信号由高电平变为低电平，CK的信号由低电平变为高电平，则T1、T6和T7同时截止，T5导通，电容C1存储有电荷以使第一节
点N1被拉高至更高电位，电容C3通过第二节点N2和T5放电，则电容C3放电使N2被拉低为低
电平，T3截止。同时，第一节点N1为高电平使T2导通，则扫描输出端OUT输出与CK相同的高电
平信号。N2为低电平使得T3截止，而电容C1中存储有电荷以及CK的信号为高电平，使得第一
节点N1不会漏电，同时第一节点N1的电位被CK信号冲击至更高电位，保证了扫描输出端的
电位。

[0065] 第三阶段，CK的信号由高电平变为低电平，则T5截止，电容C3的另一端接地使第二节点N2保持在低电平，第一节点N1在电容C1的稳定下下拉至高电平并保持。同时，第一节点
N1为高电平使T2保持导通，则扫描输出端OUT输出与CK相同的低电平信号，CK信号的稳定输
出保证了扫描输出端OUT的电位。

[0066] 第四阶段，CKR的信号由低电平变为高电平，则T4导通，电容C1的电荷通过第一节点N1而放电，则第一节点N1由高电平变为低电平。N1和N2均为低电平，则T2和T3截止，扫描
输出端在电容C1的稳定下持续输出低电平信号。

[0067] 如图5所示可选对于一级移位寄存器还包括：位于第一阶段t1和第二阶段t2之间的第一子阶段t1'，第一子阶段t1'，在输入模块所接收信号和上拉模块所接收信号的控制
下维持第一节点处和第二节点处的电位。结合图3和图5可知其时序为：

[0068] t1阶段，输入信号(IN)由低电平变为高电平，CKB同时拉高，节点N2由低电平变为高电平，N1同时被拉高成高电平；t1'阶段，IN&CKB同时拉成低电平，N2维持高电平不变，N1
也维持高电平不变；t2阶段，IN&CKB维持低电平，CK被拉成高电平，N2被拉低成低电平，N1会
被上拉至更高电位，同时OUT输出高电平；t3阶段，CK由高电平拉至低电平，OUT输出低电平，
N1被拉回至高电平；t4阶段，CKR由低电平变为高电平，N1被拉回至低电平，OUT维持低电平
不变。

[0069] 如图1所示可选移位寄存电路还包括：第1时钟信号线CKV1，第1时钟信号线CKV1与第4m+1级移位寄存器10的第一时钟端CKB电连接，还与第4m+3级移位寄存器的复位端CKR电
连接，还与第4m+4级移位寄存器的第二时钟端CK电连接；第2时钟信号线CKV2，第2时钟信号
线CKV2与第4m+2级移位寄存器的第一时钟端CKB电连接，还与第4m+4级移位寄存器的复位
端CKR电连接，还与第4m+1级移位寄存器的第二时钟端CK电连接；第3时钟信号线CKV3，第3
时钟信号线CKV3与第4m+3级移位寄存器的第一时钟端CKB电连接，还与第4m+1级移位寄存
器的复位端CKR电连接，还与第4m+2级移位寄存器的第二时钟端CK电连接；第4时钟信号线
CKV4，第4时钟信号线CKV4与第4m+4级移位寄存器的第一时钟端CKB电连接，还与第4m+2级
移位寄存器的复位端CKR电连接，还与第4m+3级移位寄存器的第二时钟端CK电连接；其中，m
为整数且m大于等于0；第1时钟信号线CKV1、第2时钟信号线CKV2、第3时钟信号线CKV3和第4
时钟信号线CKV4周期性且分时的输出有效脉冲。

[0070] 本实施例中，第1时钟信号线CKV1分别与首级移位寄存器10的第一时钟端CKB、第5级移位寄存器的CKB、第9级移位寄存器的CKB、…、第4m+1级移位寄存器的第一时钟端CKB电
连接。第1时钟信号线CKV1还分别与第3级移位寄存器10的复位端CKR、第7级移位寄存器的
CKR、第11级移位寄存器的CKR、…、第4m+3级移位寄存器的复位端CKR电连接。第1时钟信号
线CKV1还分别与第4级移位寄存器10的第二时钟端CK、第8级移位寄存器的CK、第12级移位
寄存器的CK、…、第4m+4级移位寄存器的第二时钟端CK电连接。

[0071] 第2时钟信号线CKV2分别与第2级移位寄存器10的第一时钟端CKB、第6级移位寄存器的CKB、第10级移位寄存器的CKB、…、第4m+2级移位寄存器的第一时钟端CKB电连接。第2
时钟信号线CKV2还分别与第4级移位寄存器10的复位端CKR、第8级移位寄存器的CKR、第12
级移位寄存器的CKR、…、第4m+4级移位寄存器的复位端CKR电连接。第2时钟信号线CKV2还
分别与首级移位寄存器10的第二时钟端CK、第5级移位寄存器的CK、第9级移位寄存器的
CK、…、第4m+1级移位寄存器的第二时钟端CK电连接。

[0072] 第3时钟信号线CKV3分别与第3级移位寄存器10的第一时钟端CKB、第7级移位寄存器的CKB、第11级移位寄存器的CKB、…、第4m+3级移位寄存器的第一时钟端CKB电连接。第3
时钟信号线CKV3还分别与首级移位寄存器10的复位端CKR、第5级移位寄存器的CKR、第9级
移位寄存器的CKR、…、第4m+1级移位寄存器的复位端CKR电连接。第3时钟信号线CKV3还分
别与第2级移位寄存器10的第二时钟端CK、第6级移位寄存器的CK、第10级移位寄存器的
CK、…、第4m+2级移位寄存器的第二时钟端CK电连接。

[0073] 第4时钟信号线CKV4分别与第4级移位寄存器10的第一时钟端CKB、第8级移位寄存器的CKB、第12级移位寄存器的CKB、…、第4m+4级移位寄存器的第一时钟端CKB电连接。第4
时钟信号线CKV4还分别与第2级移位寄存器10的复位端CKR、第6级移位寄存器的CKR、第10
级移位寄存器的CKR、…、第4m+2级移位寄存器的复位端CKR电连接。第4时钟信号线CKV4还
分别与第3级移位寄存器10的第二时钟端CK、第7级移位寄存器的CK、第11级移位寄存器的
CK、…、第4m+3级移位寄存器的第二时钟端CK电连接。

[0074] 如图6所示为第1～第4时钟信号线的时序图。可选CKV1～CKV4的有效脉冲均为高电平信号。CKV1～CKV4依次输出有效脉冲。图6所示为移位寄存电路驱动奇数行扫描线的时
序图。其中，VSR1为首级移位寄存器，VSR2为第2级移位寄存器，以此类推。VSR1接收的STV信
号为IN信号。每级移位寄存器的时序控制过程如上所述，在此不再赘述。

[0075] 本实施例中，在IN端的信号由低电平变为高电平时，N2节点的电位变为高电平；在IN端的信号由高电平变为低电平时，N2节点的电位变为低电平。N1节点和N2节点之间不存
在互联，均有独立的信号供应，因此N1节点和N2节点之间不会产生相互影响，N1节点和N2节
点的电位分别由各个信号端控制，不会处于浮置状态，所以不存在节点电位漏电情况，其电
位有足够的能力驱动输出模块，不会出现输出异常问题，提升了面板驱动充电能力。

[0076] 可选的，多级级联的移位寄存器与多条扫描线对应设置，移位寄存器的扫描输出端与对应的扫描线电连接。本实施例中，移位寄存电路用于顺序驱动显示面板的多条扫描
线。则首级移位寄存器驱动第一行扫描线，第2级移位寄存器驱动第二行扫描线，依次类推。
如图7所示为移位寄存电路的驱动时序图。可选CKV1～CKV4的有效脉冲均为高电平信号。
CKV1～CKV4依次输出有效脉冲。如图7所示，移位寄存电路依次驱动多行扫描线。每级移位
寄存器的时序控制过程如上所述，在此不再赘述。

[0077] 可选的，多级级联的移位寄存器与多条扫描线电连接，多条扫描线均为驱动奇数行且顺序排布的扫描线。其中，驱动一奇数行扫描线的一级移位寄存器的第一子阶段复用
为驱动下一偶数行扫描线的一级移位寄存器的第一阶段。其驱动时序参考图6所示，在此不
再赘述。在其他实施例中还可选多级级联的移位寄存器与多条扫描线电连接，多条扫描线
均为驱动偶数行且顺序排布的扫描线。每级移位寄存器的时序控制过程如上所述，在此不
再赘述。

[0078] 本实施例提供的移位寄存电路，移位寄存器的N1节点和N2节点之间不存在互联，均有独立的信号供应，因此N1节点和N2节点之间不会产生相互影响，N1节点和N2节点的电
位分别由各个信号端控制，不会处于浮置状态，所以不存在节点电位漏电情况，其电位有足
够的能力驱动输出模块，不会出现输出异常问题，提升了面板驱动充电能力。

[0079] 基于同一发明构思，本发明实施例还提供一种显示装置，包括如上任意实施例所述的移位寄存电路。可选显示装置为有机发光显示装置。

[0080] 该显示装置的移位寄存电路包括多级级联的移位寄存器；移位寄存器包括：输入模块，上拉模块，下拉模块，输出模块和复位模块；输入模块分别与第一节点、第二节点和输
入端电连接，上拉模块分别与第一时钟端和第二节点电连接，下拉模块分别与第二时钟端
和第二节点电连接，输出模块分别与第一节点、第二节点、第二时钟端和扫描输出端电连
接，复位模块分别与复位端和第一节点电连接。

[0081] 该显示装置的移位寄存电路的驱动方法包括：对于驱动一级移位寄存器，

[0082] 第一阶段，在输入模块所接收信号和上拉模块所接收信号的控制下上拉第一节点处和第二节点处的电位；

[0083] 第二阶段，在下拉模块所接收信号的控制下下拉第二节点处的电位并再上拉第一节点处的电位，同时控制扫描输出端输出有效脉冲；

[0084] 第三阶段，在下拉模块所接收信号的控制下下拉第一节点处的电位，同时控制扫描输出端输出无效脉冲；

[0085] 第四阶段，在复位模块所接收信号的控制下下拉第一节点处的电位以进行复位，同时控制扫描输出端保持输出无效脉冲。

[0086] 可选的对于一级移位寄存器，还包括：

[0087] 位于第一阶段和第二阶段之间的第一子阶段，第一子阶段，在输入模块所接收信号和上拉模块所接收信号的控制下维持第一节点处和第二节点处的电位。

[0088] 本实施例中，对于一级移位寄存器，其工作过程划分为4个工作阶段，依次包括第一阶段t1、第二阶段t2、第三阶段t3和第四阶段t4。可参考上文图3和图4所示的移位寄存器
及其时序结构的描述，在此不再一一赘述。

[0089] 本实施例中，显示装置的移位寄存电路，其中，N1节点和N2节点之间不存在互联，均有独立的信号供应，因此N1节点和N2节点之间不会产生相互影响，N1节点和N2节点的电
位分别由各个信号端控制，不会处于浮置状态，所以不存在节点电位漏电情况，其电位有足
够的能力驱动输出模块，不会出现输出异常问题，提升了面板驱动充电能力。

[0090] 注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、
重新调整、相互结合和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本
发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的
情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。