一种具有自偏置pmos钳位载流子存储层的SOI-LIGBT器件

摘要

本发明属于功率半导体技术领域，涉及一种高压横向半导体器件，具体为一种具有自偏置pmos钳位载流子存储层的SOI‑LIGBT器件。本发明中，通过将P型半导体基区分割成两个或者三个区域，并且在对应区域引入自偏置pmos结构；彻底打破了击穿电压和N型载流子层浓度一之间的矛盾关系，N型载流子存储区一掺杂能够提高几个数量级；本发明中LIGBT的发射极注入效率能够显著提高，从而降低LIGBT的导通压降；又由于发射极注入效率的提高，LIGBT集电极注入效率能够被适当地降低，从而提高关断速度；同时，器件具有更低的饱和电流密度，从而提高了短路安全工作区。综上，本发明可以兼容现有工艺的基础上，降低LIGBT导通压降，提高关断速度，提高短路安全工作区。

权利要求

1.一种具有自偏置pmos钳位载流子存储层的SOI-LIGBT器件，包括：

半导体衬底(1)、位于半导体衬底之上的埋氧层区(2)以及位于埋氧层区(2)上的半导体层(SOI层)；

所述半导体层包括：第一有源区、第二有源区、及位于两者之间的表面耐压区(7)；

所述第二有源区包括：N型半导体缓冲区(15)、P型集电区(16)、集电极金属(17)，所述P型集电区(16)设置于N型半导体缓冲区(15)内，且P型集电区(16)上表面覆盖有集电极金属(17)；

所述第一有源区包括：P型半导体基区(3)、栅极区、N型载流子存储区一(6)、N型载流子存储区二(18)、槽型发射极区一、P型电场屏蔽区(11)；其中：所述栅极区包括平面栅极区和立体槽栅区；

所述槽型发射极区一由深入半导体层的深槽形成，具体由位于槽壁的发射极介质层(14)、填充于槽内的多晶硅发射极区(13)、以及覆盖于部分多晶硅发射极区的发射极金属(12)共同构成；

所述P型半导体基区(3)被立体槽栅区和发射极区分隔为第一P型半导体基区与第二P型半导体基区，其中：

第二P型半导体基区作为自偏置pmos区，位于立体槽栅区与槽型发射极区一之间，且第二P型半导体基区、立体槽栅区、槽型发射极区一与表面耐压区(7)之间设置P型电场屏蔽区(11)；所述N型载流子存储区二(18)设置于第二P型半导体基区内、且将第二P型半导体基区分为两个部分，第一部分与P型电场屏蔽区(11)相接触、共同形成自偏置pmos源区，第二部分作为自偏置pmos漏区、且其部分表面上覆盖发射极金属(12)，N型载流子存储区二(18)作为自偏置pmos基区；

所述第一P型半导体基区作为LIGBT沟道基区，且第一P型半导体基区与表面耐压区(7)之间设置N型载流子存储区一(6)；第一P型半导体基区内分别设置有重掺杂N型半导体区(4)和重掺杂P型半导体区(5)，部分重掺杂N型半导体区(4)和部分重掺杂P型半导体区(5)上覆盖有发射极金属(12)。

2.按权利 要求1所述具有自偏置pmos钳位载流子存储层的SOI-LIGBT器件，其特征在于，所述第一有源区还包括：槽型发射极区二与N型载流子存储区三(19)，所述槽型发射极区二与槽型发射极区一结构相同、并于所述第二P型半导体基区中分隔出第三P型半导体基区，所述第三P型半导体基区作为第二个自偏置pmos区，N型载流子存储区三(19)设置于第三P型半导体基区内、且将第三P型半导体基区分为两个部分，第三P型半导体基区的第一部分与P型电场屏蔽区(11)相接触、共同形成自偏置pmos源区，第三P型半导体基区的第二部分作为自偏置pmos漏区、且其部分表面上覆盖发射极金属(12)，N型载流子存储区三(19)作为自偏置pmos基区。

3.按权利 要求1所述具有自偏置pmos钳位载流子存储层的SOI-LIGBT器件，其特征在于，所述第一P型半导体基区中，重掺杂N型半导体区(4)作为LIGBT沟道基区的源极区，重掺杂P型半导体区(5)作为LIGBT沟道基区的欧姆接触区；第一P型半导体基区表面设置平面栅极区，所述平面栅极区的栅介质层覆盖了部分重掺杂N型半导体区(4)、P型半导体基区(3)和部分N型载流子存储区一(6)；所述欧姆接触区、源极区、平面栅极区、P型半导体基区、N型载流子存储区一、发射极金属共同形成LIGBT的nMOS结构。

说明书

一种具有自偏置pmos钳位载流子存储层的SOI-LIGBT器件

技术领域

[0001] 本发明属于功率半导体技术领域，具体涉及一种高压横向半导体器件，具体为一种具有自偏置pmos钳位载流子存储层的SOI-LIGBT器件。

背景技术

[0002] 电力电子系统的小型化、集成化是功率半导体器件的一个重要研究方向。智能功率集成电路(Smart Power Integrated Circuit,SPIC)或高压集成电路(High Voltage Integrated Circuit,HVIC)将保护、控制、检测、驱动等低压电路和高压功率器件集成在同一个芯片上，这样不仅缩小了系统体积，提高了系统可靠性；同时，在较高频率的工作场合，由于系统引线电感的减少，对于缓冲和保护电路而言，能够显著降低其要求。

[0003] 横向绝缘栅双极晶体管(Lateral Insulated-Gate Bipolar Transistor,LIGBT)是SPIC和HVI C的重要功率器件之一，基于SOI技术的LIGBT更是由于其优良的隔离特性而被广泛使用。作为双极型功率器件，LIGBT同时具有MOSFET高输入阻抗和BJT电流密度大的特点，在导通时漂移区中电导调制效应使得器件具有更低的导通压降；然而，大量的非平衡载流子的存在同时也增加了器件的关断损耗；所以，优化器件的关断损耗(Turn-off loss：Eoff)和导通压降(On-state voltage drop：Von)之间的折中关系，是设计LIGBT的关键之一。

[0004] 为了获得更优的关段损耗和导通压降之间的折中关系，H.Takahashi等人在1996年在文章《Carrier Stored Trench-Gate Bipolar transistor(CSTBT)–A Novel Power Device for Hig h Voltage Application》中首次提出了载流子存储层技术，并且将其应用到IGBT结构中。如图4所示为一种现有技术传统具有载流子存储层的LIGBT结构，在漂移区靠近发射极一侧引入N型载流子存储层，形成空穴势垒，在器件导通时，从集电极注入漂移区的空穴载流子被空穴势垒阻挡，使得大量非平衡载流子集聚在发射极一侧，进一步增强漂移区电导调制效应；同时，由于发射极电子注入效率提高，集电极的注入效率可以降低，从而LIGBT关断时，阳极持续注入的空穴将减小，关断速度将提高；载流子存储层的引入，使得LIGBT器件具有了更优的Eoff和Von折中关系。

[0005] 然而，现有技术的具有载流子存储层LIGBT器件中，随着载流子存储层浓度(Carrier-Sto red Layer Concentration：Ncs)的升高，器件的击穿电压(Breakdown Voltage：BV)会随之减小。所以，如何解决击穿电压和载流子存储层浓度之间的矛盾关系，成为设计具有载流子存储层LIGBT的关键之一。

发明内容

[0006] 本发明的目的在于提供一种具有自偏置pmos钳位载流子存储层的SOI-LIGBT器件，该器件既能打破击穿电压和载流子层浓度矛盾关系、又能实现快速关断，有效提高短路安全工作区，且兼容现有载流子存储层技术。

[0007] 为了实现上述目的，本发明采用的技术方案如下：

[0008] 一种具有自偏置pmos钳位载流子存储层的SOI-LIGBT器件，包括：

[0009] 半导体衬底1、位于半导体衬底之上的埋氧层区2以及位于埋氧层2上的半导体层(SOI层)；

[0010] 所述半导体层包括：第一有源区、第二有源区、及位于两者之间的表面耐压区7；

[0011] 所述第二有源区包括：N型半导体缓冲区15、P型集电区16、集电极金属17，所述P型集电区16设置于N型半导体缓冲区15内，且P型集电区16上表面覆盖有集电极金属17；

[0012] 所述第一有源区包括：P型半导体基区3、栅极区、N型载流子存储区一6、N型载流子存储区二18、发射极区一、P型电场屏蔽区11；其中：

[0013] 所述栅极区包括平面栅极区和立体槽栅区；

[0014] 所述槽型发射极区一由深入半导体层的深槽形成，包括位于槽壁的发射极介质层14、填充于槽内的多晶硅发射极区13、以及覆盖于部分多晶硅发射极区的发射极金属12共同构成；

[0015] 所述P型半导体基区3被立体槽栅区和槽型发射极区分隔为第一P型半导体基区与第二P型半导体基区，其中：

[0016] 第二P型半导体基区作为自偏置pmos区，位于立体槽栅区与槽型发射极区一之间，且第二P型半导体基区、立体槽栅区、槽型发射极区一与表面耐压区7之间设置P型电场屏蔽区11；所述N型载流子存储区二18设置于第二P型半导体基区内、且将第二P型半导体基区分为两个部分，第一部分与P型电场屏蔽区11相接触、共同形成自偏置pmos源区，第二部分作为自偏置pmos漏区、且其部分表面上覆盖发射极金属12，N型载流子存储区二18作为自偏置pmos基区；

[0017] 所述第一P型半导体基区作为LIGBT沟道基区，且第一P型半导体基区与表面耐压区7之间设置N型载流子存储区一6；第一P型半导体基区内分别设置有重掺杂N型半导体区4和重掺杂P型半导体区5，部分重掺杂N型半导体区4和部分重掺杂P型半导体区5上覆盖有发射极金属12。

[0018] 进一步的，所述第一有源区还包括槽型发射极区二与N型载流子存储区三19，所述槽型发射极区二与槽型发射极区一结构相同、并于所述第二P型半导体基区中分隔出第三P型半导体基区，所述第三P型半导体基区作为第二个自偏置pmos区，N型载流子存储区三19设置于第三P型半导体基区内、且将第三P型半导体基区分为两个部分，第一部分与P型电场屏蔽区11相接触、共同形成自偏置pmos源区，第二部分作为自偏置pmos漏区、且其部分表面上覆盖发射极金属12，N型载流子存储区三19作为自偏置pmos基区。

[0019] 进一步的，所述第一P型半导体基区中，重掺杂N型半导体区4作为LIGBT沟道基区的源极区，重掺杂P型半导体区5作为LIGBT沟道基区的欧姆接触区；第一P型半导体基区表面设置平面栅极区，所述平面栅极区的栅介质层覆盖了部分重掺杂N型半导体区4、P型半导体基区3和部分N型载流子存储区一6；所述欧姆接触区、源极区、平面栅极区、P型半导体基区、N型载流子存储区一、发射极金属共同形成LIGBT的nMOS结构。

[0020] 本发明的有益效果在于：

[0021] 本发明提出了一种具有低导通压降、低关断损耗和优良抗短路能力的新型SOI LIGBT器件；本发明中，通过将P型半导体基区分割成两个或者三个区域，并且在对应区域引入自偏置pmos结构；当器件在反向耐压时，P型电场屏蔽区电位升高至使得自偏置pmos导通后，P型电场屏蔽区和表面耐压区形成的二极管开始承受反向偏压，随着反向偏压的增大，P型电场屏蔽区和N型载流子存储区一之间的表面耐压区由于浓度低、厚度薄而被完全耗尽，此后N型载流子存储区一的电位将不在增加，器件的耐压将主要由P型电场屏蔽区和表面耐压区构成的反偏二极管承受，从而彻底打破了击穿电压和N型载流子层浓度一之间的矛盾关系；N型载流子存储区一掺杂可以提高几个数量级而不会在载流子存储区和P型半导体基区构成的反偏二极管处发生击穿；本发明中LIGBT的发射极注入效率可以显著提高，从而降低LI GBT的导通压降；又由于发射极注入效率的提高，LIGBT集电极注入效率可以被适当地降低，从而提高关断速度；同时，本发明设置的自偏置pmos钳位第一有源区的LIGBT的nMOS的漏极电压，即N型载流子存储区一电压，从而可以使得器件具有更低的饱和电流密度，从而提高了短路安全工作区。综上，本发明可以兼容现有工艺的基础上，降低LIGBT导通压降，提高关断速度，提高短路安全工作区。

附图说明

[0022] 图1为本发明实施例提供的一种具有一个自偏置pmos钳位的SOI-LIGBT结构示意图；

[0023] 图2为本发明实施例提供的一种具有两个自偏置pmos钳位的SOI-LIGBT结构示意图；

[0024] 图3为本发明实施例对传统具有载流子存储层SOI-LIGBT和具有一个自偏置pmos钳位的SOI-LIGBT仿真得到的Von-Eoff折中关系对比图；

[0025] 图中，1为P型衬底，2为埋氧层区，3为P型半导体基区，4为重掺杂N型半导体区，5为重掺杂P型半导体区，6为N型载流子存储层一，7为表面耐压层，8为栅介质层，9为多晶硅栅区，10为栅极金属，11为P型电场屏蔽层、12为发射极金属、13为多晶硅发射极区，14为发射极介质层，15为N型半导体缓冲区，16为P型集电区，17为集电极金属，18为N型载流子存储层二，19为N型载流子存储层三。

[0026] 图4为现有技术中传统具有载流子存储层SOI-LIGBT结构示意图。

具体实施方式

[0027] 下面结合说明书附图对本发明的工作原理进行详细说明：

[0028] 实施例1

[0029] 本实施例提供了一种具有一个自偏置pmos钳位的SOI-LIGBT器件，如图1所示，包括：

[0030] 半导体衬底1、位于半导体衬底之上的埋氧层区2以及位于埋氧层2上的半导体层(SOI层)；

[0031] 所述半导体层包括：第一有源区、第二有源区、及位于两者之间的表面耐压区7；

[0032] 所述第二有源区包括：N型半导体缓冲区15、P型集电区16，所述P型集电区16设置于N型半导体缓冲区15顶部一侧，且P型集电区16上表面覆盖有集电极金属17，所述N型半导体缓冲区15、P型集电区16和集电极金属17共同形成第二有源区；

[0033] 所述第一有源区包括：P型半导体基区3、栅极区(平面栅和槽栅)、N型载流子存储区一6、N型载流子存储区二18、槽型发射极区一、P型电场屏蔽区11；其中：

[0034] 所述栅极区包括平面栅极区和立体槽栅区；平面栅极区由从下往上依次设置的栅介质层8、多晶硅栅区9和栅极金属10组成；立体槽栅区由深入半导体层的深槽构成，由栅介质层8、位于深槽内被栅介质层包围的多晶硅栅区9、以及覆盖了部分多晶硅栅区的栅极金属10共同构成；

[0035] 所述发射极区一由深入半导体层的深槽形成，由发射极介质层14、位于深槽内被发射极介质层包围的多晶硅发射极区13、以及覆盖了部分多晶硅发射极区的发射极金属12共同构成；

[0036] 所述P型半导体基区3被立体槽栅区和槽型发射极区分隔为第一P型半导体基区与第二P型半导体基区，其中：

[0037] 第二P型半导体基区作为自偏置pmos区，位于立体槽栅区与槽型发射极区一之间，且第二P型半导体基区、立体槽栅区、槽型发射极区一与表面耐压区7之间设置P型电场屏蔽区11；所述N型载流子存储区二18设置于第二P型半导体基区内、且将第二P型半导体基区分为两个部分，第一部分与P型电场屏蔽区11相接触、共同形成自偏置pmos源区，N型载流子存储区二18作为自偏置pmos基区，第二部分作为自偏置pmos漏区、且其部分表面上覆盖发射极金属12；

[0038] 所述第一P型半导体基区作为LIGBT沟道基区，且第一P型半导体基区与表面耐压区7之间设置N型载流子存储区一6；第一P型半导体基区内分别设置有重掺杂N型半导体区4和重掺杂P型半导体区5，重掺杂N型半导体区4作为LIGBT沟道基区的源极区，重掺杂P型半导体区5作为LIGBT沟道基区的欧姆接触区，部分重掺杂N型半导体区4和部分重掺杂P型半导体区5上覆盖有发射极金属12；第一P型半导体基区表面设置平面栅极区，所述平面栅极区的栅介质层覆盖了部分重掺杂N型半导体区4、P型半导体基区3和部分N型载流子存储区一6；所述基区中的欧姆接触区5、源极区4、平面栅极区、P型半导体基区3、N型载流子存储区一6、发射极金属12共同形成LIGBT的nMOS结构，nMOS结构、自偏置p mos区和P型电场屏蔽区11共同构成第一有源区；

[0039] 所述表面耐压区7位于第一有源区与第二有源区之间，即一侧与立体槽栅区、P型电场屏蔽区以及N型载流子存储区一6接触，另一侧与N型半导体缓冲区15接触；表面耐压区7由具有线性渐变掺杂的N型半导体层形成，其掺杂浓度从第一有源区向第二有源区递增；

[0040] 本发明实施例中，P型半导体基区3可以与埋氧层区2接触，也可以不接触，当不接触时，P型半导体基区3与埋氧层2之间设置表面耐压区；槽型发射极区可以和埋氧层2接触，也可以不接触；P型电场屏蔽区11可以和埋氧层区2接触，也可以不接触；更进一步的，所述表面耐压区7实现方式包括但不限于均匀掺杂、线性渐变掺杂、超结结构。

[0041] 从工作原理上讲，与传统具有载流子存储层SOI-LIGBT相比，本发明主要引入自偏置p mos和P型电场屏蔽区11；结合图1，当器件工作在反向耐压条件时，随着集电极电压的上升，P型电场屏蔽区11电位也随之上升，当P型电场屏蔽区11的电位上升至自偏置pmos阈值电压时，pmos管导通，P型电场屏蔽区11和表面耐压区7形成的反偏二极管开始承受耐压，同时随着集电极电压上升，介于N型载流子存储区一6和P型电场屏蔽区11之间的部分表面耐压区7，由于其厚度小、掺杂浓度低而很快被全耗尽；之后位于该区域旁的载流子存储区一6的电位将不再上升；此后，第一P型半导体基区的P型半导体基区3和N型载流子存储区一6形成的PN结的反向偏压基本不会随着集电极电压的升高而快速增加，集电极增加的电压主要由P型电场屏蔽区11和表面耐压区7形成的反偏二极管承受。换言之，本发明提出的SOI-LIGBT主要由P型电场屏蔽区11和表面耐压区7形成的PN结承受反向偏压，而非传统SOI-LIGBT结构中由P型半导体基区3和N型载流子存储区一6形成的PN结承受反向偏压；所以本发明中N型载流子存储区一6的掺杂浓度不再受器件击穿电压的限制，从而载流子存储层可以重掺杂以提高发射极电子注入效率。

[0042] 当器件工作在正向导通状态时，由于N型载流子存储区一6具有很高的掺杂浓度，使得大量的非平衡载流子集聚在第一有源区附近，增强了表面耐压区7的电导调制效应，显著降低了器件的导通压降(Von)；另一方面，在导通状态，LIGBT的nMOS漏源电压由N型载流子存储区一6的电势决定，N型载流子存储区一6的电势比P型电场屏蔽区11低约0.7V，当自偏置pmos开启后，空穴电流可以通过自偏置pmos流入发射极，通过适当调整自偏置p mos基区也即N型载流子存储层二18的浓度，可以使得自偏置pmos在N型载流子存储层二18电位很低时流过器件全部空穴电流，从而钳位N型载流子存储层一6和LIGBT的nMOS漏源电压，降低了器件的饱和电流密度，提高了安全工作区。对于关断特性，由于发射极注入效率被提高，所以可以适当地降低集电极空穴的注入效率来获得相同的导通压降，从而在关断时，发射极的高浓度的载流子将被强电场快速抽取，而集电极的空穴注入效率降低后，空穴的持续注入将被大大降低，使得器件具有更优的Von-Eoff折中关系。

[0043] 本发明实施例中，采用的仿真器件结构参数主要设定为：SOI层厚度为1.5μm，埋氧层区2的厚度为3μm，器件长度为35μm，器件宽度为2μm，N型载流子存储区一6的浓度为1×1019cm-3，N型载流子存储区二18的浓度为5×1016cm-3，表面耐压区7采用横向渐变掺杂，得到的Von-Eoff仿真结果如图3所示，从图3可以看出，本发明实施例一提供的具有一个自偏置pmos钳位的SOI-LIGBT器件与现有技术传统结构相比，具有更好的Von-Eoff折中关系，在相同Von＝1.35V下，Eoff下降了41.9％。

[0044] 实施例2

[0045] 本发明实施例提供了一种具有两个自偏置pmos的SOI-LIGBT器件，如图2所示，其与实施例1的区别在于：所述器件还包括槽型发射极区二，所述槽型发射极区二与实施例1中槽型发射极区一结构相同，并于所述第二P型半导体基区中分隔出第三P型半导体基区，所述第三P型半导体基区作为第二个自偏置pmos区，N型载流子存储区三19设置于第三P型半导体基区内、且将第三P型半导体基区分为两个部分，第一部分与P型电场屏蔽区11相接触、共同形成自偏置pmos源区，第二部分作为自偏置pmos漏区、且其部分表面上覆盖发射极金属12，N型载流子存储区三19作为自偏置pmos基区。

[0046] 以上所述，仅为本发明的具体实施方式，本说明书中所公开的任一特征，除非特别叙述，均可被其他等效或具有类似目的的替代特征加以替换；所公开的所有特征、或所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以任何方式组合。