核脉冲电荷时间转换方法与系统

摘要

本发明公开了一种核脉冲电荷时间转换系统与方法，其系统包括：积分电路、电压比较器、数字信号延时器、FPGA管脚、时间数字变换器和一个校正表。本发明具有结构简单、基线稳定、测量精度高、测量死时间小等优点，在核信号处理与核技术应用领域有重要应用价值。

权利要求

1.一种核脉冲电荷时间转换系统，其特征在于，包括：积分电路(1)、电压比较器(2)、数字信号延时器(5)、FPGA管脚(7)、时间数字变换器(3)和一个校正表(4)，其中，所述积分电路(1)用于接收核脉冲电流信号，以及输出电压信号；

所述积分电路(1)包括运算放大器和积分网络，其中，所述积分网络分别连接所述运算放大器的负输入端和输出端；所述积分网络包括积分电容和积分电阻，且所述积分电容和积分电阻并联连接至所述运算放大器；

所述电压比较器(2)用于将所述电压信号与一预设的阈值电压比较，并根据比较结果实现其输出信号的电平翻转，其中，所述预设的阈值电压小于所述积分电路(1)输出的所述电压信号的峰值；

所述数字信号延时器(5)用于根据所述电压比较器(2)输出信号的电平翻转输出控制信号，所述控制信号包括开启放电控制信号和放电停止控制信号，其中，所述开启放电控制信号延时后再输出，所述放电停止控制信号不延时直接输出；

所述FPGA管脚(7)用于在所述电压比较器(2)输出的信号和所述数字信号延时器(5)的控制下对所述积分电路(1)以恒定的电流进行放电；

放电电阻(6)，位于所述积分电路(1)和所述FPGA管脚(7)之间，用于控制所述放电电流大小；

所述时间数字变换器(3)用于根据所述电压比较器(2)输出信号的电平翻转的时刻输出时间戳；

所述校正表(4)用于根据所述时间戳得到核脉冲的电荷值；

所述电压比较器(2)、FPGA管脚(7)、数字信号延时器(5)以及时间数字变换器(3)集成于一片FPGA芯片上；其中，所述电压比较器(2)由FPGA的LVDS差分接收器实现。

2.如权利要求1所述的核脉冲电荷时间转换系统，其特征在于，所述校正表内容为：其中，K是所述核脉冲的电荷量；i0是所述FPGA管脚(7)放电的电流值；T是两个所述时间戳的差值；Td是所述数字信号延时器(5)的延时量；U1(T)是所述核脉冲通过所述积分电路(1)输出的积分信号的归一化波形；R是所述积分电阻的电阻值；C是所述积分电容的电容值。

3.如权利要求1所述的核脉冲电荷时间转换系统，其特征在于，所述时间数字变换器(3)在FPGA内部实现，所述校正表(4)在FPGA内部使用内嵌存储器实现或在FPGA外实现。

4.一种如权利要求1～3中任一项所述的核脉冲电荷时间转换系统的核脉冲电荷时间转换方法，其特征在于，包括：

积分电路(1)接收核脉冲电流信号，并在输出端产生电压信号；

电压比较器(2)将所述电压信号与一预设的小于所述电压信号峰值的阈值电压比较，当所述电压信号超过所述阈值电压时所述电压比较器(2)的输出信号进行第一次电平翻转；

时间数字变换器(3)根据所述电压比较器(2)输出信号的第一次电平翻转的时刻输出第一时间戳；

数字信号延时器(5)根据所述电压比较器(2)的输出信号的第一次电平翻转开启放电控制信号并延时后输出；

FPGA管脚(7)在所述电压比较器(2)输出信号以及所述数字信号延时器(5)的控制下，对所述积分电路(1)以恒定的电流进行放电；

通过放电所述电压信号下降至小于所述阈值电压时，所述电压比较器(2)的输出信号进行第二次电平翻转；

时间数字变换器(3)根据所述电压比较器(2)输出信号的第二次电平翻转的时刻输出第二时间戳；

校正表(4)根据所述第一时间戳与第二时间戳得到所述核脉冲的电荷值。

5.如权利要求4所述的核脉冲电荷时间转换方法，其特征在于，所述第一次电平翻转为低电平翻转为高电平；所述第二次电平翻转为高电平翻转为低电平。

6.如权利要求4所述的核脉冲电荷时间转换方法，其特征在于，所述积分电路(1)接收核脉冲电流信号之前还包括：调节放电电阻(6)大小以控制所述放电电流大小。

7.如权利要求4所述的核脉冲电荷时间转换方法，其特征在于，所述校正表(4)根据所述第一时间戳与第二时间戳得到所述核脉冲的电荷值包括：将所述第一时间戳与第二时间戳的差值作为输入；

根据所述差值和所述校正表(4)计算得到所述核脉冲的电荷值；

所述校正表为：

其中，K是所述核脉冲的电荷量；i0是所述FPGA管脚(7)放电的电流值；T是两个所述时间戳的差值；Td是所述数字信号延时器(5)的延时量；U1(T)是所述核脉冲通过所述积分电路(1)输出的积分信号的归一化波形；R是所述积分电阻的电阻值；C是所述积分电容的电容值。

说明书

核脉冲电荷时间转换方法与系统

技术领域

[0001] 本发明属于核信号测量领域，涉及一种核脉冲电荷时间转换方法与系统。

背景技术

[0002] 一般核探测器在探测到一个入射粒子后，输出一个电流脉冲信号。该电流脉冲随时间的积分就是入射粒子在探测器上作用所产生的电荷，它等同于入射粒子的能量。测量
核脉冲的电荷是核信号处理领域的基本任务。传统上，能量的测量是将电流信号送给一个
电荷积分电路，输出为积分信号，用模拟数字变换器(ADC)采样信号波形，采样点的最大值
就是核脉冲的能量值。随着核探测器技术的发展，一个探测器所含的通道数越来越多，每一
个通道都用一个高速ADC采样波形的能量测量方法，会使得测量电子学规模越来越大。将核
信号所包含的电荷量转换为时间量，由时间量测量来实现电荷量测量，是目前核信号处理
领域的一个主要技术发展方向。然而，现有的电荷时间转换测量技术，具有测量精度低，电
路复杂，测量死时间长等缺点，不能满足多通道、高集成度、高测量性能的需求。如何使用最
简化的电路实现高性能的电荷测量，成为急需解决的技术问题。

发明内容

[0003] (一)要解决的技术问题

[0004] 鉴于以上技术问题，本发明提供了一种核脉冲电荷时间转换方法与系统，以至少部分解决上述技术问题。

[0005] (二)技术方案

[0006] 根据本发明的一方面，提供一种核脉冲电荷时间转换系统，包括：积分电路、电压比较器、数字信号延时器、FPGA管脚、时间数字变换器和一个校正表，其中，

[0007] 所述积分电路用于接收核脉冲电流信号，以及输出电压信号；

[0008] 所述电压比较器用于将所述电压信号与一预设的阈值电压比较，并根据比较结果实现其输出信号的电平翻转，其中，所述预设的阈值电压小于所述积分电路输出的所述电
压信号的峰值；

[0009] 所述数字信号延时器用于根据所述电压比较器输出信号的电平翻转输出控制信号，所述控制信号包括开启放电控制信号和放电停止控制信号，其中，所述开启放电控制信
号延时后再输出，所述放电停止控制信号不延时直接输出；

[0010] 所述FPGA管脚用于在所述电压比较器输出的电压信号和所述数字信号延时器的控制下对所述积分电路以恒定的电流进行放电；

[0011] 所述时间数字变换器用于根据所述电压比较器输出信号的电平翻转的时刻输出时间戳；

[0012] 所述校正表用于根据所述时间戳得到核脉冲的电荷值。

[0013] 在进一步的实施方案中，所述的核脉冲电荷时间转换系统还包括：

[0014] 放电电阻，位于所述积分电路和所述FPGA管脚之间，用于控制所述放电电流大小。

[0015] 在进一步的实施方案中，所述积分电路包括运算放大器和积分网络，其中，所述积分网络分别连接所述运算放大器的负输入端和输出端。

[0016] 在进一步的实施方案中，所述积分网络包括积分电容和积分电阻，且所述积分电容和积分电阻并联连接至所述运算放大器。

[0017] 在进一步的实施方案中，所述校正表内容为：

[0018]

[0019] 其中，K是所述核脉冲的电荷量；i0是所述FPGA管脚放电的电流值；T是两个所述时间戳的差值；Td是所述数字信号延时器的延时量；U1(T)是所述核脉冲通过所述积分电路输
出的积分信号的归一化波形；R是所述积分电阻的电阻值；C是所述积分电容的电容值。

[0020] 在进一步的实施方案中，所述电压比较器、FPGA管脚、数字信号延时器以及时间数字变换器集成于一片FPGA芯片上；其中，所述电压比较器由FPGA的LVDS差分接收器实现，时
间数字变换器在FPGA内部实现，所述校正表在FPGA内部使用内嵌存储器实现或在FPGA外实
现。

[0021] 根据本发明的另一方面，提供一种核脉冲电荷时间转换方法，包括：

[0022] 积分电路接收核脉冲电流信号，并在输出端产生电压信号；

[0023] 电压比较器将所述电压信号与一预设的小于所述电压信号峰值的阈值电压比较，当所述电压信号超过所述阈值电压时所述电压比较器的输出信号进行第一次电平翻转；

[0024] 时间数字变换器根据所述电压比较器输出信号的第一次电平翻转的时刻输出第一时间戳；

[0025] 数字信号延时器根据所述电压比较器的输出信号的第一次电平翻转开启放电控制信号并延时后输出；

[0026] FPGA管脚在所述电压比较器输出信号以及所述数字信号延时器的控制下，对所述积分电路以恒定的电流进行放电；

[0027] 通过放电所述电压信号下降至小于所述阈值电压时，所述电压比较器的输出信号进行第二次电平翻转；

[0028] 时间数字变换器根据所述电压比较器输出信号的第二次电平翻转的时刻输出第二时间戳；

[0029] 校正表根据所述第一时间戳与第二时间戳得到所述核脉冲的电荷值。

[0030] 在进一步的实施方案中，所述第一次电平翻转为低电平翻转为高电平；所述第二次电平翻转为高电平翻转为低电平。

[0031] 在进一步的实施方案中，所述积分电路接收核脉冲电流信号之前还包括：调节放电电阻大小以控制所述放电电流大小。

[0032] 在进一步的实施方案中，所述校正表根据所述第一时间戳与第二时间戳得到所述核脉冲的电荷值包括：

[0033] 将所述第一时间戳与第二时间的差值作为输入；

[0034] 根据所述差值和所述校正表计算得到所述脉冲的电荷值；

[0035] 所述校正表为：

[0036]

[0037] 其中，K是所述核脉冲的电荷量；i0是所述FPGA管脚放电的电流值；T是两个所述时间戳的差值；Td是所述数字信号延时器的延时量；U1(T)是所述核脉冲通过所述积分电路输
出的积分信号的归一化波形；R是所述积分电阻的电阻值；C是所述积分电容的电容值。

[0038] (三)有益效果

[0039] 本发明通过将积分电路输出端的电压信号与一固定的低电压阈值比较以产生定时输出，在其产生电平翻转时经过时间数字变换器输出时间戳，最后根据时间戳的差值得
到核脉冲的电荷量，其系统结构简单，有利于多通道的高集成度，且具备测量精度高、测量
死时间小等优点。

附图说明

[0040] 图1为本发明提供的一种核脉冲电荷时间转换系统的结构组成示意图；

[0041] 图2为本发明一实施例电路系统中主要节点的实际波形图；

[0042] 图3为本发明一实施例经过校正后的系统线性度测试曲线；

[0043] 图4为本发明一实施例测量得到的22Na放射源的能谱图；

[0044] 图5为本发明提供的一种核脉冲电荷时间转换方法的流程示意图。

具体实施方式

[0045] 为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明作进一步的详细说明。

[0046] 本公开的一实施例提供了一种核脉冲电荷时间转换系统，参阅图1，结合图2‑图4，对图1所示系统结构进行详细说明。

[0047] 本实施例中所述核脉冲电荷时间转换系统主要包括：积分电路1、电压比较器2、时间数字变换器3、校正表4、数字信号延时器5、放电电阻6和FPGA管脚7。

[0048] 所述积分电路1由运算放大器和RC积分网络组成，RC积分网络连接运算放大器的输出端和负向输入端，所述积分网络包括积分电容和积分电阻，且所述积分电容和积分电
阻并联连接至所述运算放大器。所述电压比较器2的一个输入端连接至所述运算放大器的
输出端，所述电压比较器2的另一输入端连接一个阈值电压。数字信号延时器5的输入端连
接至所述电压比较器2的输出端，所述数字信号延时器5的输出经过所述FPGA管脚7输出后
连接至所述放电电阻6的一端。所述放电电阻6的另一端连接到所述积分电路1的负向输入
端。所述时间数字变换器3的输入端连接至所述电压比较器2的输出端。所述时间数字变换
器3的输出端连接至所述校正表4的输入端。

[0049] 以核脉冲信号为负脉冲电流信号为例，本公开中的转换系统工作原理为：积分电路1对输入其输入端的脉冲电流信号进行积分，并对应的在输出端产生一个电压信号。电压
比较器2将该积分电路1输出的电压信号与一个预先设置好的低阈值Vth进行比较。当电压
信号超过阈值电压时，电压比较器2的输出由低电平翻转为高电平，即输出一个阶跃信号。
数字时间转换器3检测到电压比较器2输出的阶跃信号，输出第一个时间戳，该时间戳就是
被测核脉冲信号的前沿时间。电压比较器2输出的阶跃信号经过数字信号延时器5的延时一
段时间后，将FPGA管脚7输出的电平由低翻转为高，这使得FPGA管脚7输出一个大小为VH/Rd
的电流对积分电路1进行放电，此时FPGA管脚7可被看作为恒流源。当FPGA管脚7开始对积分
电路1进行放电时，输入到积分电路1的核脉冲电流信号依然在对积分电路1进行充电。同
时，积分电路1中的积分RC网络上的积分电阻R也对积分电容C上的电荷提供了放电回路。因
此，积分电路1输出的电压信号由输入的核脉冲电流信号，积分RC网络以及电流源放电电流
共同决定。FPGA管脚7输出的放电电流使得积分电路1输出的电压信号迅速下降，当电压信
号低于阈值电压Vth时，电压比较器2的输出由高电平翻转至低电平。一方面，时间数字变换
器3检测到电压比较器2输出由高电平翻转为低电平的时刻，输出第二个时间戳；另一方面，
电压比较器2的输出由高电平翻转至低电平后立刻使得FPGA管脚7电平变为低，其停止对积
分电路1放电。将第一个时间戳，第二个时间戳输入校正表4，即可得到核脉冲信号的电荷
值。

[0050] 具体地，本转换系统中，当FPGA管脚7的输出为高电平VH时，由于运算放大器的正向输入端接地，负向输入端是虚地，所以FPGA管脚7输出的流过放电电阻6的电流大小为VH/
Rd。由于输入积分电路1的核脉冲信号是一个脉冲负电流信号，其流经积分电容C的电流方
向与FPGA管脚7输出的流经积分电容C的电流方向相反，因此，输入脉冲信号对积分电容进
行充电，FPGA管脚7输出的电流对积分电容进行放电。由于核脉冲信号的下降部分符合指数
衰减的规律，为了保证核脉冲信号所有的电荷都被积分电路1积分，通常需要积分电路1的
积分时间长度大于核脉冲信号指数衰减时间常数的三倍。在一次核脉冲测量中，积分电路1
的有效积分时间应该从核脉冲到来信号开始，到FPGA管脚7停止放电时结束。通过调节放电
电阻6的阻值可以控制恒流源放电电流大小，从而控制FPGA管脚7停止放电的时间，使得积
分电路1的积分时间不小于核脉冲信号衰减时间常数的三倍。

[0051] 本转换系统将积分电路1输出端的电压信号前沿与一固定的低电压阈值Vth比较以产生定时输出，该方法也称为前沿定时技术。前沿定时是最简单的定时技术，其电路简
单，有利于多通道的高集成度。前沿定时的精度很大程度上取决于阈值电压Vth的大小。为
了获取更高的精度，我们设置阈值电压稍稍高于电路系统的噪声水平。积分电路1输出的电
压信号前沿超过低电压阈值Vth时，电压比较器2的输出由低电平翻转为高电平，时间数字
变换器3会检测到该翻转时刻，并输出第一个时间戳，该时间戳代表了核脉冲信号的前沿时
间。因此本转换系统实现了核脉冲信号的时间信息读出。

[0052] 电压比较器2的输出还连接至数字信号延时器5。电压比较器2输出端电平变高后，经过数字信号延时器5的延时，FPGA管脚7上的电平也会变高。通过预先设置好一个固定的
延时Td，该转换系统可以使得FPGA管脚7的电平在积分电路1输出电压信号的峰值时间附近
变为高，并开始对积分电路1进行放电。FPGA管脚开始放电后，积分电路输入端的信号依然
在对积分电路进行充电，同时积RC网络中的积分电阻R也提供了一个放电回路。在这些因素
的共同作用下，积分电路1的输出电压开始降低，当电压降低到阈值电压Vth时，电压比较器
2输出的状态由高翻转为低。这个状态翻转被TDC记录下来，输出第二个时间戳。同时该翻转
立马使得FPGA管脚7上的电平也翻转为低，FPGA管脚的放电结束。放电时间的长度与输入核
脉冲信号的电荷量有关。根据第二个时间戳和第一个时间戳之间的时间差T我们可以计算
得到输入核脉冲信号的电荷量，具体关系为：

[0053]

[0054] 上述关系(1)中，U1(T)是核脉冲通过所述积分电路输出的积分信号的归一化波形，它是使用高速示波器直接采集核脉冲的积分电压信号波形，并通过幅度归一化平均以
后获得的。采集U1的过程中，FPGA管脚7不参与对积分电路1的放电。RC为积分电路1中的积
分网络，其RC值是通过向积分电路1中输入一个阶跃信号并测量输出信号的衰减时间获得
的。上述关系(1)是通过求解以下微分方程(2)得到的，当FPGA管脚7参与对积分电路1的放
电时，微分方程(2)描述了积分电路1的输出电压信号Vo的变化：

[0055]

[0056] 其中i(t)为探测器输出到转换系统的脉冲电流信号，u(t)代表单位阶跃信号，i0为FPGA管脚7放电时的放电电流大小。我们可以看到积分电路1的输出Vo是由探测器电流i
(t)的充电，FPGA管脚7的放电，以及积分RC网络的电流泄放三个过程共同决定的。由(2)我
们可以得到Vo的波形满足：

[0057]

[0058] 时间数字变换器3输出的两个时间戳分别代表了波形Vo与一个低电压阈值Vth相交的两个时刻。两个时间戳的差以及电荷量K之间近似满足上述关系(1)。使用FPGA内的存
储模块，以上述关系(1)建立校正表4。校正表4的输入为时间数字变换器3测得时间戳之间
的时间差T，输出为输入脉冲信号的电荷量。放电结束后，测量系统恢复到原始状态，等待下
一个输入脉冲信号的到来。

[0059] 上述实例仅仅针对输入电路信号为脉冲负电流信号的情况。当输入信号为脉冲负电压信号时，仅仅需要在放大器的输入端串联一个输入电阻即可将输入电压信号转换为电
流信号，而其他设置不变。

[0060] 本装置的电压比较器2，时间数字变换器3，校正表4，延时器5以及FPGA管脚7构成的开关电流源均可以在一片FPGA上设计完成。电压比较器2为FPGA中差分管脚内的LVDS接
收器。时间数字变换器3以及延时器通过使用FPGA内部的逻辑单元设计完成。校正表4由
FPGA内部的随机存储器模块构建。FPGA管脚7被配置为了LVCMOS25电平输出，当其输出为高
时，管脚上的电压为2.5V。FPGA减少了片外分立模拟元件的使用，有利于增加电路的集成
度。

[0061] 本公开的另一实施例提供了一种核脉冲电荷时间转换方法，参照图5所示为该方法的流程图，其包括：

[0062] 步骤S1：积分电路1接收核脉冲电流信号，并在输出端产生电压信号；

[0063] 步骤S2：电压比较器2将所述电压信号与一预设的小于所述电压信号峰值的阈值电压比较，当所述电压信号超过所述阈值电压时所述电压比较器2的输出信号进行第一次
电平翻转；

[0064] 步骤S3：时间数字变换器3根据所述电压比较器2输出信号的第一次电平翻转的时刻输出第一时间戳；

[0065] 步骤S4：数字信号延迟器5根据所述电压比较器2的输出信号的第一次电平翻转开启放电控制信号并延迟后输出；

[0066] 步骤S5：FPGA管脚7在所述电压比较器2输出信号以及所述数字信号延时器5的控制下，对所述积分电路1以恒定的电流进行放电；

[0067] 步骤S6：通过放电所述电压信号下降至小于所述阈值电压时，所述电压比较器2的输出信号进行第二次电平翻转；

[0068] 步骤S7：时间数字变换器3根据所述电压比较器2输出信号的第二次电平翻转的时刻输出第二时间戳；

[0069] 步骤S8：校正表4根据所述第一时间戳与第二时间戳得到所述核脉冲的电荷值。

[0070] 在本实施例中，所述第一次电平翻转为低电平翻转为高电平；所述第二次电平翻转为高电平翻转为低电平。

[0071] 在本实施例中，步骤S1之前还包括：调节放电电阻6大小以控制所述放电电流大小。

[0072] 在本实施例中，步骤S8具体包括：

[0073] 将所述第一时间戳与第二时间的差值作为输入；

[0074] 根据所述差值和所述校正表4计算得到所述脉冲的电荷值。

[0075] 根据上述描述，通过一个具体的示例性实施例对本发明进一步说明，所述转换系统使用基于AD8066运算放大器搭建积分电路1。反馈积分RC网络的值分别为：R＝1000ΩΩ，
C＝510pF。连接到积分电路的放电电阻7的阻值为：Rd＝1000Ω。电压比较器2、时间数字变
换器3、校正表4、延时器5均在Xilinx Kintex‑7FPGA(xc7k325t)上实现。FPGA管脚7与放电
电阻6共同构成了一个开关电流源，当管脚7的电平被设置为高时，其输出一个2.5V的电压，
电流源开始对积分电路1进行放电，放电电流大小为2.5V/Rd＝2.5mA。基于FPGA的时间数字
变换器3具有3.9ps的时间精度，3.6ns的测量死时间。测量结果由USB2.0接口读出到上位
机。将由硅光电倍增管(SiPM)以及LYSO闪烁晶体组成的光电转换探测器与转换系统连接，
该装置可以用于探测放射源发射出的伽马射线的到来时间和能量大小。

[0076] 参阅图2，其展示了光电转换探测器的输出的一个电流脉冲信号输入转换系统后，一些关键信号波形的变化。Vc处电压比较器2输出波形为Vo处积分电路1输出波形与阈值
Vth的比较结果。当Vo的波形前沿超过阈值Vth后，Vc处电压比较器2输出的波形翻转为高。
经过FPGA内延时器5的延时后，管脚7的电压也被翻转为高，并可以看成一个恒流源对积分
电路1进行放电。当Vo处的波形电压在管脚7放电的影响下迅速下降到阈值Vth之下时，Vc处
电压比较器2输出的波形电压翻转为低，且管脚7的电压也立刻变低，测量系统恢复原样，等
待下一个测量信号的到来。

[0077] 利用一台高精度任意信号发生器模拟光电转换探测器的信号输入到转换系统中，以此验证所述转换系统的功能。改变信号发生器输出模拟信号的幅度，测量每一输入信号
下时间数字变换器3测得的两个时间戳之间的时间差T和经过校正表4矫正后的信号电荷
量，由此可以得到转换系统的能量测量精度。参阅图3，得到的线性度为100％，说明该转换
系统具有很高的测量精度。

[0078] 使用22Na放射源照射将基于硅光电倍增管(SiPM)以及LYSO闪烁晶体的光电转换探22
测器，探测器输出信号到所述测试装置中以此测得 Na的能谱如图4所示。测得的能量分辨
率为11.8％，与使用其他主流测量方法得到的能量分辨率相同，由此证明该转换系统能够
获得具有高能量分辨率的数据读出。

[0079] 以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在
本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护
范围之内。