本发明提供一种抗闩锁的版图结构，包括NWELL区、PWELL区、第一P+接触区、第二P+接触区、第一N+接触区、第二N+接触区、第一有源区、第二有源区、第一多晶栅极、第二多晶栅极、第三多晶栅极、接触孔、第一金属、第二金属、第三金属、第四金属，本发明突破现有标准CMOS单元版图结构，从减小寄生晶体管基极电阻的角度，运用衬底接触与源区接触贴近式的设计提供抗闩锁版图结构，从版图设计角度提高CMOS的鲁棒性。
第一多晶栅极(001)左侧的第一P+接触区(201)与第二N+接触区(102)相邻接触，且在x、y方向上都相切，形成第二N+接触区(102)三面环绕第一P+接触区(201)的版图形状，并通过第一金属(301)与VDD相接；第二多晶栅极(002)左侧的第一N+接触区(101)与第二P+接触区(202)相邻接触，且多个方向相切，形成第二P+接触区(202)三面环绕第一N+接触区(101)的版图形状，并通过第二金属(302)与GND相接；
包括A部分：NWELL区(100)、位于NWELL区(100)内部的第一P+接触区(201)、位于第一P+接触区(201)左端的第二N+接触区(102)、位于第一P+接触区(201)及第二N+接触区(102)内部的第一有源区(401)，还包括第一多晶栅极(001)、第一金属(301)、位于第一有源区(401)的接触孔(501)，其中，第一P+接触区(201)与第二N+接触区(102)相邻接触，第一多晶栅极(001)左侧的第一P+接触区(201)与第二N+接触区(102)通过第一金属(301)与VDD相接；
还包括B部分：与NWELL区(100)相邻接触的PWELL区(200)、位于PWELL区(200)内部的N+接触区(101)、位于第一N+接触区(101)左端的第二P+接触区(202)、位于第一N+接触区(101)及第二P+接触区(202)内部的第二有源区(402)，还包括第二多晶栅极(002)、第四金属(304)、位于第二有源区(402)的接触孔(501)，其中，第一N+接触区(101)与第二P+接触区(202)相邻接触，并通过第二金属(302)与GND相接；第二多晶栅极(002)左侧的第一N+接触区(101)与第二P+接触区(202)通过第二金属(302)相接，第一多晶栅极(001)与第二多晶栅极(002)通过第三多晶栅极(003)相接，第三金属(303)与第四金属(304)通过第五金属(305)相接；
包括C部分：NWELL区(100)内部设有第三N+接触区(103)，第三N+接触区(103)包围住所述A部分，第三N+接触区(103)、第二N+接触区(102)、第一多晶栅极(001)左侧的第一P+接触区(201)三者都通过第一金属(301)、第六金属(306)与VDD相接；
还包括D部分：位于PWELL(200)内部设有第三P+接触区(203)，第三P+接触区(203)包围住所述B部分，第三P+接触区(203)、第二P+接触区(202)、第二多晶栅极(002)左侧的第一N+接触区(101)三者都通过第三金属(303)、第七金属(307)与GND相接；第三金属(303)与第四金属(304)，都通过通孔(502)与第五金属(305)相接；
PWELL区(200)内部设有第四N+接触区(104)与第四P+接触区(204)，第四N+接触区(104)与第四P+接触区(204)交替式分布，并且包围所述D部分；其中第四N+接触区(104)与第四P+接触区(204)通过第八金属(308)短接并浮空，第七金属(307)通过通孔(502)与第九金属(309)相接，第九金属(309)通过通孔(502)与GND相接。
2.根据权利要求1所述的一种抗闩锁版图结构，其特征在于：包括C部分：NWELL区(100)内部设有第三N+接触区(103)，第三N+接触区(103)包围住所述A部分，第三N+接触区(103)、第二N+接触区(102)、第一多晶栅极(001)左侧的第一P+接触区(201)三者都通过第一金属(301)、第六金属(306)与VDD相接；还包括D部分：位于PWELL(200)内部设有第三P+接触区(203)，第三P+接触区(203)包围住所述B部分，第三P+接触区(203)、第二P+接触区(202)、第二多晶栅极(002)左侧的第一N+接触区(101)三者都通过第三金属(303)、第七金属(307)与GND相接；第三金属(303)与第四金属(304)，都通过通孔(502)与第五金属(305)相接。
3.根据权利要求2所述的一种抗闩锁版图结构，其特征在于：PWELL区(200)内部设有第四N+接触区(104)与第四P+接触区(204)，第四N+接触区(104)与第四P+接触区(204)交替式分布，并且包围所述D部分；其中第四N+接触区(104)与第四P+接触区(204)通过第八金属(308)短接并浮空，第七金属(307)通过通孔(502)与第九金属(309)相接，第九金属(309)通过通孔(502)与GND相接。
一种抗闩锁版图结构
技术领域
[0001] 本发明属于半导体功率器件技术领域，涉及一种抗闩锁版图结构。
背景技术
[0002] Latch up即闩锁效应，在CMOS集成电路中经常出现。当外界的触发使得CMOS电路内部的寄生晶体管发射极正偏并产生足够大的电流，使得另一个寄生晶体管也发生正偏并也正向导通，两个寄生晶体管的共发射极电流放大系数β的乘积大于1时，电路将产生低阻通道使得触发后的电流倍增。此时电源若能够提供维持触发后的电流，则器件维持在闩锁状态无法关断，芯片将烧毁。
[0003] 最直接的抗闩锁的手段就是使得寄生晶体管的电流放大倍数足够小；在版图设计中，一般都会加大MOS管源漏区与阱边界的距离或者合理分配衬底与阱电位的接触以尽量减小衬底和阱的等效电阻RS和RW。现今技术下，如图2所示，工程设计规则中会将衬底接触与源区接触之间留有较大间距，从抗闩锁的角度上来看，衬底接触与源区接触之间存在很大的阱电阻，无疑使得闩锁效应更容易发生。为了解决此问题，本发明突破工程常识，从消除阱区以及衬底区大电阻的角度，运用衬底接触与源区接触贴近式的设计提供抗闩锁，从版图设计角度提高CMOS器件的鲁棒性。
发明内容
[0004] 本发明要解决的问题是：在不改变CMOS工作性能的情况下，改变版图结构，提升CMOS电路的抗闩锁能力。
[0005] 为实现上述发明目的，本发明技术方案如下：
[0006] 一种抗闩锁版图结构，包括A部分：NWELL区100、位于NWELL区100内部的第一P+接触区201、位于第一P+接触区201左端的第二N+接触区102、位于第一P+接触区201及第二N+接触区102内部的第一有源区401，还包括第一多晶栅极001、第一金属301、位于第一有源区401的接触孔501，其中，第一P+接触区201与第二N+接触区102相邻接触，第一多晶栅极001左侧的第一P+接触区201与第二N+接触区102通过第一金属301与VDD相接；
[0007] 还包括B部分：与NWELL区100相邻接触的PWELL区200、位于PWELL区200内部的N+接触区101、位于第一N+接触区101左端的第二P+接触区202、位于第一N+接触区101及第二P+接触区202内部的第二有源区402，还包括第二多晶栅极002、第四金属304、位于第二有源区402的接触孔501，其中，第一N+接触区101与第二P+接触区202相邻接触，并通过第二金属
302与GND相接；第二多晶栅极002左侧的第一N+接触区101与第二P+接触区202通过第二金属302相接，第一多晶栅极001与第二多晶栅极002通过第三多晶栅极003相接，第三金属303与第四金属304通过第五金属305相接。
[0008] 作为优选方式，第二N+接触区102在宽度y和长度x方向上与第一P+接触区201相邻接触；第二P+接触区202在宽度y和长度x方向上与第一N+接触区101相邻接触。图4[0009] 作为优选方式，包括C部分：NWELL区100内部设有第三N+接触区103，第三N+接触区103包围住所述A部分，第三N+接触区103、第二N+接触区102、第一多晶栅极001左侧的第一P+接触区201三者都通过第一金属301、第六金属306与VDD相接；
[0010] 还包括D部分：位于PWELL200内部设有第三P+接触区203，第三P+接触区203包围住所述B部分，第三P+接触区203、第二P+接触区202、第二多晶栅极002左侧的第一N+接触区101三者都通过第三金属303、第七金属307与GND相接；第三金属303与第四金属304，都通过通孔502与第五金属305相接。图5
[0011] 作为优选方式，PWELL区200内部设有第四N+接触区104与第四P+接触区204，第四N+接触区104与第四P+接触区204交替式分布，并且包围所述D部分；其中第四N+接触区104与第四P+接触区204通过第八金属308短接并浮空，第七金属307通过通孔502与第九金属309相接，第九金属309通过通孔502与GND相接。图6
[0012] 本发明的有益效果为：突破现有标准CMOS单元版图布局方案，从减小寄生晶体管基极电阻的角度，运用衬底接触与源区接触贴近式的设计提供抗闩锁版图结构方案，从版图设计角度提高CMOS的鲁棒性。
附图说明
[0013] 图1为传统CMOS电路闩锁的等效电路图；
[0014] 图2为传统MOS器件版图结构；
[0015] 图3为实施例1的版图结构；
[0016] 图4为实施例2的版图结构；
[0017] 图5为实施例3的版图结构；
[0018] 图6为实施例4的版图结构。
[0019] 001为第一多晶栅极、002为第二多晶栅极、003为第三多晶栅极，100为NWELL区，101为第一N+接触区、102为第二N+接触区、103为第三N+接触区、104为第四N+接触区，200为PWELL区、201为第一P+接触区、202为第二P+接触区、203为第三P+接触区、204为第四P+接触区，301为第一金属、302为第二金属、303为第三金属、304为第四金属、305为第五金属、306为第六金属、307为第七金属、308为第八金属、309为第九金属，401为第一有源区、402为第二有源区、403为第三有源区、404为第四有源区，501为接触孔、502为通孔。
具体实施方式
[0020] 以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
[0021] 实施例1
[0022] 如图3所示，本实施例器件结构，包括A部分：NWELL区100、位于NWELL区100内部的第一P+接触区201、位于第一P+接触区201左端的第二N+接触区102、位于第一P+接触区201及第二N+接触区102内部的第一有源区401，还包括第一多晶栅极001、第一金属301、位于第一有源区401的接触孔501，其中，第一P+接触区201与第二N+接触区102相邻接触，第一多晶栅极001左侧的第一P+接触区201与第二N+接触区102通过第一金属301与VDD相接；
[0023] 还包括B部分：与NWELL区100相邻接触的PWELL区200、位于PWELL区200内部的N+接触区101、位于第一N+接触区101左端的第二P+接触区202、位于第一N+接触区101及第二P+接触区202内部的第二有源区402，还包括第二多晶栅极002、第四金属304、位于第二有源区402的接触孔501，其中，第一N+接触区101与第二P+接触区202相邻接触，并通过第二金属
302与GND相接；第二多晶栅极002左侧的第一N+接触区101与第二P+接触区202通过第二金属302相接，第一多晶栅极001与第二多晶栅极002通过第三多晶栅极003相接，第三金属303与第四金属304通过第五金属305相接。
[0024] 本例的工作原理为：现有标准CMOS单元中设计规则会规定P+接触区与N+接触区至少存在一定的间距。然而实际如果MOS管做衬底接触时，衬底接触与源区接触相隔一定间距，衬底接触与源区接触之间的阱区存在很大的电阻，较大的电阻上若产生压降无疑会使得源区与衬底之前有电位差，此电位差会作为寄生晶体管的发射极偏压将内部寄生晶体管开启，造成CMOS电路的闩锁。实施例1中应用源区与衬底相切贴近的版图布局，提高了CMOS抗闩锁能力。
[0025] 实施例2
[0026] 如图4所示，本实施例的版图结构和实施例1的区别在于:第二N+接触区102在宽度y和长度x方向上与第一P+接触区201相邻接触；第二P+接触区202在宽度y和长度x方向上与第一N+接触区101相邻接触。
[0027] 实施例3
[0028] 如图5所示，本实施例与实施例1的主要区别在于:包括C部分：NWELL区100内部设有第三N+接触区103，第三N+接触区103包围住所述A部分，第三N+接触区103、第二N+接触区102、第一多晶栅极001左侧的第一P+接触区201三者都通过第一金属301、第六金属306与VDD相接；还包括D部分：位于PWELL200内部设有第三P+接触区203，第三P+接触区203包围住所述B部分，第三P+接触区203、第二P+接触区202、第二多晶栅极002左侧的第一N+接触区
101三者都通过第三金属303、第七金属307与GND相接；第三金属303与第四金属304，都通过通孔502与第五金属305相接。
[0029] 实施例4
[0030] 如图6所示，本实施例与实施例3的主要区别在于:PWELL区200内部设有第四N+接触区104与第四P+接触区204，第四N+接触区104与第四P+接触区204交替式分布，并且包围所述D部分；其中第四N+接触区104与第四P+接触区204通过第八金属308短接并浮空，第七金属307通过通孔502与第九金属309相接，第九金属309通过通孔502与GND相接。
[0031] 上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
