一种突触电路、突触阵列及基于突触电路的数据处理方法

摘要

本申请实施例涉及神经网络领域。采用本发明提供的突触电路，包括：第一存储器、第二存储器和开关组件；开关组件包括第一开关管、第二开关管和第三开关管；第一开关管的第一端与第一存储器的第一端连接，第一开关管的控制端与第一位线接口连接；第二开关管的第一端与第二存储器的第一端连接，第二开关管的控制端与第二位线接口连接；第一存储器的第二端与第二存储器的第一端连接；第三开关管的第一端与第二存储器的第二端连接，第三开关管的第二端与字线接口连接，第三开关管的第三端接地。基于本申请实施例，通过第一开关管和第二开关管分别控制串联的第一存储器和第二存储器，在数据存储时可以减少存储器间的交叉干扰。

权利要求

1.一种突触电路，其特征在于，包括：第一忆阻器、第二忆阻器和开关组件；

所述开关组件包括第一开关管、第二开关管和第三开关管；

所述第一开关管的第一端与所述第一忆阻器的第一端连接，所述第一开关管的控制端与第一位线接口连接；

所述第二开关管的第一端与所述第二忆阻器的第一端连接，所述第二开关管的控制端与第二位线接口连接；

所述第一忆阻器的第二端与所述第二忆阻器的第一端连接；

所述第三开关管的第一端与所述第二忆阻器的第二端连接，所述第三开关管的第二端与字线接口连接，所述第三开关管的第三端接地。

2.根据权利要求1所述的电路，其特征在于，还包括：第一脉冲接口和第二脉冲接口；

所述第一脉冲接口与所述第一开关管的第二端连接；

所述第二脉冲接口与所述第二开关管的第二端连接。

3.根据权利要求1所述的电路，其特征在于，所述第一位线接口，用于与第一位线连接，控制所述第一开关管的开关；

所述第二位线接口，用于与第二位线连接，控制所述第二开关管的开关。

4.根据权利要求1所述的电路，其特征在于，还包括：读出线接口；

所述读出线接口与所述第三开关管的第一端连接。

5.根据权利要求1所述的电路，其特征在于，所述第一忆阻器和所述第二忆阻器为相变存储器或阻抗式随机存储器或忆阻器类非挥发存储器中的任一种；

所述开关组件包括选通管、二极管、三极管或开关中的任一种。

6.一种突触阵列，其特征在于，包括权利要求1‑5任意一项所述的突触电路。

7.根据权利要求6所述的突触阵列，其特征在于，所述突触阵列的一端连接信号输入端，所述突触阵列的另一端连接信号输出端；

所述突触阵列包括n*m个所述突触电路，n为所述突触阵列的行数，m为所述突触阵列的列数。

8.根据权利要求6所述的突触阵列，其特征在于，还包括第一位线、第二位线、字线和读出线；

n*m个所述突触电路的第一位线接口分别与对应的所述第一位线连接；

n*m个所述突触电路的第二位线接口分别与对应的所述第二位线连接；

n*m个所述突触电路的字线接口分别与对应的所述字线连接；

n*m个所述突触电路的读出线接口分别与对应的所述读出线连接。

9.一种基于突触电路的数据处理方法，其特征在于，所述突触电路包括权利要求1‑5任意一项所述的突触电路，包括：接收数据处理指令；

若所述数据处理指令为低位数据存储指令，使得第一位线接口接收第一工作指令；所述第一工作指令用于控制第一开关管处于工作状态；

控制第一脉冲接口向第一忆阻器施加第一脉冲；所述第一脉冲用于改变所述第一忆阻器的电导，以存储低位数据；

若所述数据处理指令为高位数据存储指令，使得第二位线接口接收第二工作指令；所述第二工作指令用于用控制第二开关管处于工作状态；

控制第二脉冲接口向第二忆阻器施加第二脉冲；所述第二脉冲用于改变所述第二忆阻器的电导，以存储高位数据。

10.根据权利要求9所述的方法，其特征在于，还包括：若所述数据处理指令为数据读取指令，使得所述第一位线接口接收所述第一工作指令，所述第一工作指令用于控制所述第一开关管处于工作状态；控制字线接口处于工作状态；

所述数据读取指令携带有字线地址，所述字线地址用于确定获取数据的字线，所述数据是所述字线通过与所述字线连接的字线接口和与所述字线接口对应的所述第一位线接口从与所述第一位线接口连接的位线中读取的。

说明书

一种突触电路、突触阵列及基于突触电路的数据处理方法

技术领域

[0001] 本发明涉及神经网络领域，尤其涉及一种突触电路、突触阵列及基于突触电路的数据处理方法。

背景技术

[0002] 神经网络作为当代深度学习技术的突破基石，是一种大规模并行的简单处理单元，不仅能够存储数据，还能够根据存储的数据进行分析并作出预测。许多过去曾被认为不
可想象的任务，如今随着神经网络技术的不断发展已经被完成了。例如图像识别、语音识
别、寻找数据集中的深度关系等任务。

[0003] 突触作为神经网络中连接不同神经元的结构，是一个神经元与其他神经元通信的媒介。现有技术中，采用如图1所示的一个忆阻器与一个开关管串联的突触电路，虽然这种
电路的版图面积很小，但是采用该种突触电路在进行数据存储和读取时，分辨率非常低。为
了解决分辨率低的问题，改进方案采用如图2所示的两个忆阻器并联后与一个开关管串联
的突触电路，然而由于两个忆阻器并联，由一个开关管控制两个忆阻器，不仅控制方式复
杂，而且功耗较高。

发明内容

[0004] 本发明提供一种突触电路、突触阵列及基于突触电路的数据处理方法，以解决一个开关管控制两个并联的忆阻器，控制方式复杂，功耗较高的问题。

[0005] 本申请实施例提供一种突触电路，包括：第一存储器、第二存储器和开关组件；

[0006] 开关组件包括第一开关管、第二开关管和第三开关管；

[0007] 第一开关管的第一端与第一存储器的第一端连接，第一开关管的控制端与第一位线接口连接；

[0008] 第二开关管的第一端与第二存储器的第一端连接，第二开关管的控制端与第二位线接口连接；

[0009] 第一存储器的第二端与第二存储器的第一端连接；

[0010] 第三开关管的第一端与第二存储器的第二端连接，第三开关管的第二端与字线接口连接，第三开关管的第三端接地。

[0011] 进一步地，还包括：第一脉冲接口和第二脉冲接口；

[0012] 第一脉冲接口与第一开关管的第二端连接；

[0013] 第二脉冲接口与第二开关管的第二端连接。

[0014] 进一步地，第一位线接口，用于与第一位线连接，控制第一开关管的开关；第二位线接口，用于与第二位线连接，控制第二开关管的开关。

[0015] 进一步地，还包括：读出线接口；读出线接口与第三开关管的第一端连接。

[0016] 进一步地，第一存储器和第二存储器为相变存储器或阻抗式随机存储器或其他忆阻器类非挥发存储器器件；

[0017] 开关组件包括选通管、二极管、三极管或开关中的任一种。

[0018] 相应地，本申请实施例还提供了一种突触阵列，包括上述任意一项的突触电路。

[0019] 进一步地，突触阵列的一端连接信号输入端，突触阵列的另一端连接信号输出端；

[0020] 突触阵列包括n*m个突触电路，n为突触阵列的行数，m为突触阵列的列数。

[0021] 进一步地，还包括第一位线、第二位线、字线和读出线；

[0022] n*m个突触电路的第一位线接口均与第一位线连接；

[0023] n*m个突触电路的第二位线接口均与第二位线连接；

[0024] n*m个突触电路的字线接口均与字线连接；

[0025] n*m个突触电路的读出线接口均与读出线连接；

[0026] 相应地，本申请实施例还提供了一种基于突触电路的数据处理方法，包括：

[0027] 接收数据处理指令；

[0028] 若数据处理指令为低位数据存储指令，使得第一位线接口接收第一工作指令；第一工作指令用于控制第一开关管处于工作状态；

[0029] 控制第一脉冲接口向第一存储器施加第一脉冲；第一脉冲用于改变第一存储器的电导，以存储低位数据；

[0030] 若数据处理指令为高位数据存储指令，使得第二位线接口接收第二工作指令；第二工作指令用于用控制第二开关管处于工作状态；

[0031] 控制第二脉冲接口向第二存储器施加第二脉冲；第二脉冲用于改变第二存储器的电导，以存储高位数据。

[0032] 进一步地，还包括：

[0033] 若数据处理指令为数据读取指令，使得第一位线接口接收第一工作指令，第一工作指令用于控制第一开关管处于工作状态；控制字线接口处于工作状态；

[0034] 数据读取指令携带有字线地址，字线地址用于确定获取数据的字线，数据是字线通过与字线连接的字线接口和与字线接口对应的第一位线接口从与第一位线接口连接的
位线中读取的。

[0035] 实施本发明实施例，具有如下有益效果：

[0036] 本发明公开的一种突触电路、突触阵列及基于突触电路的数据处理方法，该突触电路，包括：第一存储器、第二存储器和开关组件；开关组件包括第一开关管、第二开关管和
第三开关管；第一开关管的第一端与第一存储器的第一端连接，第一开关管的控制端与第
一位线接口连接；第二开关管的第一端与第二存储器的第一端连接，第二开关管的控制端
与第二位线接口连接；第一存储器的第二端与第二存储器的第一端连接；第三开关管的第
一端与第二存储器的第二端连接，第三开关管的第二端与字线接口连接，第三开关管的第
三端接地。基于本申请实施例，通过增加开关管组件区别于不采用开关管的传统突触阵列，
在数据写擦过程中，不仅可以避免突触间的交叉干扰，而且可以提供电流泄放回路。并且，
该种突触电路在设计时有效地利用了电路版图面积，在进行数据处理时，还可以扩展突触
的分辨率和减小突触阵列的静态损耗，具有低功耗的优势。

附图说明

[0037] 为了更清楚地说明本发明实施例或现有技术中的技术方案和优点，下面将对实施例或现有技术描述中所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅
仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，
还可以根据这些附图获得其它附图。

[0038] 图1是现有技术中一种突触电路的结构示意图；

[0039] 图2是现有技术中另一种突触电路的结构示意图；

[0040] 图3是本申请实施例所提供的一种突触电路的结构示意图；

[0041] 图4是相变材料在set过程和reset过程中温度对时间的变化曲线图；

[0042] 图5是本申请实施例提供的基于图3的一种可选的突触电路的结构示意图；

[0043] 图6是本申请实施例提供的一种突触阵列的结构示意图；

[0044] 图7是本申请实施例提供的一种基于突触电路的数据处理方法的流程示意图；

[0045] 图8为低位数据存储时突触电路的连接示意图；

[0046] 图9为高位数据存储时突触电路的连接示意图。

具体实施方式

[0047] 为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合附图对本申请实施例作进一步地详细描述。显然，所描述的实施例仅仅是本申请实施例的一个实施例，而
不是全部的实施例。基于本申请实施例，本领域普通技术人员在没有作出创造性劳动的前
提下所获得的所有其他实施例，都属于本发明保护的范围。

[0048] 需要说明的是，此处所称的“实施例”是指可包含于本申请实施例至少一个实现方式中的特定特征、结构或特性。在本申请实施例的描述中，术语“第一”、“第二”和“第三”仅
用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数
量，由此，限定有“第一”、“第二”和“第三”的特征可以明示或者隐含的包括一个或者更多个
该特征。并且，术语“第一”、“第二”和“第三”是用于区别类似对象，而不用于描述特定的顺
序或者先后顺序，应该理解这样的使用数据在适当的情况下可以互换。此外术语“包括”、
“具有”和“为”以及其任何形式的变形，意图在于不排他的包括，例如，包含了一系列的器件
和步骤，不必限于清楚地列出哪些器件步骤，而是可包括没有清楚地列出的或对于这里的
模块和方法固有的器件和步骤。

[0049] 请参考图3，其所示为本申请实施例所提供的一种突触电路的结构示意图，图中包括：第一存储器4、第二存储器5和开关组件，其中，开关组件包括第一开关管1、第二开关管2
和第三开关管3，第一开关管1的第一端11与第一存储器4的第一端41连接，第一开关管1的
控制端与第一位线接口8连接，第二开关管2的第一端21与第二存储器5的第一端51连接，第
二开关管5的控制端与第二位线接口9连接，第一存储器4的第二端42与第二存储器5的第一
端51连接，第三开关管3的第一端31与第二存储器5的第二端52连接，第三开关管3的第二端
32与字线接口10连接，第三开关管3的第三端33接地。

[0050] 采用本申请实施例所提供的突触电路，通过第一开关管和第二开关管分别控制串联的第一存储器和第二存储器，在数据存储时不仅减小了电路结构，还减少存储器间的交
叉干扰。此外，在数据读取时有效减小电路功耗。

[0051] 本申请实施例中，图3所示的第一存储器4和第二存储器5可以是相变存储器，也可以是阻抗式随机存储器，还可以是任意一种忆阻器类非挥发存储器器件。

[0052] 本申请实施例中，图3所示的开关组件包括选通管、二极管、三极管或开关中的任一种。

[0053] 本申请实施例中，就阻值介绍第一存储器4和第二存储器5的初始状态，第一存储器4的初始状态为低阻，第二存储器5的初始状态为低阻。

[0054] 一种可选的实施方式，第一存储器4和第二存储器5是相变存储器，相变存储器是基于奥弗辛斯基效应的元件，通过相变材料在晶态和非晶态之间的相互转化，带来电阻差
异的变化，从而实现信息的写入、读取和擦除。如图4所示，相变材料在set过程和reset过程
中温度对时间的变化。通过给存储单元施加(a)中所示短而长的脉冲电压，将相变材料温度
加热至熔点之上，后突然降温，使其完成高阻的非晶态转化，完成reset操作。通过给存储单
元施加(b)中所示长而中等强度的脉冲电压，将相变材料温度加热至结晶点之上，熔点之下
后，降温，使其完成低阻的晶态转化，完成set操作。通过给存储单元施加短而弱的脉冲电
压，使得相变材料不会发生变化，完成读出的相变存储器电阻的操作。

[0055] 下面基于图3所示的突触电路介绍一种可选的实施方式，图5为本申请实施例提供的一种可选的突触电路的结构示意图，图中包括：

[0056] 第一存储器4、第二存储器5、开关组件、第一脉冲接口6、第二脉冲接口7、第一位线接口8、第二位线接口9、字线接口10和读出线接口13；

[0057] 开关组件包括第一开关管1、第二开关管2和第三开关管3；

[0058] 第一开关管1的第一端11与第一存储器4的第一端41连接，第一开关管1的控制端与第一位线接口8连接，用于控制第一开关管1的开关，第一开关管1的第二端12与第一脉冲
接口6连接；第二开关管2的第一端21与第二存储器5的第一端51连接，第二开关管5的控制
端与第二位线接口9连接，用于控制第二开关管2的开关，第二开关管2的第二端22与第二脉
冲接口7连接；第一存储器4的第二端42与第二存储器5的第一端51连接，第三开关管3的第
一端31与第二存储器5的第二端52连接，第三开关管3的第一端31还与读出线接口13连接，
第三开关管3的第二端32与字线接口10连接，第三开关管3的第三端33接地。

[0059] 采用本申请实施例所提供的一种突触电路，包括：第一存储器、第二存储器和开关组件；开关组件包括第一开关管、第二开关管和第三开关管；第一开关管的第一端与第一存
储器的第一端连接，第一开关管的控制端与第一位线接口连接；第二开关管的第一端与第
二存储器的第一端连接，第二开关管的控制端与第二位线接口连接；第一存储器的第二端
与第二存储器的第一端连接；第三开关管的第一端与第二存储器的第二端连接，第三开关
管的第二端与字线接口连接，第三开关管的第三端接地。基于本申请实施例，通过第一开关
管和第二开关管分别控制串联的第一存储器和第二存储器，区别于不采用开关管的传统突
触阵列，在数据写擦过程中，不仅可以避免突触间的交叉干扰，而且可以提供电流泄放回
路。并且，该种突触电路在设计时有效地利用了电路版图面积，在进行数据处理时，还可以
扩展突触的分辨率和减小突触阵列的静态损耗，具有低功耗的优势。

[0060] 下面基于图3所示的突触电路介绍一种突触阵列，图6为本申请实施例提供的一种突触阵列的结构示意图，该突触阵列的一端连接信号输入端，突触阵列的另一端连接信号
输出端；突触阵列包括n*m个突触电路，n为突触阵列的行数，m为突触阵列的列数，该突触电
路为图5中的突触电路。该突触阵列还包括第一位线、第二位线、字线和读出线；n*m个突触
电路的第一位线接口8均与第一位线连接；n*m个突触电路的第二位线接口9均与第二位线
连接；n*m个突触电路的字线接口10均与字线连接；n*m个突触电路的读出线接口13均与读
出线连接。

[0061] 采用本申请实施例所提供的突触阵列，通过第一开关管和第二开关管分别控制串联的第一存储器和第二存储器区别于传统交叉阵列中不使用开关管的突触电路，可以避免
突触电路间的交叉干扰，还可以为写擦数据提供电流泄放回路；并且，该种突触电路在设计
时有效地利用了电路版图面积，在进行数据处理时，还可以扩展突触的分辨率和减小突触
阵列的静态损耗，具有低功耗的优势

[0062] 下面基于图3所示的突触电路介绍一种数据处理方法，如图7‑9所示，图7为本申请实施例提供的一种基于突触电路的数据处理方法的流程示意图，图8为低位数据存储时突
触电路的连接示意图，图9为高位数据存储时突触电路的连接示意图，该方法包括：

[0063] S701：突触电路接收数据处理指令；

[0064] S703：突触电路根据接收到的数据处理指令进行判断，若数据处理指令为低位数据存储指令，转置步骤705；否则转置步骤709；

[0065] S705：突触电路根据接收到的低位数据存储指令，使得第一位线接口8接收第一工作指令；第一工作指令用于控制第一开关管1处于工作状态；

[0066] S707：突触电路控制第一脉冲接口6向第一存储器4施加第一脉冲；第一脉冲用于改变第一存储器4的电导，以存储低位数据；

[0067] S709：突触电路根据接收的数据处理指令继续进行判断，若数据处理指令为高位数据存储指令，转置步骤711；否则转置步骤715；

[0068] S711：突触电路根据接收到的高位数据存储指令，使得第二位线接口9接收第二工作指令；第二工作指令用于用控制第二开关管2处于工作状态；

[0069] S713：突触电路控制第二脉冲接口7向第二存储器5施加第二脉冲；第二脉冲用于改变第二存储器5的电导，以存储高位数据。

[0070] S715：突触电路确定数据处理指令为数据读取指令；

[0071] S717：突触电路根据接收到的数据读取指令，使得第一位线接口8接收第一工作指令，第一工作指令用于控制第一开关管处于工作状态；

[0072] S719：突触电路控制字线接口10处于工作状态。

[0073] 本申请实施例中，第一存储器4为低位数据存储器，第二存储器5为高位数据存储器，与第一位线接口8连接的用于控制第一开关管1的第一位线为低位位线，与第二位线接
口9连接的用于控制第二开关管2的第二位线为高位位线。

[0074] 本申请实施例中，突触电路接收数据处理指令前，第一开关管1和第二开关管2均处于非工作状态。

[0075] 本申请实施例中，数据读取指令携带有字线地址，字线地址用于确定获取数据的字线，数据是字线通过与字线连接的字线接口10和与字线接口10对应的第一位线接口8从
与第一位线接口8连接的位线中读取的。

[0076] 本申请实施例中，字线、位线和读出线均为图6所示突触阵列中的字线、位线和读出线。

[0077] 本申请实施例中，当第三开关管3为选通管或三极管时，读出线可以是与选通管或三极管的第一端连接的另设的读出线，也可以是由选通管或三极管的源极作为读出线。

[0078] 本申请实施例中，突触电路控制第一脉冲接口6向第一存储器4施加第一脉冲时，由于第一存储器4与第二存储器5串联，在第一脉冲的作用下，第二存储器5的电导也会改
变，但不会达到存储数据的电导。

[0079] 采用本申请实施例所提供的一种数据处理方法，根据第一位线接口或第二位线接口接收到的数据处理指令，控制第一开关管或第二开关管处于工作状态，并向第一存储器
施加第一脉冲或向第二存储器施加第二脉冲，进而进行高低位数据的存储。此外，在读取数
据时，控制第一位线接口和字线接口处于工作状态，读取字线对应地址的位线中的数据。

[0080] 需要说明的是：上述本申请实施例先后顺序仅仅为了描述，不代表实施例的优劣，且上述本说明书特定实施例进行了描述，其他实施例在所附权利要求书的范围内。在一些
情况下，在权利要求书中记载的动作或者步骤可以按照不同于实施例中的顺序来执行并且
能够实现期望的结果。另外，在附图中描绘的过程不一定要求示出特定顺序或者连续顺序
才能够实现期望的结果。在某些实施方式中，多任务并行处理也是可以实现的。

[0081] 本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的均为与其他实施例的不同之处。尤其，对于装置的
实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施
例的部分说明即可。

[0082] 本领域普通技术人员可以理解实现上述实施例的全部或者部分步骤可以通过硬件来完成，也可以通过程序来指令相关的硬件完成，程序可以存储于一种计算机可读介质
中。

[0083] 以上所述是本申请的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请实施例原理的前提下，还可以做出若干改进和润饰，这些改进和润饰
也视为本申请实施例的保护范围。