运算放大器的补偿电路、集成电路和显示面板

摘要

本发明实施例公开了一种运算放大器的补偿电路、集成电路和显示面板，该运算放大器的补偿电路包括补偿电容和控制电路，该补偿电容的第一端与运算放大器的主极点电连接，补偿电容的第二端与控制电路的输出端电连接；所控制电路的输入端与运算放大器的主极点电连接，控制电路的电源端与输入电源电连接；该控制电路能够根据所述运算放大器的主极点的电压信号，控制补偿电容的第二端的电压的变化趋势，以使补偿电容的第一端与所述补偿电容的第二端的电压的变化趋势相反，从而等效增大补偿电容的电容量，有利于提高运算放大器的运行稳定性。

权利要求

1.一种运算放大器的补偿电路，其特征在于，所述运算放大器至少包括一个主极点，所述补偿电路包括：补偿电容和控制电路；

所述补偿电容的第一端与所述运算放大器的主极点电连接，所述补偿电容的第二端与所述控制电路的输出端电连接；

所述控制电路用于根据所述运算放大器的主极点的电压信号，控制所述补偿电容的第一端与所述补偿电容的第二端的电压的变化趋势相反；

所述控制电路包括输入晶体管、上拉模块和下拉模块；

所述输入晶体管的控制端与所述运算放大器的主极点电连接，所述输入晶体管的输入端与第一控制节点电连接，所述输入晶体管的输出端与所述下拉模块的输入端电连接；所述下拉模块的控制端与第一控制信号端电连接，所述下拉模块的输出端接地；

所述上拉模块的控制端与第二控制信号端电连接，所述上拉模块的输入端与输入电源电连接，所述上拉模块的输出端与所述第一控制节点电连接；其中，所述第一控制节点为所述控制电路的输出端；

所述第一控制信号端输出的下拉控制信号，控制所述下拉模块下拉所述第一控制节点的电压；所述第二控制信号端输出的上拉控制信号，控制所述上拉模块上拉所述第一控制节点的电压。

2.根据权利要求1所述的补偿电路，其特征在于，所述上拉模块包括至少一个上拉晶体管，所述下拉模块包括至少一个下拉晶体管。

3.根据权利要求1所述的补偿电路，其特征在于，所述控制电路还包括第一运算放大器；

所述第一运算放大器的第一输入端与参考电压电连接，所述第一运算放大器的第二输入端与所述第一控制节点电连接；所述第一运算放大器的偏压端与偏压电源电连接；所述第一运算放大器的第一参考电源信号端与输入电源电连接，所述第一运算放大器的第二参考电源信号端接地；所述第一运算放大器的第一输出端与所述上拉模块的控制端电连接，所述第一运算放大器的第二输出端与所述下拉模块的控制端电连接；

所述第一运算放大器用于根据所述补偿电容的第一端耦合至所述第一控制节点的电压，分别输出所述上拉控制信号和所述下拉控制信号。

4.根据权利要求3所述的补偿电路，其特征在于，所述第一运算放大器包括第一控制单元、第一差分对管、镜像电流源电路、第二控制单元和第三控制单元；

所述第一差分对管包括第一晶体管和第二晶体管，所述镜像电流源电路包括第三晶体管和第四晶体管；

所述第一控制单元的控制端与所述偏压电源电连接，所述第一控制单元的输入端与所述输入电源电连接，所述第一控制单元的输出端分别与所述第一晶体管和所述第二晶体管的输入端电连接；所述第一控制单元用于根据所述偏压电源的电压信号，控制流经所述第一晶体管和所述第二晶体管的电流总和；

所述第二控制单元的控制端与所述下拉模块的控制端电连接，所述第二控制单元的输入端与所述第一晶体管的输出端电连接，所述第二控制单元的输出端接地；所述第二控制单元用于根据流经所述第一晶体管的电流，控制所述下拉模块的控制端输入的所述下拉控制信号；

所述第三控制单元的控制端与所述上拉模块的控制端电连接，所述第三控制单元的输入端与所述输入电源电连接，所述第三控制单元的输出端与所述第三晶体管的输入端电连接；所述第三晶体管的控制端与所述第四晶体管的控制端电连接，所述第四晶体管的控制端还与所述第四晶体管的输入端电连接，所述第四晶体管的输入端与所述第二晶体管的输出端电连接，所述第四晶体管的输出端接地；所述第三控制单元用于根据流经所述第二晶体管的电流，控制所述上拉模块的控制端输入的所述上拉控制信号；

其中，所述第一晶体管的控制端为所述第一运算放大器的第一输入端，所述第二晶体管的控制端为所述第一运算放大器的第二输入端。

5.根据权利要求4所述的补偿电路，其特征在于，所述上拉模块包括上拉晶体管，所述第三控制单元包括第五晶体管，所述第五晶体管和所述上拉晶体管均为P型晶体管；其中，所述第五晶体管的输入端与所述第五晶体管的控制端电连接；

所述下拉模块包括下拉晶体管，所述第二控制单元包括第六晶体管，所述第六晶体管和所述下拉晶体管均为N型晶体管；其中，所述第六晶体管的输入端与所述第六晶体管的控制端电连接。

6.根据权利要求4所述的补偿电路，其特征在于，所述第一晶体管和所述第二晶体管为P型晶体管，所述第三晶体管与所述第四晶体管为N型晶体管。

7.根据权利要求3所述的补偿电路，其特征在于，所述控制电路还包括控制模块；

所述第一运算放大器的第三输出端与所述控制模块的控制端电连接，所述上拉模块的输入端通过所述控制模块与所述输入电源电连接；

所述控制模块用于根据所述第一运算放大器的第三输出端输出的控制信号，控制所述上拉控制信号和所述下拉控制信号的输出量；

其中，所述第一运算放大器的偏压端输入的偏压电源信号用于确定所述第一运算放大器的第三输出端输出的控制信号。

8.根据权利要求7所述的补偿电路，其特征在于，所述第一运算放大器包括第四控制单元、第五控制单元、第六控制单元、第七控制单元和第二差分对管；所述第二差分对管包括第七晶体管和第八晶体管；

所述第四控制单元的控制端与所述偏压电源电连接；所述第四控制单元的输入端分别与所述第七晶体管和所述第八晶体管的输出端电连接，所述第四控制单元的输出端接地；

所述第四控制单元用于根据所述偏压电源的电压信号，控制流经所述第七晶体管和所述第八晶体管的电流总和；

所述第五控制单元的控制端与所述偏压电源电连接，所述第五控制单元的输入端与所述输入电源电连接，所述第五控制单元的第一输出端分别与所述第六控制单元的控制端和所述控制模块的控制端电连接，所述第五控制单元的第二输出端分别与所述上拉模块的控制端和所述第七控制单元的第一控制端电连接；所述第五控制单元用于根据所述偏压电源的电压信号，控制流经所述第六控制单元的电流，以及控制流经所述控制模块的电流；

所述控制模块的输入端与所述输入电源电连接，所述控制模块的输出端分别与所述上拉模块的输入端和所述第八晶体管的输入端电连接，所述控制模块用于控制流经所述上拉模块和所述第八晶体管的电流总和；

所述第六控制单元的输入端与所述输入电源电连接，所述第六控制单元的输出端分别与所述第七晶体管的输入端和所述第七控制单元的输入端电连接，所述第六控制单元用于控制流经所述第七控制单元和所述第七晶体管的电流总和；

所述第七控制单元的第二控制端与所述下拉模块的控制端电连接，所述第七控制单元的输出端接地；

其中，所述第七晶体管的控制端为所述第一运算放大器的第一输入端，所述第八晶体管的控制端为所述第一运算放大器的第二输入端。

9.根据权利要求8所述的补偿电路，其特征在于，所述第五控制单元包括第九晶体管、第十晶体管和第十一晶体管；

所述第九晶体管的控制端与所述偏压电源电连接，所述第九晶体管的输入端与所述第十晶体管的输出端电连接，所述第九晶体管的输出端接地；

所述第十晶体管的控制端与所述上拉模块的控制端电连接，所述第十晶体管的控制端还与所述第七控制单元的第一控制端电连接；所述第十晶体管的输入端与所述第十一晶体管的输出端电连接；所述第十晶体管的控制端还与所述第十晶体管的输出端电连接；

所述第十一晶体管的控制端与所述控制模块的控制端和所述第六控制单元的控制端电连接，所述第十一晶体管的控制端还与所述第十一晶体管的输出端电连接；所述第十一晶体管的输入端与所述输入电源电连接。

10.根据权利要求9所述的补偿电路，其特征在于，所述第六控制单元包括第十二晶体管，所述控制模块包括控制晶体管；所述第十一晶体管、所述第十二晶体管以及所述控制晶体管均为P型晶体管；所述上拉模块包括上拉晶体管，所述下拉模块包括下拉晶体管；

所述第七控制单元包括第十三晶体管和第十四晶体管；所述第十三晶体管的输入端与所述第十二晶体管的输出端电连接，所述第十三晶体管的控制端与所述第十晶体管的控制端电连接，所述第十三晶体管的输出端与所述第十四晶体管输入端电连接；所述第十四晶体管的控制端与所述下拉晶体管的控制端电连接，所述第十四晶体管的控制端还与所述第十四晶体管的输入端电连接，所述第十四晶体管的输出端接地；

所述第十晶体管、所述第十三晶体管以及所述上拉晶体管均为P型晶体管；所述下拉晶体管和所述第十四晶体管均为N型晶体管。

11.根据权利要求8所述的补偿电路，其特征在于，所述第七晶体管和所述第八晶体管均为N型晶体管。

12.一种集成电路，其特征在于，包括：

运算放大器，所述运算放大器包括至少一个主极点；

以及权利要求1～11任一项所述的运算放大器的补偿电路。

13.一种显示面板，其特征在于，包括：阵列排布的多个像素，所述像素包括驱动电路和发光元件；同一行所述像素共用一条扫描信号线，同一列所述像素共用一条数据信号线；

所述显示面板还包括与所述数据信号线一一对应设置的多个权利要求12所述的集成电路；所述集成电路的运算放大器第一输入端与数据信号引脚电连接，所述集成电路的运算放大器的第二输入端接地，所述集成电路的运算放大器的输出端与所述数据信号线电连接。

14.根据权利要求13所述的显示面板，其特征在于，还包括：硅基衬底；

所述集成电路、所述驱动电路以及所述发光元件均形成于所述硅基衬底的一侧。

说明书

运算放大器的补偿电路、集成电路和显示面板

技术领域

[0001] 本发明涉及电路技术领域，尤其涉及一种运算放大器的补偿电路、集成电路和显示面板。

背景技术

[0002] 运算放大器广泛应用于集成电路中，通常运算放大器具有主极点和次极点，主极点与次极点相差越大越有利于提高运算放大器的稳定度。由于极点为电阻电容乘积的倒数，在不改变电路正常功能的情况下，可通过增加主极点的电容的方式减小主极点。

[0003] 现有技术中，通过在集成电路内设置电容或外挂电容的方式增加运算放大器主极点的电容。但是若主极点的电容较大，在集成电路内部设置电容将会使集成电路的面积很大，而对于外挂较大的电容将会增加电路的复杂性。

发明内容

[0004] 本发明实施例提供一种运算放大器的补偿电路、集成电路和显示面板，以增大运算放大器的主极点的等效电容，提高运算放大器的稳定性。

[0005] 第一方面，本发明实施例提供了一种运算放大器的补偿电路，所述运算放大器至少包括一个主极点，所述补偿电路包括：补偿电容和控制电路；

[0006] 所述补偿电容的第一端与所述运算放大器的主极点电连接，所述补偿电容的第二端与所述控制电路的输出端电连接；

[0007] 所述控制电路包括输入晶体管、上拉模块和下拉模块；

[0008] 所述输入晶体管的控制端与所述运算放大器的主极点电连接，所述输入晶体管的输入端与第一控制节点电连接，所述输入晶体管的输出端与所述下拉模块的输入端电连接；所述下拉模块的控制端与第一控制信号端电连接，所述下拉模块的输出端接地；

[0009] 所述上拉模块的控制端与第二控制信号端电连接，所述上拉模块的输入端与输入电源电连接，所述上拉模块的输出端与所述第一控制节点电连接；其中，所述第一控制节点为所述控制电路的输出端；

[0010] 所述第一控制信号端输出的下拉控制信号，控制所述下拉模块下拉所述第一控制节点的电压；所述第二控制信号端输出的上拉控制信号，控制所述上拉模块上拉所述第一控制节点的电压。

[0011] 第二方面，本发明实施例还提供一种集成电路，包括：

[0012] 运算放大器，所述运算放大器包括至少一个主极点；

[0013] 以及上述运算放大器的补偿电路。

[0014] 第三方面，本发明实施例还提供一种显示面板，包括：阵列排布的多个像素，所述像素包括驱动电路和发光元件；同一行所述像素共用一条扫描信号线，同一列所述像素共用一条数据信号线；

[0015] 所述显示面板还包括与所述数据信号线一一对应设置的多个上述集成电路；所述集成电路的运算放大器第一输入端与数据信号引脚电连接，所述集成电路的运算放大器的第二输入端接地，所述集成电路的运算放大器的输出端与所述数据信号线电连接。

[0016] 本发明实施例提供了一种运算放大器的补偿电路、集成电路和显示面板，该运算放大器的补偿电路包括补偿电容和控制电路，该补偿电容的两端分别与运算放大器的主极点和控制电路的输出端电连接，且控制电路的输入端与运算放大器的主极点电连接，该控制电路能够根据运算放大器的主极点的电压信号，输出相应的电压信号，控制补偿电容两端的电压信号的变化趋势相反，致使补偿电容的一端为该补偿电容的充电端，另一端为该补偿电容的放电端，以增加补偿电容的充电量，等效于增大运算放大器的主极点的电容，从而能够在不改变电路正常功能的前提下，通过简单的补偿电路，增大运算放大器的主极点的电容，进而提高运算放大器的稳定性。

附图说明

[0017] 图1为一种现有技术的运算放大器的结构示意图；

[0018] 图2是本发明实施例提供的一种运算放大器的补偿电路的结构示意图；

[0019] 图3是本发明实施例提供的又一种运算放大器的补偿电路的结构示意图；

[0020] 图4是本发明实施例提供的一种运算放大器的补偿电路的具体电路图；

[0021] 图5是本发明实施例提供的又一种运算放大器的补偿电路的结构示意图；

[0022] 图6是本发明实施例提供的又一种运算放大器的补偿电路的具体电路图；

[0023] 图7是本发明实施例提供的又一种运算放大器的补偿电路的结构示意图；

[0024] 图8是本发明实施例提供的又一种运算放大器的补偿电路的结构示意图；

[0025] 图9是本发明实施例提供的又一种运算放大器的补偿电路的具体电路图；

[0026] 图10是本发明实施例提供的又一种运算放大器的补偿电路的结构示意图；

[0027] 图11是本发明实施例提供的又一种运算放大器的补偿电路的具体电路图；

[0028] 图12是本发明实施例提供的一种集成电路的结构示意图；

[0029] 图13是本发明实施例提供的一种显示面板的结构示意图。

具体实施方式

[0030] 下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。

[0031] 图1为一种现有技术的运算放大器的结构示意图。如图1，运算放大器OP1具有两个极点p1和p2，该两个极点P1和P2一个为主极点一个为次极点。其中，主极点和次极点相差越远，越有利于运算放大器稳定运行。由于极点为电阻和电容乘积的倒数，因此现有技术中通过增大主极点的电容，增大主极点与次极点的距离。如图1所示，以p1为运算放大器OP1的主极点为例，在主极点p1处添加电容CF，该电容CF的一端与主极点p1电连接，电容CF的另一端接地。但是，当电容CF的尺寸较大时，将会增加电路的尺寸和电路的复杂性，不满足高集成度电路的发展要求。

[0032] 为解决上述技术问题，本发明实施例提供一种运算放大器的补偿电路，该运算放大器的补偿电路能够增大运算放大器的主极点的电容，该运算放大器的补偿电路包括补偿电容和控制电路；其中，补偿电容的第一端与运算放大器的主极点电连接，补偿电容的第二端与控制电路的输出端电连接；控制电路的输入端与运算放大器的主极点电连接，控制电路的电源端与输入电源电连接；控制电路用于根据运算放大器的主极点的电压信号，控制补偿电容的第二端的电压的变化趋势，以使补偿电容的第一端与补偿电容的第二端的电压的变化趋势相反。

[0033] 采用上述技术方案，第一方面，将补偿电容的一端与运算放大器的主极点电连接，能够增大运算放大器主极点的电容，在该运算放大器的次极点不变时，可增大运算放大器的主极点与次极点之间的差距，有利于提高运算放大器的工作稳定性；第二方面，补偿电容的第一端与运算放大器的主极点电连接，补偿电容的第二端与控制电路的输出端电连接，该控制电路能够根据运算放大器的主极点的电压信号，控制补偿电容第二端的变化趋势与补偿电容的第一端的变化趋势相反，相当于补偿电容的一端充电，而补偿电容的另一端放电，等效于增大了补偿电容的电容量，从而能够通过简单的补偿电路，由控制电路控制较小尺寸的补偿电容两端的变化趋势相反，获得较大的等效电容，无需增大电路的尺寸和复杂性，即可提高运算放大器主极点的电容，以在次极点不变的情况下，增大运算放大器的主极点与次极点之间的差距，有利于提高运算放大器的工作稳定性。

[0034] 以上是本发明的核心思想，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其他实施例，都属于本发明保护的范围。

[0035] 图2是本发明实施例提供的一种运算放大器的补偿电路的结构示意图。如图2所示，运算放大器10可以为集成运算放大器，该集成运算放大器10可以包括放大器11、晶体管12和电流源负载13。其中，放大器11的反向输入端与集成运算放大器10的输入端IN，放大器
11的输出端与晶体管的控制电极电连接；晶体管12的第一电极与偏压源V1电连接，晶体管
12的第二电极通过电流源负载13接地，且晶体管12的第二电极还与放大器11的同相输入端和集成运算放大器10的输出端OUT电连接。该集成运算放大器10包括主极点P1和次极点P2，主极点P1与次极点P2的差距，影响该集成运算放大器10的稳定性。

[0036] 本发明实施例通过运算放大器的补偿电路20补偿集成运算放大器10的主极点P1的电容。该运算放大器的补偿电路20包括补偿电容Cf和控制电路21。其中，补偿电容Cf的第一端x与集成运算放大器10的主极点P1电连接，补偿电容Cf的第二端y与控制电路20的输出端Vout电连接；控制电路20的输入端Vin与集成运算放大器10的主极点P1电连接，控制电路20的电源端与输入电源V2电连接。该控制电路20的输出端Vin输入的信号即为集成运算放大器10的主极点的信号，同时也是补偿电容Cf的第一端x的信号，控制电路20的输出端Vout输出的信号即为补偿电容Cf第二端y的信号。该控制电路20根据集成运算放大器10的主极点P1的信号，输出与主极点P1的变化趋势相反的信号，以使补偿电容Cf的第一端x与补偿电容Cf的第二端y的变化趋势相反。

[0037] 示例性的，当运算放大器10的主极点P1的信号为上升趋势时，补偿电容Cf的第一端x的信号也为上升趋势，控制电路20的输入端Vin输入的信号为上升趋势，而控制电路20的输出端Vout输出的信号为下降趋势，补偿电容Cf的第二端y的信号为下降趋势。此时，补偿电容Cf的第一端x为上升趋势时，集成运算放大器10的主极点P1的信号为补偿电容Cf第一端x进行充电，而控制电路20的输出端Vout的信号为下降趋势时，补偿电容Cf的第二端y为下降趋势即控制电路20控制补偿电容Cf的第二端y进行放电，如此，相比于相同电容量的电容，能够增大补偿电容Cf的充电电量，从而在不增加电容尺寸的前提下，能够等效增大补偿电容Cf的电容量，进而增大集成运算放大器10的主极点P1的电容，有利于集成运算放大器10的稳定运行。相反，当运算放大器10的主极点P1的信号为下降趋势时，补偿电容Cf的第一端x的信号也为下降趋势，控制电路20的输入端Vin输入的信号为下降趋势，而控制电路20的输出端Vout输出的信号为上升趋势，补偿电容Cf的第二端y的信号为上升趋势，该补偿电容Cf的第一端x与第二端y的变化趋势相反，在不增加电容尺寸的前提下，同样能够等效增大补偿电容Cf的电容量，从而增大集成运算放大器10的主极点P1的电容，有利于集成运算放大器10的稳定运行。

[0038] 需要说明的是，图2仅为本发明实施例示例性的附图，图2中以运算放大器10的极点P1作为运算放大器10的主极点，而极点P2作为运算放大器10的次极点。此外，极点P2也可以作为为运算放大器10的主极点，而极点P1可作为运算放大器10的次极点。同时，图2中运算放大器10的具体电路结构同样为示例性的电路结构，本发明实施例提供的运算放大器的补偿电路适用于任意一个具有主极点的运算放大器，该运算放大器的电路结构本发明实施例不做具体限定。为便于描述，本发明实施例均以极点P1为运算放大器10的主极点为例进行说明，而对于极点P2为运算放大器10的主极点的情况均可参照极点P1为为运算放大器10的主极点的实施例，其技术原理类似，本发明实施例不再赘述。

[0039] 可选的，图3是本发明实施例提供的又一种运算放大器的补偿电路的结构示意图。如图3所示，运算放大器的补偿电路20的控制电路可以包括共源极反相运算放大器21。该共源极反相运算放大器21的第一参考电源信号端Vref1为控制电路的电源端；共源极反相运算放大器21的输入端Vin为控制电路的输入端；共源极反相运算放大器21的输出端Vout为控制电路的输出端；共源极反相运算放大器21的第二参考电源信号端Vref2接地。

[0040] 具体的，共源极反相运算放大器21能够对该共源极反相运算器21的输入端Vin的信号取反后，由共源极反相运算器21的输出端Vout输出。由于共源极反相运算放大器21的输入端Vin与运算放大器的主极点P1电连接，且补偿电容Cf的第一端x与运算放大器的主极点P1电连接；同时，共源极反相运算放大器21的输出端Vout为控制电路的输出端，即该共源极反相运算放大器21的输出端Vout与补偿电容Cf的第二端y电连接；因此该共源极反相运算放大器21的输入端Vin输入的信号为运算放大器主极点P1的信号，且该共源极反相运算放大器21的输入端Vin输入的信号与补偿电容Cf的第一端x的信号相同，共源极反相运算放大器21的输出端Vout的信号与补偿电容Cf的第二端y的信号相同。当共源极反相运算放大器21的输入端Vin的信号升高，即补偿电容Cf的第一端x的信号升高时，该共源极反相运算放大器21的输出端Vout会输出与其输入端Vin相反的信号，即共源极反相运算放大器21的输出端Vout输出的信号降低，此时补偿电容Cf的第二端y的信号降低，致使补偿电容Cf的第二端y的信号与补偿电容Cf的第一端x的信号变化趋势相反，从而使得补偿电容Cf等效增大，有利于提高运算放大器的运行稳定性。

[0041] 可选的，在具体实现中，该共源极反相运算放大器可以包括共源极输入晶体管和电流源负载。图4是本发明实施例提供的一种运算放大器的补偿电路的具体电路图。共源极反相运算放大器21包括共源极输入晶体管Nm和电流源负载Pm；其中，共源极输入晶体管Nm的控制端为共源极反相运算放大器21的输入端Vin，共源极输入晶体管Nm的输出端为共源极反相运算放大器21的第二参考电源信号端Vref1；电流源负载Pm的输入端为共源极反相运算放大器21的第一参考电源信号端Vref2；共源极输入晶体管Nm的输入端和电流源负载Pm的输出端均与第一控制节点P3电连接，且电流源负载Pm的控制端与第一控制节点P3电连接；该第一控制节点P3为共源极反相运算放大器21的输出端Vout。

[0042] 示例性的，共源极反相运算放大器21的共源极输入晶体管Nm可以为N型晶体管，共源极反相运算放大器21的电流源负载Pm可以为P型晶体管。如此，当主极点P1的电压增大时，补偿电容Cf的第一端x的电压增大，共源极反相运算放大器21的输入端Vin输入的电压增大，此时共源极输入晶体管Nm的控制端输入的电压增大，通过该共源极输入晶体管Nm的电流增大；由于共源极输入晶体管Nm的输出端为共源极反相运算放大器21的第二参考电源信号端Vref1，即共源极输入晶体管Nm的输出端接地，共源极输入晶体管Nm将第一控制节点P3的信号拉低，此时共源极反相运算放大器21的输出端Vout输出电压减小，补偿电容Cf的第二端y电压减小，使得该补偿电容Cf的第一端x与第二端y的信号的变化趋势相反，从而补偿电容Cf能够等效增大。相应的，当主极点P1的电压降低时，补偿电容Cf的第一端x耦合至补偿电容Cf的第二端y的信号，使得电流源负载Pm的控制端的电压减小，流经该P型的电流源负载Pm的电流增大，由于电流源负载Pm的输入端为共源极反相运算放大器21的第一参考电源信号端Vref2，即电流源负载Pm的输入端与输入电压V2电连接，因此当流经该P型的电流源负载Pm的电流增大时，电流源负载Pm将第一控制节点P3的信号拉高，此时共源极反相运算放大器21的输出端Vout输出电压增大，补偿电容Cf的第二端y电压增大，使得该补偿电容Cf的第一端x与第二端y的信号的变化趋势相反，从而补偿电容Cf能够等效增大。

[0043] 可选的，图5是本发明实施例提供的又一种运算放大器的补偿电路的结构示意图。如图5所示，运算放大器的补偿电路20的控制电路21包括输入晶体管Nm、上拉模块212和下拉模块211；输入晶体管Nm的控制端为控制电路21的输入端vin，输入晶体管211的输入端与第一控制节点P3电连接，输入晶体管Nm的输出端与下拉模块211的输入端电连接；下拉模块
211的控制端与第一控制信号端Con1电连接，下拉模块211的输出端接地；上拉模块212的控制端与第二控制信号端Con2电连接，上拉模块212的输入端与输入电源V2电连接，上拉模块
212的输出端与第一控制节点P3电连接；其中，第一控制节点P3为控制电路20的输出端Vout；第一控制信号端Con1输出的下拉控制信号，控制下拉模块211下拉第一控制节点P3的电压；第二控制信号端Con2输出的上拉控制信号，控制上拉模块212上拉第一控制节点P3的电压。

[0044] 示例性的，当运算放大器的主极点P1的电压升高时，即补偿电容Cf的第一端x的电压升高，输入晶体管Nm的控制端的电压升高；此时，通过使第一控制信号端Con1输出的下拉控制信号控制下拉模块211对第一控制节点P3的电压快速下拉，且使第二控制信号端Con2输出的上拉控制信号控制上拉模块212不对第一控制节点P3的电压进行上拉，或者第二控制信号端Con2输出的上拉控制信号控制上拉模块212对第一控制节点P3的电压的上拉速度较慢。此时，对第一控制节点P3上拉的速度小于对第一控制节点下拉的速度，使得第一控制节点P3的电压降低，即补偿电容Cf的第二端y的电压减小，该补偿电容Cf的第一端x与该补偿电容Cf的第二端y的电压变化趋势相反。相应的，当运算放大器的主极点P1电压减小时，即补偿电容Cf的第一端x的电压减小，通过使第二控制信号端Con2输出的上拉控制信号控制上拉模块212对第一控制节点P3的电压快速上拉，且使第一控制信号端Con1输出的下拉控制信号控制下拉模块211不对第一控制节点P3的电压进行下拉，或者第一控制信号端Con1输出的下拉控制信号控制下拉模块211对第一控制节点P3的电压的下拉速度较慢。此时，对第一控制节点P3上拉的速度大于对第一控制节点下拉的速度，使得第一控制节点P3的电压升高，即补偿电容Cf的第二端y的电压升高，该补偿电容Cf的第一端x与该补偿电容Cf的第二端y的电压变化趋势相反，实现补偿电容Cf的等效增大，进而有利于提高使用该运算放大器的补偿电路的运算器的运行稳定性。

[0045] 可选的，图6是本发明实施例提供的又一种运算放大器的补偿电路的具体电路图。如图6所示，控制电路21的上拉模块212可以包括至少一个上拉晶体管，控制电路21的下拉模块211可以包括至少一个下拉晶体管。

[0046] 示例性的，控制电路21的上拉模块212包括一个P型的上拉晶体管，控制电路21的下拉模块211包括一个N型的下拉晶体管。P型上拉晶体管的栅极为上拉模块212的控制端，P型上拉晶体管的源极为上拉模块212的输入端，P型上拉晶体管的漏极为上拉模块212的输出端；N型下拉晶体管的栅极为下拉模块211的控制端，N型下拉晶体管的源极为下拉模块211的输入端，N型下拉晶体管的漏极为下拉模块211的输出端。

[0047] 当运算放大器的主极点P1的电压增大时，即补偿电容Cf的第一端x的电压增大，通过增大N型下拉晶体管的栅极电压，即增大第一控制信号端Con1的下拉信号，能够增大流经输入晶体管Nm和N型下拉晶体管211的电流，从而提高对第一控制节点P3点的下拉能力，能够使第一控制节点P3的电压信号减小，即补偿电容Cf的第二端y的电压信号减小；同时，可通过增大P型上拉晶体管212的栅极电压，即增大第二控制信号端Con2的上拉信号，能够减小流经P型上拉晶体管212的电流，能够减小对第一控制节点P3的上拉能力，即减小对补偿电容Cf的第二端y的上拉能力，从而使得该补偿电容Cf两端的电压信号变化趋势相反，等效于增大补偿电容Cf的电容，有利于使用该运算放大器的补偿电路20的运算放大器的运行稳定性。

[0048] 相应的，当运算放大器的主极点P1的电压减小时，即补偿电容Cf的第一端x的电压减小，可减小第一控制信号端Con1的下拉信号，减小流经输入晶体管Nm和N型下拉晶体管211的电流，减小对第一控制节点P3点的下拉能力，同时，通过减小第二控制信号端Con2的上拉信号，增大流经P型上拉晶体管212的电流，增大对补偿电容Cf的第二端y的上拉能力，同样能够使得该补偿电容Cf两端的电压信号变化趋势相反。如此，通过控制第一控制信号端Con1的下拉信号、第二控制信号端Con2的上拉信号以及运算放大器的主极点P1的电压变化的关系，能够使得该补偿电容Cf两端的电压信号变化趋势相反；同时通过提高第一控制信号端Con1的下拉信号和第二控制信号端Con2的变化速度，能够提高补偿电容Cf的第二端y的信号的变化速度，以能够进一步增大补偿电容Cf的等效电容。

[0049] 需要说明的是，图6仅为本发明实施例示例性的附图，图6中示例性的示出了上拉模块212包括一个P型的上拉晶体管，下拉模块211包括一个N型的下拉晶体管。在本发明实施例中，上拉模块上拉模块可以包括两个或多个晶体管，且在实现上拉模块的上拉作用的前提下，上拉模块中的晶体管类型并不做具体限定；同样的，下拉模块可以包括两个或多个晶体管，且在实现下拉模块的下拉作用的前提下，下拉模块中的晶体管类型也并不做具体限定。

[0050] 可选的，图7是本发明实施例提供的又一种运算放大器的补偿电路的结构示意图。如图7所示，在上述实施例的基础上，该控制电路还包括第一运算放大器22；该第一运算放大器22的第一输入端Vi1与参考电压Vre电连接，第一运算放大器22的第二输入端Vi2与第一控制节点P3电连接；第一运算放大器22的偏压端Vb与偏压电源Vbn电连接；第一运算放大器22的第一参考电源信号端Vref11与输入电源V2电连接，第一运算放大器22的第二参考电源信号端Vref12接地；第一运算放大器22的第一输出端Vo1与上拉模块212的控制端电连接，第一运算放大器22的第二输出端Vo2与下拉模块211的控制端电连接；第一运算放大器
22用于根据补偿电容Cf的第一端x耦合至第一控制节点P3的电压，分别输出上拉控制信号和下拉控制信号。

[0051] 具体的，运算放大器的主极点P1的电压信号通过补偿电容Cf耦合至第一控制节点P3，并输入至第一运算放大器22的第二输入端Vi2，第一运算放大器能够根据其第一输入端Vi1输入的参考电压Vre、第二输入端Vi2的第一控制节点P3的信号以及偏压端Vb输入的偏压电源Vbn控制该第一运算放大器22的第一输出端Vo1输出的上拉控制信号的变化趋势和第二输出端Vo2输出的下拉控制信号的变化趋势，以在补偿电容Cf两端的电压信号变化趋势相反的前提下，控制该补偿电容Cf的第二端y的信号的变化速度，以能够进一步增大补偿电容Cf的等效电容。

[0052] 可选的，图8是本发明实施例提供的又一种运算放大器的补偿电路的结构示意图。如图8所示，在具体实现中，该第一运算放大器22可以包括第一控制单元221、第一差分对管
222、镜像电流源电路223、第二控制单元224和第三控制单元225；该第一差分对管222包括第一晶体管T1和第二晶体管T2，镜像电流源电路223包括第三晶体管T3和第四晶体管T4。

[0053] 其中，第一晶体管T1的控制端为第一运算放大器22的第一输入端，第二晶体管T2的控制端为第一运算放大器22的第二输入端；第一控制单元221的控制端与偏压电源Vbn电连接，第一控制单元221的输入端与输入电源V2电连接，第一控制单元221的输出端分别与第一差分对管222的第一晶体管T1和第二晶体管T2的输入端电连接；第一控制单元221用于根据偏压电源Vbn的电压信号，控制流经第一晶体管T1和第二晶体管T2的电流总和；

[0054] 第二控制单元224的控制端与下拉模块211的控制端电连接，第二控制单元224的输入端与第一晶体管T1的输出端电连接，第二控制单元224的输出端接地；第二控制单元224用于根据流经第一晶体管T1的电流，控制下拉模块211的控制端输入的下拉控制信号；

[0055] 第三控制单元225的控制端与上拉模块212的控制端电连接，第三控制单元225的输入端与输入电源V2电连接，第三控制单元225的输出端与镜像电流源电路223的第三晶体管T3的输入端电连接；第三晶体管T3的控制端与第四晶体管T4的控制端电连接，第四晶体管T4的控制端还与第四晶体管T4的输入端电连接，第四晶体管T4的输入端与第二晶体管T2的输出端电连接，第四晶体管T4的输出端接地；第三控制单元225用于根据流经第二晶体管T2的电流，控制上拉模块212的控制端输入的上拉控制信号。

[0056] 具体的，第一晶体管T1控制端为第一运算放大器22的第一输入端，即第一晶体管T1的控制端与参考电压Vre电连接，第二晶体管T2的控制端为第一运算放大器22的第二输入端，即第二晶体管T2的控制端与第一控制节点P3电连接。第一控制单元221的控制端输入的偏压电源Vbn的大小能够控制流经第一晶体管T1和第二晶体管T2的电流总和，当偏压电源Vbn为定值时，流经第一晶体管T1和第二晶体管T2的电流总和不变。其中，第一差分对管222的第一晶体管T1和第二晶体管T2可选为P型晶体管，镜像电流源电路223的第三晶体管T3和第四晶体管T4可选为N型晶体管。

[0057] 当运算放大器的主极点P1的电压增大时，通过补偿电容Cf耦合至第一控制节点P3的电压增大，第二晶体管T2的控制端输入的信号增大，由于第二晶体管T2为P型晶体管，因此当第二晶体管T2的控制端输入的信号增大时，流经第二晶体管T2的电流减小，此时流经第一晶体管T1的电流相对增大；由于流经第二晶体管T2的电流与流经第四晶体管T4的电流相同，且第四晶体管T4与第三晶体管T3构成镜像电流源电路223，引线流经第二晶体管T2的电流与流经第三晶体管T3的电流相同；同时，流经第三晶体管T3的电流传输至第三控制单元225，该第三控制单元225能够根据流经第三晶体管T3的电流的变化趋势，即根据流经第二晶体管T2的电流的变化趋势，控制上拉模块212的控制端输入的上拉控制信号，以减小该上拉模块212对第一控制节点P3的上拉能力。而当流经第一晶体管T1的电流增大时，该流经第一晶体管T1的电流传输至第二控制单元224，该第二控制单元224能够根据流经第一晶体管T1的电流的变化趋势，控制下拉模块211的控制端输入的下拉控制信号，以增大该下拉模块211对第一控制节点P3的下拉能力。如此，下拉模块211对第一控制节点P3的下拉速度大于上拉模块212对第一控制节点上拉速度，使得第一控制节点P3的电压减小。由于补偿电容Cf的第一端x的变化趋势与运算放大器的主极点P1的变化趋势相同，补偿电容Cf的第二端y的变化趋势与第一控制节点P3的变化趋势相同，使得补偿电容Cf的两端变化趋势相反，从而等效于增大补偿电容Cf的充电电量。

[0058] 当运算放大器的主极点P1的电压减小时，通过补偿电容Cf耦合至第一控制节点P3的电压减小，第二晶体管T2的控制端输入的信号减小，由于第二晶体管T2为P型晶体管，因此当第二晶体管T2的控制端输入的信号减小时，流经第二晶体管T2的电流增大，此时流经第一晶体管T1的电流相对减小；如此，能够使第三控制单元225能够根据流经第二晶体管T2的电流的变化趋势，控制上拉模块212的控制端输入的上拉控制信号，以增大该上拉模块212对第一控制节点P3的上拉能力；同样的，第二控制单元224能够根据流经第一晶体管T1的电流的变化趋势，控制下拉模块211的控制端输入的下拉控制信号，以减小该下拉模块
211对第一控制节点P3的下拉能力，使得第一控制节点P3的电压增大，从而补偿电容Cf的两端变化趋势相反，等效于增大补偿电容Cf的充电电量。

[0059] 如此，下拉模块211的控制端输入的下拉控制信号以及上拉模块212的控制端输入的上拉控制信号均与运算放大器的主极点P1的电压相关，从而能够使第一控制节点P3的电压变化趋势与运算放大器的主极点P1的电压变化趋势保持一致，即补偿电容Cf的充电电量与放电电量保持一致，在不考虑其它外界因素影响的情况下，该补偿电容Cf的等效电容量可无穷大，进一步提高运算放大器的运行稳定性。

[0060] 可选的，图9是本发明实施例提供的又一种运算放大器的补偿电路的具体电路图。如图9所示，在一个具体的实施例中，上拉模块212包括上拉晶体管，第三控制单元225包括第五晶体管T5，第五晶体管T5和上拉晶体管212均为P型晶体管；其中，第五晶体管T5的输入端与第五晶体管T5的控制端电连接；下拉模块211包括下拉晶体管，第二控制单元224包括第六晶体管T6，第六晶体管T6和下拉晶体管211均为N型晶体管；其中，第六晶体管T6的输入端与第六晶体管T6的控制端电连接。

[0061] 示例性的，第一差分对管222的第一晶体管T1和第二晶体管T2可选为P型晶体管，镜像电流源电路223的第三晶体管T3和第四晶体管T4可选为N型晶体管。当运算放大器的主极点P1的电压增大时，通过补偿电容Cf耦合到第一控制节点P3的电压增大，使第二晶体管T2的栅极电压增大，该第二晶体管T2为P型晶体管，即第二晶体管T2的栅极电压增大时，流经第二晶体管T2的电流减小，通过镜像电流源电路223中N型第三晶体管T3和第四晶体管T4传输至第五晶体管T5的电流减小，第五晶体管T5为P型晶体管，即流经第五晶体管T5的电流减小，使的第五晶体管T5的栅极的电压增大，P型的上拉晶体管212的栅极电压增大，流经P型上拉晶体管212的电流减小，减小上拉晶体管212对第一控制节点P3的上拉能力。若第一控制单元221包括一P型晶体管，且该第一控制单元221的控制端输入的偏压电源Vbn为定值时，流经P型晶体管221电流不变，即流经第一晶体管T1和第二晶体管T2的电流总和不变，则当流经第二晶体管T2的电流减小时，流经第一晶体管T1的电流增大，传输至N型的第六晶体管T6的电流增大，该N型的第六晶体管T6的栅极电压增大，N型的下拉晶体管211的栅极电压增大，流经N型的下拉晶体管211的电流增大，增大下拉晶体管211对第一控制节点P3的下拉能力。如此，下拉晶体管211对第一控制节点P3的下拉速度大于上拉晶体管212对第一控制节点上拉速度，使得第一控制节点P3的电压减小，即补偿电容Cf的第一端x与第二端y的变化趋势相反。

[0062] 当运算放大器的主极点P1的电压减小时，通过补偿电容Cf耦合到第一控制节点P3的电压减小，使第二晶体管T2的栅极电压减小，流经第二晶体管T2的电流增大，通过镜像电流源电路223中N型第三晶体管T3和第四晶体管T4传输至第五晶体管T5的电流增大，使的第五晶体管T5的栅极的电压减小，上拉晶体管212的栅极电压减小，流经上拉晶体管212的电流增大，增大上拉晶体管212对第一控制节点P3的上拉能力。若流经第二晶体管T2的电流增大，则流经第一晶体管T1的电流减小，传输至第六晶体管T6的电流减小，该第六晶体管T6的栅极电压减小，下拉晶体管211的栅极电压减小，流经下拉晶体管211的电流减小，减小下拉晶体管211对第一控制节点P3的下拉能力。如此，下拉晶体管211对第一控制节点P3的下拉速度小于上拉晶体管212对第一控制节点上拉速度，使得第一控制节点P3的电压增大，补偿电容Cf的第一端x与第二端y的变化趋势相反。

[0063] 其中，根据运算放大器的虚短原理，第一控制节点P3电压就等于参考电压Vre，即第一控制节点的电压为是一个定值，能够减小第一运算放大器22的失配。同时，通过第一运算放大器22确定第一控制节点P3电压的同时，可以上拉晶体管212的栅极输入的电压和下拉晶体管211的栅极输入的电压均与运算放大器的主极点P1的电压变化相关，从而能够增加第一控制节点P3的电压的变化速度。

[0064] 可选的，图10是本发明实施例提供的又一种运算放大器的补偿电路的结构示意图。如图10所示，在上述实施例的基础上，运算放大器的补偿电路20的控制电路21还包括控制模块213。其中，第一运算放大器22的第三输出端Vo3与控制模块213的控制端电连接，上拉模块212的输入端通过控制模块213与输入电源V2电连接；控制模块213用于根据第一运算放大器22的第三输出端Vo3输出的控制信号，控制上拉控制信号和下拉控制信号的输出量；其中，第一运算放大器22的偏压端输入的偏压电源信号用于确定第一运算放大器22的第三输出端Vo3输出的控制信号。

[0065] 具体的，第一运算放大器22的第一输出端Vi1输出的下拉控制信号能够控制下拉模块211的下拉能力，第一运算放大器22的第二输出端Vi2输出的上拉控制信号能够控制上拉模块212的上拉能力。第一运算放大器22的偏压端输入的偏压电源信号能够确定第一运算放大器22的第三输出端Vo3输出的控制信号，并通过第一运算放大器22的第三端Vo3输出的控制信号控制第一运算运算放大器22的第一输出端Vo1输出的下拉控制信号的输出量，以及控制第一运算放大器22的第二输出端Vo1输出的上拉控制信号的输出量，以提高第一运算放大器22的运行稳定性。

[0066] 可选的，图11是本发明实施例提供的又一种运算放大器的补偿电路的具体电路图。在一个具体实施例中，运算放大器的补偿电路20的第一运算放大器22可以包括第四控制单元227、第五控制单元228、第六控制单元229、第七控制单元230和第二差分对管226；该第二差分对管226包括第七晶体管T7和第八晶体管T8；第七晶体管T7的控制端为第一运算放大器21的第一输入端，第八晶体管T8的控制端为第一运算放大器21的第二输入端。

[0067] 第四控制单元227的控制端与偏压电源Vbn电连接；第四控制单元227的输入端分别与第七晶体管T7和第八晶体管T8的输出端电连接，第四控制单元227的输出端接地；第四控制单元227用于根据偏压电源Vbn的电压信号，控制流经第七晶体管T7和第八晶体管T8的电流总和；

[0068] 第五控制单元228的控制端与偏压电源Vbn电连接，第五控制单228元的输入端与输入电源V2电连接，第五控制单元228的第一输出端分别与第六控制单元229的控制端和控制模块213的控制端电连接，第五控制单元228的第二输出端分别与上拉模块212的控制端和第七控制单元230的第一控制端电连接；第五控制单元228用于根据偏压电源Vbn的电压信号，控制流经第六控制单元229的电流，以及控制流经控制模块213的电流；

[0069] 控制模块213的输入端与输入电源V2电连接，控制模块213的输出端分别与上拉模块212的输入端和第八晶体管T8的输入端电连接，控制模块213用于控制流经上拉模块212和第八晶体管T8的电流总和；

[0070] 第六控制单元229的输入端与输入电源V2电连接，第六控制单元229的输出端分别与第七晶体管T7的输入端和第七控制单元230的输入端电连接，第六控制单元229用于控制流经第七控制单元230和第七晶体管T7的电流总和；第七控制单元230的第二控制端与下拉模块211的控制端电连接，第七控制单元230的输出端接地。

[0071] 具体的，第七晶体管T7控制端为第一运算放大器22的第一输入端，即第七晶体管T7的控制端与参考电压Vre电连接，第八晶体管T8的控制端为第一运算放大器22的第二输入端，即第八晶体管T8的控制端与第一控制节点P3电连接。第四控制单元227的控制端输入的偏压电源Vbn的大小能够控制流经第七晶体管T7和第八晶体管T8的电流总和，当偏压电源Vbn为定值时，流经第七晶体管T7和第八晶体管T8的电流总和不变，且第五控制单元228的输出端输出的电压信号保持不变。其中，第二差分对管226的第七晶体管T7和第八晶体管T8可选为N型晶体管。

[0072] 示例性的，当运算放大器的主极点P1的电压增大时，通过补偿电容Cf耦合至第一控制节点P3的电压增大，第八晶体管T8的控制端输入的信号增大，由于第八晶体管T8为N型晶体管，因此当第八晶体管T8的控制端输入的信号增大时，流经第八晶体管T8的电流增大，此时流经第七晶体管T7的电流相对减小；由于第五控制单元228输出端输出的电压信号保持不变，因此控制模块213的控制端和第六控制单元229的控制端的电压均保持不变；当流经第八晶体管T8的电流增大，流经上拉模块212的电流减小，即降低上拉模块212的上拉能力。同时，当流经第八晶体管T8的电流增大时，流经第七晶体管T7的电流相对减小；由于第六控制单元229的控制端的电压保持不变，因此第六控制单元229能够控制流经第七控制单元230和流经第七晶体管T7的电流总和保持不变；当流经第七晶体管T7的电流减小时，流经第七控制单元230的电流增大，此时，第七控制单元230输出的下拉控制信号能够提高下拉模块211的下拉能力。如此，下拉模块211对第一控制节点P3的下拉速度大于上拉模块212对第一控制节点上拉速度，使得第一控制节点P3的电压减小。由于补偿电容Cf的第一端x的变化趋势与运算放大器的主极点P1的变化趋势相同，补偿电容Cf的第二端y的变化趋势与第一控制节点P3的变化趋势相同，使得补偿电容Cf的两端变化趋势相反，从而等效于增大补偿电容Cf的充电电量。

[0073] 当运算放大器的主极点P1的电压减小时，通过补偿电容Cf耦合至第一控制节点P3的电压减小，第八晶体管T8的控制端输入的信号减小，由于第八晶体管T8为N型晶体管，因此当第八晶体管T8的控制端输入的信号减小时，流经第八晶体管T8的电流减小，此时流经第七晶体管T7的电流相对增大；由于第五控制单元228输出端输出的电压信号保持不变，因此控制模块213的控制端和第六控制单元229的控制端的电压均保持不变；当流经第八晶体管T8的电流减小，流经上拉模块212的电流增大，即提高上拉模块212的上拉能力。同时，当流经第八晶体管T8的电流减小时，流经第七晶体管T7的电流相对增大；由于第六控制单元229的控制端的电压保持不变，因此第六控制单元229能够控制流经第七控制单元230和流经第七晶体管T7的电流总和保持不变；当流经第七晶体管T7的电流增大时，流经第七控制单元230的电流减小，此时，第七控制单元230输出的下拉控制信号能够降低下拉模块211的下拉能力。如此，下拉模块211对第一控制节点P3的下拉速度小于上拉模块212对第一控制节点上拉速度，使得第一控制节点P3的电压增大。由于补偿电容Cf的第一端x的变化趋势与运算放大器的主极点P1的变化趋势相同，补偿电容Cf的第二端y的变化趋势与第一控制节点P3的变化趋势相同，使得补偿电容Cf的两端变化趋势相反，从而等效于增大补偿电容Cf的充电电量。

[0074] 如此，下拉模块211的控制端输入的下拉控制信号以及上拉模块212的控制端输入的上拉控制信号均与运算放大器的主极点P1的电压相关，从而能够使第一控制节点P3的电压变化趋势与运算放大器的主极点P1的电压变化趋势保持一致，即补偿电容Cf的充电电量与放电电量保持一致，在不考虑其它外界因素影响的情况下，该补偿电容Cf的等效电容量可无穷大，进一步提高运算放大器的运行稳定性。同时，在控制电路21中增加控制模块213能够有利于第一运算放大器22的稳定运行。

[0075] 可选的，继续参考图11，第五控制单元228包括第九晶体管T9、第十晶体管T10和第十一晶体管T11；第九晶体管T9的控制端与偏压电源Vbn电连接，九晶体管T9的输入端与第十晶体管T10的输出端电连接，第九晶体管T9的输出端接地；第十晶体管T10的控制端与上拉模块212的控制端电连接，第十晶体管T10的控制端还与第七控制单元230的第一控制端电连接；第十晶体管T10的输入端与第十一晶体管T11的输出端电连接；第十晶体管T10的控制端还与第十晶体管T10的输出端电连接；第十一晶体管T11的控制端与控制模块213的控制端和第六控制单元229的控制端电连接，第十一晶体管T11的控制端还与第十一晶体管T11的输出端电连接；第十一晶体管T11的输入端与输入电源V2电连接。

[0076] 可选的，继续参考图11，第六控制单元229包括第十二晶体管T12，控制模块213包括控制晶体管；第十一晶体管T11、第十二晶体管T12以及控制晶体管213均为P型晶体管；上拉模块212包括上拉晶体管，所述下拉模块包括下拉晶体管；第七控制单元230包括第十三晶体管T13和第十四晶体管T14；第十三晶体管T13的输入端与第十二晶体管T12的输出端电连接，第十三晶体管T13的控制端与第十晶体管T10的控制端电连接，第十三晶体管T13的输出端与第十四晶体管T14输入端电连接；第十四晶体管T14的控制端与下拉晶体管211的控制端电连接，第十四晶体管T14的控制端还与第十四晶体管T14的输入端电连接，第十四晶体管T14的输出端接地；第十晶体管T10、第十三晶体管T13以及上拉晶体管212均为P型晶体管；下拉晶体管211和第十四晶体T14管均为N型晶体管。

[0077] 示例性的，当运算放大器的主极点P1的电压增大时，通过补偿电容Cf耦合至第一控制节点P3的电压增大，第八晶体管T8的控制端输入的信号增大，由于第八晶体管T8为N型晶体管，因此当第八晶体管T8的控制端输入的信号增大时，流经第八晶体管T8的电流增大，而流经第七晶体管T7的电流相对减小；当偏压电源Vbn的电压信号不变时，流经第九晶体管T9、第十晶体管T10以及第十一晶体管T11的电流保持不变；此时，控制晶体管213的控制端和第十二晶体管T12的控制端的电压均保持不变；当流经第八晶体管T8的电流增大，流经上拉晶体管212的电流减小，即降低上拉模块212的上拉能力。同时，当流经第七晶体管T7的电流相对减小时，流经第十三晶体管T13的电流增大，即流经第十四晶体管T14的电流增大；此时，第十四晶体管T14的控制端的电压增大，下拉晶体管211的控制端的电压增大，流经下拉晶体管211的电流增大，提高下拉晶体管211的下拉能力。如此，下拉晶体管211对第一控制节点P3的下拉速度大于上拉晶体管212对第一控制节点上拉速度，使得第一控制节点P3的电压减小。由于补偿电容Cf的第一端x的变化趋势与运算放大器的主极点P1的变化趋势相同，补偿电容Cf的第二端y的变化趋势与第一控制节点P3的变化趋势相同，使得补偿电容Cf的两端变化趋势相反，从而等效于增大补偿电容Cf的充电电量。

[0078] 当运算放大器的主极点P1的电压减小时，通过补偿电容Cf耦合至第一控制节点P3的电压减小，第八晶体管T8的控制端输入的信号减小，由于第八晶体管T8为N型晶体管，因此当第八晶体管T8的控制端输入的信号减小时，流经第八晶体管T8的电流减小，此时流经第七晶体管T7的电流相对增大；当偏压电源Vbn的电压信号不变时，流经第九晶体管T9、第十晶体管T10以及第十一晶体管T11的电流保持不变；此时，控制晶体管213的控制端和第十二晶体管T12的控制端的电压均保持不变；当流经第八晶体管T8的电流减小，流经上拉晶体管212的电流增大，即提高上拉模块212的上拉能力。同时，当流经第七晶体管T7的电流相对增大时，流经第十三晶体管T13的电流减小，即流经第十四晶体管T14的电流减小；此时，第十四晶体管T14的控制端的电压减小，下拉晶体管211的控制端的电压减小，流经下拉晶体管211的电流减小，降低下拉晶体管211的下拉能力。如此，下拉晶体管211对第一控制节点P3的下拉速度小于上拉晶体管212对第一控制节点上拉速度，使得第一控制节点P3的电压增大。由于补偿电容Cf的第一端x的变化趋势与运算放大器的主极点P1的变化趋势相同，补偿电容Cf的第二端y的变化趋势与第一控制节点P3的变化趋势相同，使得补偿电容Cf的两端变化趋势相反，从而等效于增大补偿电容Cf的充电电量。

[0079] 需要说明的是，本发明实施例中第一运算放大器的具体电路结构仅为示例性的电路结构，在实现第一运算放大器的功能的前提下，本发明实施例对第一运算放大器的电路结构不做具体限定。

[0080] 基于同一发明构思，本发明实施例还提供一种集成电路，该集成电路形成于硅基衬底上。图12是本发明实施例提供的一种集成电路的结构示意图。如图12所示，该集成电路30包括运算放大器10和本发明实施例提供的运算放大器的补偿电路20。该运算放大器10包括至少一个主极点P1，运算放大器的补偿电路20能够补偿主极点P1的电容，使得运算放大器10的主极点P1与次极点具有较大差距，提高运算放大器10的运行稳定性。当本发明实施例提供的集成电路包括本发明实施例提供的运算放大器的补偿电路时，该集成电路也具有本发明实施例提供的运算放大器的补偿电路所具有的技术效果，相同之处在下文中不再赘述，可参照上文对运算放大器的补偿电路的解释说明进行理解。

[0081] 基于同一发明构思，本发明实施例还提供一种显示面板，该显示面板包括阵列排布的多个像素，该像素包括驱动电路和发光元件；同一行像素共用一条扫描信号线，同一列像素共用一条数据信号线；显示面板还包括与数据信号线一一对应设置的多个本发明实施例提供的集成电路；该集成电路的运算放大器第一输入端与数据信号引脚电连接，所述集成电路的运算放大器的第二输入端接地，集成电路的运算放大器的输出端与所述数据信号线电连接；运算放大器的主极点与运算放大器的补偿电路电连接。当本发明实施例提供的显示面板包括本发明实施例提供的集成电路时，由于该集成电路具有本发明实施例提供的运算放大器的补偿电路所具有的技术效果，因此该显示面板也具有本发明实施例提供的运算放大器的补偿电路所具有的技术效果，相同之处在下文中不再赘述，可参照上文对运算放大器的补偿电路的解释说明进行理解。

[0082] 示例性的，图13是本发明实施例提供的一种显示面板的结构示意图。如图13所示，该显示面板100包括阵列排布的多个像素40，该像素40包括驱动电路41和发光元件42；同一行像素40共用一个扫描信号线组51，该扫描信号线组51可依据实际需要包括多条扫描信号线，示例性的一个扫描信号线组51可以包括第一扫描信号线511和第二扫描信号线512；同一列像素40共用一条数据信号线52；显示面板100还包括与数据信号线52一一对应设置的多个本发明实施例提供的集成电路；该集成电路的运算放大器10第一输入端VIN与数据信号引脚电连接，所述集成电路的运算放大器10的第二输入端接地，集成电路的运算放大器10的输出端与所述数据信号线52电连接；运算放大器10的主极点与运算放大器的补偿电路
20电连接。其中，数据信号引脚输出的数据信号经运算放大器10进行信号放大后输出至对应的数据信号线52，并通过该数据信号线52传输至对应像素40的驱动电路41，以使该驱动电路41驱动该像素40中的发光元件42发光。

[0083] 可选的，显示面板例如可以为硅基显示面板，该显示面板还包括硅基衬底。其中，显示面板的集成电路、驱动电路以及发光元件均形成于硅基衬底的一侧，即可采用CMOS技术在硅基衬底上形成显示面板的各器件。由于直接形成于硅基衬底上的器件具有微型器件的物理特性，使得该显示面板能够显示优质画面。

[0084] 注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。