半导体装置及其制造方法

摘要

本揭露是有关于一种半导体装置，即纳米线场效晶体管装置包含配置为半导体主体的纳米线条带的垂直堆叠。一个或多个顶部纳米线条带凹陷且较堆叠于下方的其余纳米线条带短。内间隔物均匀地形成于凹陷的纳米线条带及其余的纳米线条带附近。源极/漏极结构形成于内间隔物的外部，且栅极结构形成于内间隔物的内部，其中内间隔物围绕纳米线条带。

权利要求

1.一种半导体装置，其特征在于，包含：

一基板；

一纳米线堆叠，位于该基板上，该纳米线堆叠包含一最顶部纳米线条带及相对于该基板堆叠低于该最顶部纳米线条带的一较低部纳米线条带，该最顶部纳米线条带的长度小于该较低部纳米线条带的长度；

一源极/漏极结构，邻近该最顶部纳米线条带且围绕该较低部纳米线条带的一第一部分；

一栅极结构，围绕该最顶部纳米线条带且围绕该较低部纳米线条带的一第二部分；以及一内间隔物结构，横向地位于该源极/漏极结构及该栅极结构之间，该内间隔物结构包含与该最顶部纳米线条带相邻的一第一内间隔物部分及与该较低部纳米线条带相邻的一第二内间隔物部分。

2.如权利要求1所述的半导体装置，其中该第一内间隔物部分及该第二内间隔物部分皆包含朝向该栅极结构的一凹陷轮廓。

3.如权利要求1所述的半导体装置，其中该源极/漏极结构包含与该第一内间隔物部分及该第二内间隔物部分相邻的一凹陷边缘部分。

4.如权利要求1所述的半导体装置，其中半导体装置还包含在该源极/漏极结构与该第一内间隔物部分之间的一第一空隙区域以及在该源极/漏极结构与该第二内间隔物部分之间的一第二空隙区域。

5.如权利要求4所述的半导体装置，其中该第一空隙区域及该第二空隙区域具有实质上相同的一形状。

6.如权利要求1所述的半导体装置，其中该基板包含在该纳米线堆叠下方的一鳍片结构。

7.如权利要求1所述的半导体装置，其中该源极/漏极结构接触该最顶部纳米线条带的一边缘表面。

8.如权利要求1所述的半导体装置，半导体装置还包含与该栅极结构相邻且在该纳米线条带的堆叠上方的一外间隔物结构，其中该外间隔物结构的一外侧壁实质上与该最顶部纳米线条带的一边缘表面重叠。

9.如权利要求1所述的半导体装置，半导体装置还包含与该栅极结构相邻且在该纳米线堆叠上方的一外间隔物结构，其中该最顶部纳米线条带在该外间隔物下方延伸，该最顶部纳米线条带的一边缘表面与该外间隔物的一外侧壁与一内侧壁之间的一点重叠。

10.如权利要求1所述的半导体装置，其中该源极/漏极结构包含碳化硅、磷碳化硅、磷化硅、硅锗或硅－锗－硼中的一者。

11.如权利要求1所述的半导体装置，其中该第一内间隔物部分与该第二内间隔物部分包含相对于相邻的该栅极结构实质上相同的形状。

12.一种半导体装置，其特征在于，包含：

一基板；以及

一第一晶体管及一第二晶体管，位于该基板上，该第一晶体管及该第二晶体管皆包含：一纳米线堆叠，位于该基板上，该纳米线堆叠包含一最顶部纳米线条带及一较低部纳米线条带，其中该较低部纳米线条带相对于该基板堆叠低于该最顶部纳米线条带，该最顶部的纳米线条带的一长度小于该较低部纳米线条带的一长度；

一源极/漏极结构，与该最顶部的纳米线条带相邻并且围绕在该较低部纳米线条带的第一部分；以及一栅极结构，环绕该最顶部的纳米线条带并环绕该较低部纳米线条带的第二部分；

其中该第一晶体管的该最顶部纳米线条带与该第二晶体管的该最顶部纳米线条带处于不同的水平。

13.如权利要求12所述的半导体装置，其中该第一晶体管的该纳米线堆叠包含硅，且该第二晶体管的该纳米线堆叠包含硅锗。

14.如权利要求12所述的半导体装置，其中该第一晶体管的该源极/漏极结构接触该基板，且该第二晶体管的该源极/漏极结构通过一介电层与该基板分离。

15.如权利要求12所述的半导体装置，其中该第一晶体管及该第二晶体管中的至少一者包含在相应的该源极/漏极结构与相应的该最顶部纳米线条带之间的一第一内间隔物及在相应的该源极/漏极结构与相应的该较低部纳米线条带之间的一第二内间隔物。

16.如权利要求15所述的半导体装置，其中该第一内间隔物与该第二内间隔物包含实质上相同的一形状。

17.一种半导体装置的制造方法，其特征在于，包含：接收一晶片，该晶片包含一基板上的一磊晶层堆叠，该磊晶层堆叠包含多个半导体磊晶层及以交替方式堆叠的多个牺牲磊晶层；

通过图案化该磊晶层堆叠形成包含在一第一方向上的一条带堆叠的一鳍片结构，该条带堆叠包含多个半导体条带及多个牺牲条带；

在该鳍片结构上形成一栅极结构；

通过去除该些半导体条带的最顶部半导体条带的部分形成一凹陷的半导体条带，使得该最顶部半导体条带的一长度小于该些半导体条带的最底部半导体条带的一长度；

通过去除多个牺牲条带的部分来形成多个凹陷的牺牲条带，每个该些凹陷的牺牲条带包含多个凹陷的边缘表面；

邻近该些凹陷的牺牲条带的该些凹陷的边缘表面形成一内间隔物；以及邻近该内间隔物及该些半导体条带形成一源极/漏极结构。

18.如权利要求17所述的半导体装置的制造方法，其中形成该内间隔物包含：形成与该些凹陷的牺牲条带相邻的一介电层；

形成一蚀刻停止层，选择性地覆盖与该些凹陷的牺牲条带相邻的该介电层的一第一部分；

去除从该蚀刻停止层暴露的该介电层一第二部分；

以及去除该蚀刻停止层。

19.如权利要求17所述的半导体装置的制造方法，其中形成与该内间隔物相邻的该源极/漏极结构包含：在该源极/漏极结构与该内间隔物之间形成一空隙。

20.如权利要求17所述的半导体装置的制造方法，半导体装置的制造方法还包含：通过去除该栅极结构及该些凹陷的牺牲条带形成一开放空间；以及在该开放空间内形成一替代栅极。

21.一种半导体装置，其特征在于，包含：

一基板；

多个纳米线，位于该基板上,其中该些纳米线包含一最顶部纳米线条带及一较低部纳米线条带，且该最顶部纳米线条带的一长度小于该较低部纳米线条带的一长度；

一栅极结构，位于该些纳米线上，其中该栅极结构延伸于相邻的该些纳米线之间；

多个上部间隔物，沿着该栅极结构的侧壁；

一源极/漏极区域，位于该栅极结构的相对侧，该源极/漏极区域接触该些纳米线；以及多个内间隔物，插入该源极/漏极区域与该栅极结构之间，其中位于该栅极结构与每一该些内间隔物之间的一界面的该栅极结构的一表面是非平面的。

22.如权利要求21所述的半导体装置，还包含多个空隙，插入该源极/漏极区域与该些内间隔物之间。

23.如权利要求21所述的半导体装置，其中位于该栅极结构与每一该些内间隔物之间的该界面的该栅极结构的该表面是凹状的。

24.如权利要求21所述的半导体装置，其中该些内间隔物位于该些上部间隔物的下方。

25.如权利要求21所述的半导体装置，还包含一鳍片，其中该些纳米线位于该鳍片上。

26.如权利要求21所述的半导体装置，其中该源极/漏极区域包含一磊晶层，位于该些纳米线上。

27.如权利要求26所述的半导体装置，其中该磊晶层延伸于相邻的该些纳米线之间。

28.一种半导体装置，其特征在于，包含：

一基板；

多个半导体通道结构，位于该基板上；

一栅极结构，位于该些半导体通道结构上，其中该栅极结构延伸于相邻的该些半导体通道结构之间；

多个上部间隔物，沿着该栅极结构的侧壁；

一源极/漏极区域，位于该栅极结构的相对侧；

多个内间隔物，每一该些内间隔物插入相邻的该些半导体通道结构之间，每一该些内间隔物插入该源极/漏极区域与该栅极结构之间，其中位于该栅极结构与每一该些内间隔物之间的一界面的该栅极结构的侧壁是凹状的；以及多个空隙，每一该些空隙插入该源极/漏极区域与该栅极结构之间。

29.如权利要求28所述的半导体装置，其中该些内间隔物延伸于该些半导体通道结构的通道区域下方。

30.如权利要求28所述的半导体装置，其中该些半导体通道结构连续地延伸过该源极/漏极区域与通道区域。

31.如权利要求28所述的半导体装置，其中该些半导体通道结构包含一最顶部半导体通道结构及一较低部半导体通道结构，该最顶部半导体通道结构短于该较低部半导体通道结构，且该源极/漏极区域在平行于该较低部半导体通道结构的一纵轴的一方向上沿该最顶部半导体通道结构的末端延伸。

32.如权利要求31所述的半导体装置，其中该些内间隔物的整体在该最顶部半导体通道结构的横向范围内。

33.如权利要求28所述的半导体装置，其中该源极/漏极区域插入该些上部间隔物与该些半导体通道结构的一最顶部半导体通道结构之间。

34.如权利要求28所述的半导体装置，其中该源极/漏极区域面对相应的该些空隙的表面是凹状的。

35.一种半导体装置，其特征在于，包含：

一第一晶体管，位于一基板上，该第一晶体管包含：

多个第一纳米线，位于该基板上，该些第一纳米线包含一第一半导体材料；

一第一栅极结构，延伸围绕该些第一纳米线，该第一栅极结构在相邻的该些第一纳米线之间具有非平面的多个侧壁；

多个第一内间隔物，每一该些第一内间隔物沿着该第一栅极结构的非平面的该些侧壁中的相应一个形成；

一第一源极/漏极区域，位于该第一栅极结构的相对侧，该些第一内间隔物插入该第一源极/漏极区域与该第一栅极结构之间；以及多个第一空隙，插入该第一源极/漏极区域与该第一栅极结构之间；以及一第二晶体管，位于该基板上，该第二晶体管包含：多个第二纳米线，位于该基板上，该些第二纳米线包含与该第一半导体材料不同的一第二半导体材料，其中该些第二纳米线的一最顶部第二纳米条带的一最顶面与该些第一纳米线的一最顶部第一纳米条带的一最顶面不齐平；

一第二栅极结构，延伸围绕该些第二纳米线，该第二栅极结构在相邻的该些第二纳米线之间具有非平面的多个侧壁；

多个第二内间隔物，每一该些第二内间隔物沿着该第二栅极结构的非平面的该些侧壁中的相应一个形成；

一第二源极/漏极区域，位于该第二栅极结构的相对侧，该些第二内间隔物插入该第二源极/漏极区域与该第二栅极结构之间；以及多个第二空隙，插入该第二源极/漏极区域与该第二栅极结构之间。

36.如权利要求35所述的半导体装置，其中面对该第一源极/漏极区域的该第一栅极结构的侧壁是弯曲的，且面对该第二源极/漏极区域的该第二栅极结构的侧壁是弯曲的。

37.如权利要求36所述的半导体装置，其中面对该第一源极/漏极区域的该些第一内间隔物的侧壁是弯曲的，且面对该第二源极/漏极区域的该些第二内间隔物的侧壁是弯曲的。

38.如权利要求35所述的半导体装置，其中该些第一内间隔物延伸于该第一晶体管的一第一通道区域下方。

39.如权利要求35所述的半导体装置，还包含沿着该第一栅极结构的该些侧壁的多个上部间隔物，其中该第一源极/漏极区域各自包含一磊晶层围绕该些第一纳米线条带，且该第一源极/漏极区域延伸于该些上部间隔物与该些第一纳米线条带之间。

说明书

半导体装置及其制造方法

技术领域

[0001] 本揭露是有关于一种半导体装置及一种半导体装置的制造方法。

背景技术

[0002] 互补式金属氧化物半导体(Complementary metal oxide semiconductor,CMOS)晶体管为用于集成电路的组件。较快的互补式金属氧化物半导体开关速度需要较高的驱动电流，然而，这会降低互补式金属氧化物半导体晶体管的栅极长度。较短的栅极长度将导致不期望的“短通道效应(Short‑channel effects)”，其中栅极的电流控制功能将受到损害。此外，鳍式场效应晶体管的开发已克服短通道效应。具有环绕栅极的晶体管的开发更进一步改善通道的静电控制，其中栅极部分可从具有环绕栅极的晶体管的上表面及侧壁围绕半导体通道或通道条带。

发明内容

[0003] 一种半导体装置包含基板、纳米线堆叠、源极/漏极结构、栅极结构及内间隔物结构。纳米线堆叠位于基板上，纳米线堆叠包含最顶部纳米线条带及相对于基板堆叠低于最顶部纳米线条带的较低部纳米线条带，最顶部纳米线条带的长度小于较低部纳米线条带的长度。源极/漏极结构邻近最顶部纳米线条带且围绕较低部纳米线条带的第一部分。栅极结构围绕最顶部纳米线条带且围绕较低部纳米线条带的第二部分。内间隔物结构横向地位于源极/漏极结构及栅极结构之间，内间隔物结构包含与最顶部纳米线条带相邻的第一内间隔物部分及与较低部纳米线条带相邻的第二内间隔物部分。

[0004] 一种半导体装置包含基板以及基板上方的第一晶体管及第二晶体管。第一晶体管及第二晶体管皆包含纳米线堆叠、源极/漏极结构以及栅极结构。纳米线堆叠位于基板上方，纳米线堆叠包含最顶部纳米线条带及较低部纳米线条带，其中较低部纳米线条带相对于基板堆叠低于最顶部纳米线条带。最顶部的纳米线条带的长度小于较低部纳米线条带的长度。源极/漏极结构与最顶部的纳米线条带相邻并且围绕在较低部纳米线条带的第一部分。栅极结构环绕最顶部的纳米线条带并环绕较低部纳米线条带的第二部分。第一晶体管的最顶部纳米线条带与第二晶体管的最顶部纳米线条带处于不同的水平。

[0005] 一种半导体装置的制造方法包含接收晶片，此晶片包含基板上的磊晶层堆叠，此磊晶层堆叠包含多个半导体磊晶层及以交替方式堆叠的多个牺牲磊晶层；通过图案化磊晶层堆叠形成包含在第一方向上的条带堆叠的鳍片结构，此条带堆叠包含多个半导体条带及多个牺牲条带；在鳍片结构上形成栅极结构；通过去除半导体条带的最顶部半导体条带的部分形成凹陷的半导体条带，使得最顶部半导体条带的长度小于半导体条带的最底部半导体条带的长度；通过去除多个牺牲条带的部分来形成凹陷的牺牲条带，每个凹陷的牺牲条带包含凹陷的边缘表面；邻近凹陷的牺牲条带的凹陷的边缘表面形成内间隔物；以及邻近内间隔物及多个半导体条带形成源极/漏极结构。

[0006] 一种半导体装置包含基板、多个纳米线、栅极结构、多个上部间隔物、源极/漏极区域以及多个内间隔物。纳米线位于基板上。栅极结构位于纳米线上，其中栅极结构延伸于相邻的纳米线之间。上部间隔物沿着栅极结构的侧壁。源极/漏极区域位于栅极结构的相对侧，源极/漏极区域接触纳米线。内间隔物插入源极/漏极区域与栅极结构之间，其中位于栅极结构与每一个内间隔物之间的界面的栅极结构的表面是非平面的。

[0007] 一种半导体装置包含基板、多个半导体通道结构、栅极结构、多个上部间隔物、源极/漏极区域、多个内间隔物以及多个空隙。多个半导体通道结构位于基板上。栅极结构位于半导体通道结构上，其中栅极结构延伸于相邻的半导体通道结构之间。上部间隔物沿着栅极结构的侧壁。源极/漏极区域位于栅极结构的相对侧。每一个内间隔物插入相邻的半导体通道结构之间，每一个内间隔物插入源极/漏极区域与栅极结构之间，其中位于栅极结构与每一个内间隔物之间的界面的栅极结构的侧壁是凹状的。每一个空隙插入源极/漏极区域与栅极结构之间。

[0008] 一种半导体装置包含第一晶体管以及第二晶体管。第一晶体管位于基板上，且包含多个第一纳米线、第一栅极结构、多个第一内间隔物、第一源极/漏极区域以及多个第一空隙。第一纳米线位于基板上，且包含第一半导体材料。第一栅极结构延伸围绕第一纳米线，第一栅极结构在相邻的第一纳米线之间具有非平面的多个侧壁。每一个第一内间隔物沿着第一栅极结构的非平面的侧壁中的相应一个形成。第一空隙插入第一源极/漏极区域与第一栅极结构之间。第二晶体管位于基板上，且包含多个第二纳米线、第二栅极结构、多个第二内间隔物、第二源极/漏极区域以及多个第二空隙。第二纳米线位于基板上，且包含与第一半导体材料不同的第二半导体材料，其中第二纳米线的最顶部第二纳米条带的最顶面与第一纳米线的最顶部第一纳米条带的最顶面不齐平。第二栅极结构延伸围绕第二纳米线，第二栅极结构在相邻的第二纳米线之间具有非平面的多个侧壁。每一个第二内间隔物沿着第二栅极结构的非平面的侧壁中的相应一个形成。第二源极/漏极区域位于第二栅极结构的相对侧，第二内间隔物插入第二源极/漏极区域与第二栅极结构之间。第二空隙插入第二源极/漏极区域与第二栅极结构之间。

附图说明

[0009] 当结合附图阅读时，从以下详细描述中可以最好地理解本公开的各方面。在附图中，除非上下文另有说明，否则相同的附图标记表示相似的元件或步骤。附图中元件的尺寸和相对位置不一定按比例绘制。实际上，为了清楚地讨论，可以任意增加或减少各种特征的尺寸。

[0010] 图1A至图12D绘示根据本揭露的一些实施例在制造晶体管的各个阶段的透视图及剖面图；

[0011] 图13绘示示例性的制造过程。

具体实施方式

[0012] 本揭露描述用于在横向(或水平)纳米线场效晶体管中形成部分凹陷的源极/漏极结构的技术。形成纳米线堆叠(一维)半导体条带以作为半导体主体区域。牺牲条带也形成并以一对一的交替顺序与半导体条带堆叠。在纳米线半导体条带的堆叠上形成牺牲栅极结构(虚设栅极)。一个或多个顶部纳米线半导体条带凹陷(例如垂直地成直线，即重叠栅极的外间隔物)。牺牲条带凹陷以与虚设栅极实质上垂直地成直线且较凹陷的纳米线半导体条带短。凹陷的牺牲条带的边缘表面包含凹陷轮廓(即包含凹痕)。形成内间隔物结构邻近于凹陷的牺牲条带的边缘表面，且遵循凹陷的牺牲条带的凹陷边缘表面的轮廓。也就为说，每个内间隔物结构也朝向凹陷的牺牲条带的凹陷边缘表面凹进。形成源极/漏极结构邻近于内间隔物结构及从内间隔物结构暴露的纳米线半导体条带。至少由于内间隔物结构的凹陷轮廓，因此空隙形成于源极/漏极结构及内间隔物结构之间。源极/漏极结构环绕或围绕从内间隔物结构暴露的纳米线半导体条带的部分。接着移除虚设栅极及牺牲条带，以留下开放空间。在开放空间中形成替换导电栅极。

[0013] 在所得到的装置中，一个或多个顶部半导体纳米线条带凹陷以较其余部分的半导体纳米线条带短。内间隔物结构均匀地形成于凹陷的半导体纳米线条带及其余的半导体纳米线条带附近，这改善了装置的静电性能。内间隔物与源极/漏极结构之间的空隙进一步改善了装置的静电性能。此外，当与凹陷的半导体纳米线条带相邻的源极/漏极结构较其他部分的源极/漏极结构掺杂更多时，电荷载子迁移率及导通电流将进一步增强。

[0014] 以下揭露内容提供了用于实现所描述主题的不同特征的许多不同实施例或示例。以下描述元件和配置的具体示例以简化本说明书。当然，这些仅仅为示例，而不为限制性的。例如，在以下描述中，在第二特征之上或上方形成第一特征可以包含其中第一特征和第二特征以直接接触形成的实施例，并且还可以包含其中可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征不直接接触的实施例。另外，本揭露可以在各种示例中重复参阅数字和/或文字。此重复为为了简单和清楚的目的，并且本身并不表示所讨论的各种实施例和/或配置之间的关系。

[0015] 此外，这里可以使用空间相对术语，例如“在…下方”、“下方”、“低于”、“在…上方”、“高于”，以便于描述一个元件或特征与如图所示的另一个元件或特征的关系。除了图中所示的取向之外，空间相对术语旨在涵盖使用或操作中的装置的不同取向。装置可以以其他方式定向(旋转90度或在其他方向上)，并且同样可以相应地解释在此使用的空间相对描述符号。

[0016] 在以下描述中，阐述了某些具体细节以便提供对本揭露的各种实施例的透彻理解。然而，本领域技术人员将理解，可以在没有这些具体细节的情况下实践本揭露。在其他情况下，没有详细描述与电子元件和制造技术相关联的公知结构，以避免不必要地模糊本揭露实施例的描述。

[0017] 除非上下文另有要求，否则在整个说明书和随后的权利要求书中，词语“包含”及其变体，例如“包含”和“由…组成”，应以开放的、包含性的含义来解释，即，作为“包含但不限于”。

[0018] 诸如第一、第二和第三的序数的使用不一定意味着排序的顺序，而为可以仅作为区分步骤或结构的多个实施例。

[0019] 贯穿本说明书对“一个实施例”或“一实施例”的引用意味着结合此实施例描述的特定特征、结构或特性包含在至少一个实施例中。因此，贯穿本说明书在各个地方出现的短语“在一个实施例中”或“在一实施例中”不一定都指的为同一个实施例。此外，特定特征、结构或特性可以在一个或多个实施例中以任何合适的方式组合。

[0020] 如在本说明书和所附权利要求书中所使用的，单数形式“一”、“一个”和“该”包含复数指示物，除非上下文中另有明确说明。还应注意，术语“或”通常以包含“和/或”的含义使用，除非上下文中另有明确说明。

[0021] 环绕式栅极(Gate all around,GAA)晶体管结构可通过任何合适的方法图案化。例如，可使用一个或多个光微影制程(包含双图案化或多图案化制程)来图案化此结构。一般来说，双图案化或多图案化制程组合光微影及自对准制程，以允许创造具有例如比使用单个、直接光微影制程可获得的间距更小的间距的图案。举例来说，在一个实施例中，在基板上形成牺牲层并使用光微影制程图案化。使用自对准制程在图案化的牺牲层旁边形成间隔物。接着去除牺牲层，随后便可使用剩余的间隔物来图案化环绕式栅极结构。

[0022] 图13为根据本揭露的各种实施例示例性制造过程1300。

[0023] 参阅图13，在示例性操作1310中，接收晶片100。图1A至图1D绘示晶片100。图1A为透视图，图1B为图1A的沿切割线B‑B的剖面图，图1C为图1A的沿切割线C‑C的剖面图，图1D为图1A的沿切割线D‑D的剖面图。此处描述的附图包含如图13所示的示例性制造过程1300中的晶片100的各个阶段。在每个阶段，绘示出晶片100的四个视图中的一个或多个，即透视图以字母“A”表示，沿切割线B‑B截取的剖面图以字母“B”表示且也视为“B”平面(X‑Z平面)，沿切割线C‑C截取的剖面图以字母“C”表示且也视为“C”平面，以及沿切割线D‑D截取的剖面图以字母“D”表示且也视为“D”平面。在图1A之后的一些透视图中，为简单起见省略了切割线B‑B、C‑C及D‑D。

[0024] 如图1A至图1D所示，晶片100包含基板110(例如，硅、硅锗及/或其他合适的半导体材料)。例如，基板110可包含化合物半导体，如碳化硅、砷化镓、砷化铟及/或磷化铟。此外，基板110还可包含绝缘体上硅(Silicon‑on‑insulator,SOI)结构。

[0025] 在基板110上方形成以交替方式堆叠的不同材料的磊晶层112、114的垂直堆叠，即每个磊晶层112、114直接且垂直地相邻于另一个不同的磊晶层112、114。作为说明性示例，图1A至图1D绘示总共五个磊晶层112及五个磊晶层114堆叠于基板110上，但并不以此为限。其他数量的磊晶层112、114也为可能的且包含在本揭露中。在一个实施例中，晶片100包含与磊晶层114相同数量的磊晶层112，但并不以此为限。

[0026] 磊晶层112由第一半导体材料形成，磊晶层114由与第一半导体材料不同的第二半导体材料形成。在一个实施例中，第一半导体材料及第二半导体材料对于一些蚀刻剂具有不同的蚀刻速率，因此可进行选择性蚀刻以去除磊晶层112、114的其中一个，而保留另一个。在一个实施例中，磊晶层112为以SixGe1‑x表示的硅锗，其中x大于0且小于1，且在一些实施例中为0.4至0.9。在一个实施例中，磊晶层114为硅。

[0027] 磊晶层112、114可通过各种方法以各种掺杂剂/杂质(例如砷、磷、硼、镓、铟、锑、氧、氮或其各种组合)掺杂。

[0028] 在一个实施例中，磊晶层112、114各自分别为一维(1‑D)纳米线硅锗或一维纳米线硅的片状物，且在本文中视为纳米片。每个磊晶层112、114可包含在约5nm至约40nm之间的厚度。在另一个实施例中，磊晶层112、114也可分别为二维硅锗或硅的纳米片。磊晶层112、114也可为其他半导体材料。

[0029] 磊晶层112、114可使用任何合适的磊晶制程及/或纳米片形成技术来形成，且其皆包含在本揭露中。例如，可使用气体－液体－固体(Vapor‑liquid‑solid,VLS)技术于硅基板110上生长磊晶层(纳米片)112、114。在本文的描述中，分别以一维纳米线硅或硅锗的磊晶层(纳米片)114、112作为本揭露的说明性实施例。

[0030] 返回参阅图13，并同时参阅图2A至图2D，在示例性操作1320中，通过图案化晶片100来形成两个鳍片结构202(202A、202B)。可使用任何合适的图案化制程，且其皆包含于本揭露中。每个鳍片结构202(202A、202B)皆包含两个部分，上部204(分别为204A、204B)及较低部206(分别为206A、206B)。较低部206A、206B由图案化基板110(例如硅)形成，且也为基板110的一部分，因此也被视为“基板”。上部204(204A、204B)由图案化堆叠的磊晶层112、
114形成。在磊晶层112、114为纳米片的示例性情况下，上部204(204A、204B)包含一维纳米线(硅锗)条带212及以交替方式垂直堆叠的一维纳米线(硅)条带214(参见图2C及图2D)。一维纳米线条带212、214的堆叠被视为纳米线堆叠210(210A、210B)。

[0031] 在以下制造步骤中，纳米线条带212或纳米线条带214可从其中一个纳米线堆叠210A、210B中移除并被视为“牺牲条带”。保留在纳米线堆叠210上的纳米线条带212、214被视为“半导体纳米线条带”。作为说明性示例，纳米线硅锗条带212在纳米线堆叠210A中被移除以作为牺牲条带，而纳米线硅条带214在纳米线堆叠210B中被移除以作为牺牲条带。因此，纳米线硅条带214为用于纳米线堆叠210A的半导体纳米线条带，而纳米线硅锗条带212为用于纳米线堆叠210B的半导体纳米线条带。

[0032] 绝缘层220形成于基板110上方且与鳍片结构202相邻。在一个实施例中，绝缘层220为氧化硅或其他合适的介电质材料。可选地，在绝缘层220及包含鳍片结构202的较低部
206的基板110之间形成蚀刻停止层230。蚀刻停止层230为与绝缘层220不同的介电质材料。
在一个实施例中，蚀刻停止层230为氮化硅或其他合适的介电材料。在一个实施例中，绝缘层220及蚀刻停止层230仅与较低部206相邻，且上部204从绝缘层220及蚀刻停止层230中暴露。也就是说，绝缘层220及蚀刻停止层230的各自的上表面222、232分别低于上部204。

[0033] 返回参阅图13，并同时参阅图3A至图3D，在示例性操作1330中，在绝缘层220及鳍片结构202上形成牺牲栅极结构310(也视为“虚设栅极”)。在一个实施例中，牺牲栅极结构310可包含牺牲多晶硅层312、牺牲盖层314及牺牲衬垫层316。牺牲盖层314及牺牲衬垫层
316可为氧化硅或其他合适的介电材料。牺牲栅极结构310的总高度可高于或实质上等于但不低于欲在牺牲栅极结构310占据的空间中形成的替换栅极。

[0034] 形成邻近牺牲栅极结构310的间隔物320。间隔物320可为氮化硅或其他合适的介电材料。一维纳米线条带212、214各自在Y轴方向上横向地延伸超过间隔物320。间隔物320也可视为“外间隔物”，以与本文所述的“内间隔物”有所区别。

[0035] 在以下的图4B至图11B中，为了简单起见，从B平面剖面图中省略了包含牺牲多晶硅层312、牺牲盖层314及牺牲衬垫层316的牺牲栅极结构310的视图。

[0036] 在示例性操作1340中(同时参阅图4A至图4D)，一些(不为全部)半导体纳米线条带212、214凹陷以形成凹陷的纳米线条带212RC、214RC。在一个实施例中，堆叠于纳米线堆叠
210的顶部的半导体纳米线条带212、214凹陷。图4A至图4D绘示最顶部的纳米线条带212及最顶部的纳米线条带214凹陷，以作为说明性示例，但并不以此为限。根据本揭露的实施例，可凹陷不止一个纳米线条带212(包含最顶部的纳米线条带212)及不止一个纳米线条带214(包含最顶部的纳米线条带214)。在一个实施例中，可通过非等向性干式蚀刻(例如反应离子蚀刻或使用电浆的干式蚀刻)或其他合适的蚀刻来实现凹陷。在另一个实施例中，在纳米线条带212、214的晶体取向适合于相关的湿式蚀刻剂(例如四甲基氢氧化铵(tetra methyl ammonium hydroxide,THAH))的情况下，可通过非等向性湿式蚀刻来实现凹陷。

[0037] 图4A至图4D绘示在纳米线堆叠210A及纳米线堆叠210B上，硅锗的最顶部纳米线条带212及硅的最顶部纳米线条带214皆凹陷，也就是说，半导体纳米线条带及牺牲条带皆凹陷，但并不以此为限。根据所揭露的实施例，通过选择性蚀刻，可仅使顶部半导体纳米线条带(即纳米线堆叠210A的纳米线条带214及纳米线堆叠210B的纳米线条带212)凹陷，且牺牲条带(纳米线堆叠210A的纳米线条带212及纳米线堆叠210B的纳米线条带214)在此操作中不凹陷。举例来说，对于纳米线堆叠210A，仅凹陷一维纳米线硅的顶部(包含最顶部)半导体纳米线条带214，且对于纳米线堆叠210B，仅凹陷硅锗的顶部(包含最顶部)半导体纳米线条带212。在一个实施例中，顶部牺牲条带(例如纳米线堆叠210A的顶部纳米线条带212及纳米线堆叠210B的顶部纳米线条带214)在示例性操作1340中不凹陷，且在此处描述的示例性操作1350中与所有其他牺牲的纳米线条带212、214一起凹陷。例如，可在示例性操作1350之后进行示例性操作1340，并在所有牺牲纳米线条带于示例性操作1350中一起凹陷之后，顶部半导体纳米线条带可接着在示例性操作1340中凹陷。

[0038] 此外，在顶部纳米线硅条带214及顶部纳米线硅锗条带212皆凹陷的情况下，其可通过相同的凹陷制程(例如非选择性非等向性干式蚀刻)或通过两个单独的凹陷制程(例如使用不同的干式蚀刻制程)来凹陷。

[0039] 在一个实施例中，顶部纳米线条带212、214凹陷，使得其相应的边缘416、418皆与间隔物320的外侧壁410实质上重叠。在其他实施例中，凹陷的纳米线条带212RC及纳米线条带214RC可延伸超出间隔物320的外侧壁410。凹陷的纳米线条带212RC及纳米线条带214RC也可再凹陷，使得相应的边缘416、418皆在间隔物320下方延伸底切(如图4C及图4D中的虚线416'、418'所示)。在一个实施例中，边缘416、418不向内延伸超过间隔物320的内侧壁420。如本文所讨论的，在纳米线堆叠210A中，纳米线硅锗条带212将作为牺牲条带，而在纳米线堆叠210B中，纳米线硅条带214将作为牺牲条带。牺牲条带可凹陷以向内延伸超过间隔物320的内侧壁420。在一个实施例中，边缘416、418实质上为垂直的，以促使与另一个半导体层(例如源极/漏极结构)的异质接面(heterojunction)接触界面。然而，边缘416、418可包含其他形状(例如凹形或凸形)，这些形状均包含在本揭露中。

[0040] 图4B及图4B’绘示来自不同切割线B‑B与B'‑B'的B平面。在图4B中绘示出凹陷的纳米线条带212RC及纳米线条带214RC(凹陷的纳米线条带212RC及纳米线条带214RC不会从间隔物320突出至纳米线条带212、214的其余部分)，而在图4B’中并未绘示出。

[0041] 在示例性操作1350中，如图5A至图5D所示，纳米线条带212、214中牺牲的纳米线条带212、214凹陷以形成凹陷的牺牲纳米线条带。在一个实施例中，同一纳米线堆叠210(210A、210B)中的所有牺牲的纳米线条带212、214均匀地凹陷。对于纳米线堆叠210A，纳米线硅锗条带212作为牺牲条带并凹陷以形成凹陷的牺牲条带212SR。对于纳米线堆叠210B，纳米线硅条带214作为牺牲条带并凹陷以形成凹陷的牺牲条带214SR。应注意的是，若作为牺牲条带，则先前凹陷的纳米线条带212RC、214RC可进一步凹陷以与分别在相同纳米线堆叠210A、210B中其余牺牲的纳米线条带212、214一致。举例来说，如图5C及图5D所示，牺牲条带212SR、214SR分别较凹陷的半导体纳米线条带214RC、212RC更向内凹陷。如此一来，凹陷的半导体纳米线条带214RC、212RC的边缘部分517、519较相应的边缘表面418、416具有更多可与另一个半导体结构接合/接触的表面区域。在示例性操作1340中，在顶部牺牲的纳米线条带212、214与顶部半导体纳米线条带214RC、212RC一起凹陷的情况下，在示例性操作1350中，凹陷的顶部半导体纳米线条带212RC、214RC进一步凹陷以成为牺牲条带212SR、214SR。

[0042] 在一个实施例中，如图5C及图5D最佳所示，凹陷的牺牲条带214SR、212SR各自在沿Y轴的方向上较相应的纳米线堆叠210B、210A中相应的凹陷的半导体纳米线条带212RC、214RC更短。换句话说，如图5C及图5D中最佳所示，凹陷的牺牲条带214SR、212SR沿Y轴的长度各自小于相应的纳米线堆叠210B、210A中相应的凹陷的半导体纳米线条带212RC、214RC沿Y轴的长度。如图5C及图5D所示，凹陷的牺牲条带214SR、212SR在相应的凹陷的半导体纳米线条带212RC、214RC下方延伸底切。

[0043] 可通过蚀刻来实现牺牲的纳米线条带212、214的凹陷。选择蚀刻剂以在硅及硅锗之间具有足够的选择性，使得牺牲的纳米线条带212(或牺牲的纳米线条带214)退后而保留半导体纳米线条带214/214RC(或半导体纳米线条带212/212RC)。

[0044] 在一个实施例中，控制蚀刻条件，使得凹陷的牺牲条带212SR、214SR的所得边缘表面516、518各自凹入(即包含凹口526、528)。举例来说，在牺牲的纳米线条带212或牺牲的纳米线条带214的凹陷中使用合适的湿式蚀刻，以分别在所得边缘表面516、518上形成凹口526、528。在其他实施例中，可以使用反应离子蚀刻(Reactive ion etching,RIE)形成凹口
526、528。

[0045] 在一个实施例中，基板110，或更具体地来说，鳍片结构202的较低部206，也可部分地凹陷以形成凹陷的部分530，使得除了凹陷的部分530之外，最底部的半导体纳米线条带212、214通过间隙532与基板110分离。在一个实施例中，基板110凹陷的部分530的边缘表面
530E包含与凹陷的牺牲条带214SR的边缘表面518不同的形状，因为基板110的凹陷受到与牺牲的纳米线条带214的凹陷不同的半导体纳米线条带212的限制。在最底部的半导体纳米线条带212、214已经通过凹陷的牺牲的纳米线条带214、212而与基板110分离的情况下(如图5C的示例所示)，基板110并未凹陷。

[0046] 在示例性操作1360中，如图6A至图6D所示，内间隔物610A、610B分别邻近凹陷的牺牲条带212SR、214SR的边缘表面516、518而形成。在一个实施例中，内间隔物610A、610B沿着凹陷的牺牲条带212SR、214SR的相应的边缘表面516、518的轮廓，且每个还分别包含凹口620A、620B。内间隔物610A、610B为氮化硅或其他合适的介电材料。

[0047] 在一个实施例中，分别与相应的凹陷的半导体纳米线条带214RC、212RC相邻的第一内间隔物部分610A(1)、610B(1)具有与分别与半导体纳米线条带214、212相邻的第二内间隔物部分610A(2)、610B(2)实质上一致或相同的轮廓。

[0048] 如图6D所示，在最底部的半导体条带(此处指的是最底部的纳米线硅锗条带212)具有与基板110(这里例如为硅)不同的半导体材料的实施例中，在邻近基板110的凹陷的部分530形成内间隔物部分612B。在一个实施例中，内间隔物部分612B包含与内间隔物部分610B的形状/轮廓不同的形状/轮廓，因为凹陷的部分530的边缘表面530E(图5D)不同于凹陷的牺牲条带214SR的边缘表面518。在一个实施例中，内间隔物部分612B及内间隔物610B为相同的介电材料，且内间隔物部分612B及内间隔物610A、610B为在相同的沉积制程中形成。

[0049] 在一个实施例中，取决于使牺牲条带212SR、214SR凹陷的蚀刻制程，内间隔物610A、610B也可围绕相关的半导体纳米线条带214、214RC、212、212RC。举例来说，牺牲条带
212SR、214SR的凹陷也会去除半导体纳米线条带214/214RC、212/212RC的一些部分，因而在外间隔物320及半导体纳米线条带214/214RC、212/212RC之间形成间隙。在这种情况下，内间隔物610A、610B形成为围绕相应的半导体纳米线条带214/214RC、212/212RC。

[0050] 图7(A、B、C、D)至图10(A、B、C、D)绘示形成内间隔物610A、610B的示例性过程。如图7C及图7D所示，形成介电层710(例如氮化硅)作为与纳米线堆叠210A、210B的凹陷的牺牲条带212SR、214SR的边缘表面516、518相邻的磊晶层。可以使用化学气相沉积(Chemical vapor deposition,CVD)、电浆增强化学气相沉积(Plasma‑enhanced chemical vapor deposition,PECVD)、原子层沉积(Atomic layer deposition,ALD)、分子层沉积(Molecule layer deposition,MLD)或其他合适的制程来形成介电层710。除了与凹陷的牺牲条带
212SR、214SR的边缘表面516、518相邻之外，还可根据制造流程在半导体纳米线条带212、
212RC、214、214RC上形成介电层710。

[0051] 在一个实施例中，通过适当地控制生长过程(例如原子层沉积或分子层沉积)，介电层710的部分712(其与凹陷的牺牲条带212SR、214SR的边缘表面516、518相邻)遵循边缘表面516、518的轮廓，且包含朝向相应的凹陷的牺牲条带212SR、214SR的凹陷。

[0052] 在一个实施例中，介电层710也与基板的凹陷的部分530相邻地形成，并被视为介电层710的部分714。

[0053] 如图8C及图8D所示，仅在介电层710的部分712附近形成蚀刻停止层810。蚀刻停止层810包含在介电层710上具有蚀刻选择性的介电材料。在一个实施例中，蚀刻停止层810通过原子层沉积或化学气相沉积而形成。可控制原子层沉积或化学气相沉积过程的蚀刻元件，使得蚀刻停止层810的材料在纵横比变化的边缘处停止形成。因此，蚀刻停止层810形成在由半导体纳米线条带214/214RC、212/212RC、外间隔物320及/或基板110设定的限制的空间内。更具体地来说，由于牺牲条带212SR、214SR的边缘表面516、518分别比凹陷的半导体纳米线条带214RC、212RC更向内凹陷，所以蚀刻停止层810邻近与凹陷的半导体纳米线条带214RC、212RC相邻的牺牲条带212SR、214SR而形成，并且蚀刻停止层810不向外延伸超过相应的凹陷的半导体纳米线条带214RC、212RC，其中凹陷的半导体纳米线条带214RC、212RC标记纵横比变化。

[0054] 图8E绘示示例性蚀刻停止层810。如图8E所示，蚀刻停止层810包含类似插头的形状并包含头部812及基部814。头部812(在一个实施例中绘示为凸起部分)与介电层710的部分712对接，其中介电层710的部分712与凹陷的牺牲条带212SR、214SR相邻。具体来说，在一个实施例中，头部812与部分712的凹槽吻合。基部814从介电层710的部分712向外延伸并且用于进一步确保部分712未被蚀刻掉，且牺牲条带212SR、214SR在如本文所述的部分蚀刻掉介电层710之后不被暴露。

[0055] 在一个实施例中，蚀刻停止层810的基部表面816不向外延伸超出凹陷的最顶部半导体纳米线条带214RC、212RC的边缘表面418、416。基部表面816与边缘表面418、416实质上垂直或者朝向牺牲条带212SR、214SR向内定位。如此一来，当部分地蚀刻掉介电层710，并且去除蚀刻停止层810时，凹陷的最顶部半导体纳米线条带214RC、212RC的边缘部分517、519或至少边缘表面418、416暴露出来。

[0056] 在一个实施例中，蚀刻停止层810的头部812邻近基板110的凹陷的部分530形成并覆盖介电层710的部分714。头部812包含与形成在相邻凹陷的牺牲条带212SR的蚀刻停止层810不同的形状，这是由于凹陷的部分530的边缘表面530E与凹陷的牺牲条带212SR的边缘表面518不同。换句话说，介电层710的部分712的形状与介电层710的部分714的形状不同。

[0057] 如图9C及图9D所示，使用选择性蚀刻移除除了被蚀刻停止层810覆盖的介电层710的部分，其中被蚀刻停止层810覆盖的部分，也就是指与凹陷的牺牲条带212SR、214SR的边缘表面516、518相邻的部分712及与基板110的凹陷的部分530相邻且被蚀刻停止层810的头部812覆盖的部分714。在一个实施例中，与基板的凹陷的部分530相邻而形成的介电层710的部分714未被移除并且成为图6D的介电层612B。举例来说，介电层613用作蚀刻停止层以防止介电层710的部分714被蚀刻掉。

[0058] 参阅图10C、图10D，通过选择性蚀刻去除蚀刻停止层810(图9C及图9D)。所得到的内间隔物610(610A、610B)各自沿着凹陷的牺牲条带212SR、214SR的边缘表面516、518的轮廓，且各自包含朝向相应的凹陷的牺牲条带212SR、214SR的凹口620A、620B。应当理解，边缘表面516、518的轮廓可彼此不同，这是由于硅锗或硅各自的一维纳米线条带212、214的不同的晶体结构及厚度，内间隔物610A、610B可包含彼此不同的形状及/或轮廓。

[0059] 因为蚀刻停止层810不向外延伸超出凹陷的最顶部半导体纳米线条带214RC、212RC的边缘表面418、416，所以内间隔物610(610A、610B)各自相对于对应的最顶部半导体纳米线条带214RC、212RC向内凹陷。换句话说，最顶部的半导体纳米线条带214RC、212RC各自向外延伸超过相邻的内间隔物610A、610B。此结构特征确保纳米线堆叠210A、210B中的所有内间隔物610A、610B包含实质上相同的形状或轮廓。更具体地来说，与最顶部凹陷的半导体纳米线条带214RC、212RC相邻的内间隔物610A、610B包含实质上相同的形状或轮廓，因为在相同的纳米线堆叠210A、210B中，内间隔物610A、610B与未凹陷的半导体纳米线条带214、
212相邻。

[0060] 返回参阅图13，同时参阅图11A至图11D，在示例性操作1370中，半导体层1110(1110A、1110B)邻近内间隔物610A、610B及半导体纳米线条带214、214RC、212、212RC而形成。在一个实施例中，半导体层1110A、1110B各自围绕从间隔物320及内间隔物610(610A、610B)暴露的半导体纳米线条带214、214RC、212、212RC。具体来说，半导体层1110A、1110B各自分别与凹陷的半导体纳米线条带214RC、212RC相邻，并分别环绕半导体纳米线条带214、
212。

[0061] 如图11C及图11D所示，在半导体层1110(1110A、1110B)及相应的内间隔物610(610A、610B)之间形成空腔或空隙1112(1112A、1112B)。基于内间隔物610A、610B中的至少一个凹口620A、620B或半导体层1110(1110A、1110B)的晶体结构的选择性生长来形成空隙1112。更具体地来说，在半导体层1110的磊晶生长的刻面形成空隙1112。

[0062] 图11E绘示空隙1112B的放大视图。如图11E所示，随着半导体层1110B的晶体结构的选择性生长，半导体层1110B包含与相应的内间隔物610B相邻的凹陷部分。更具体地来说，半导体层1110B的边缘表面1110E包含凹入轮廓。凹入表面1110E及内间隔物610B的凹口620B一起形成空隙1112B。

[0063] 类似的描述同样适用于图11C的纳米线堆叠210A的空隙1112A。在一个实施例中，控制半导体层1112A的凹陷部分/边缘表面，使其在与每个内间隔物610A相邻的半导体层1110A的部分之间为一致的。此外，如图11C所示，内间隔物610A一致地形成在所有牺牲条带
212SR附近。如此一来，空隙1112A在所有半导体层1110A中包含实质上相同的轮廓。更具体地来说，与凹陷的最顶部半导体纳米线条带214RC相邻的空隙1112A包含与未凹陷的半导体纳米线条带214相邻的空隙1112A实质上相同的形状或轮廓。

[0064] 半导体层1110(1110A、1110B)包含锗(Ge)、硅(Si)、砷化镓(GaAs)、砷化铝镓(AlGaAs)、硅锗(SiGe)、磷化镓砷(GaAsP)、磷化硅(SiP)、碳化硅(SiC)、硅－碳－磷(SiCP)、硅－锗－硼(SiGeB)或其他合适的半导体中的一种或多种，这些材料可通过提供杂质源在磊晶制程期间原位掺杂，或者可通过后注入制程掺杂。可能的掺杂剂包含用于硅锗(SiGe)的硼，用于硅(Si)的碳，用于硅(Si)或磷化碳硅(SiCP)的磷。例如，硅锗(SiGe)磊晶制程包含500℃至700℃的生长温度范围及5托至150托的压力范围。硅(Si)磊晶生长条件包含550℃至750℃的生长温度范围及5托至200托的压力范围。

[0065] 在一个实施例中，分别与凹陷的半导体纳米线条带214RC、212RC相邻形成的第一空隙1112A(1)、1112B(1)具有与分别与半导体纳米线条带214、212相邻形成的第二空隙1112A(2)、1112B(2)实质上相同的轮廓。

[0066] 在一个实施例中，如图11D所示，在最顶部凹陷的纳米线条带(此处为212RC)与牺牲栅极结构310之间形成凹陷的牺牲条带(此处为212SR)的情况下，半导体层1110(此处为1110B)不延伸至间隔物320且在半导体层1110B与外间隔物320及内间隔物610B之间形成空隙1114。

[0067] 在一个实施例中，如图11C所示，在最顶部凹陷的纳米线条带(此处为214RC)与牺牲栅极结构310相邻的情况下，半导体层1110(此处为1110A)邻近最顶部的凹陷的纳米线条带214RC形成并向上延伸超出最顶部的凹陷的纳米线条带214RC直到到达外间隔物320。在半导体层1110A及外间隔物320之间没有间隙/空隙。

[0068] 在一个实施例中，半导体层1110A、1110B可通过磊晶制程形成。半导体层1110A为磷化硅(SiP)或其他合适的半导体材料。半导体层1110B为硅锗(SiGe)或其他合适的半导体材料。半导体层1110(1110A、1110B)可以各种方式掺杂有各种掺杂剂/杂质，如砷、磷、硼、镓、铟、锑、氧、氮或其各种组合。在一个实施例中，半导体层1110A、1110B掺杂有不同导电类型的掺杂剂，即P型或N型。在另一实施例中，半导体层1110A、1110B可以掺杂有相同类型的掺杂剂但具有不同的掺杂浓度。

[0069] 如图11B’及图11D所示，通过介电层612B，半导体层1110B不接触基板110或更具体地不接触鳍片结构202B的较低部206B，鳍片结构202B的较低部206B由硅基板110制成且具有与纳米线堆叠210B的半导体纳米线条带212不同的半导体材料。图11B’及图11D绘示半导体层1110B形成为不与鳍片结构202B的较低部206B相邻的示例性实施例。在其他实施例中，半导体层1110B可形成为与鳍片结构202B的较低部206B相邻，且介电层612B用于防止非预期的电荷载子通过硅的较低部206B移动，这与纳米线堆叠210B中硅锗的半导体纳米线条带212不同。

[0070] 如图11B’及图11C所示，在基板110(或更具体地较低部206A)与纳米线堆叠210A的半导体纳米线条带214/214RC包含相同的半导体材料(在此处为硅)的情况下，半导体层1110A接触较低部206A。

[0071] 在示例性操作1380中，亦参阅图12A至图12D，去除牺牲栅极结构310及凹陷的牺牲条带212SR、214SR以及基板的凹陷的部分530的一部分，并在去除牺牲栅极结构310、凹陷的牺牲条带212SR、214SR及基板的凹陷的部分530的一部分之后，于空出的空间中形成替换栅极结构1210。替换栅极结构1210可包含栅极电极1212、栅极介电层1214、可选的界面介电层1216及栅极盖(为简单起见未绘示出)。

[0072] 栅极电极1212包含导电材料，例如金属或金属化合物。用于栅极电极1212的合适金属材料包含钌、钯、铂、钴、镍及/或导电金属氧化物及其他合适的P型金属材料，且可包含铪(Hf)、锆(Zr)、钛(Ti)、钽(Ta)、铝(Al)、铝化物及/或导电金属碳化物(例如，碳化铪、碳化锆、碳化钛及碳化铝)，以及用于N型金属材料的其他合适材料。在一些实施例中，栅极电极1212包含功函数层，使此功函数层具有适当的功函数以增强场效应晶体管装置的性能。例如，合适的N型功函数金属包含钽(Ta)、铝化钛(TiAl)、氮铝化钛(TiAlN)、氮碳化钽(TaCN)、其他N型功函数金属或它们的组合，合适的P型功函数金属材料包含氮化钛(TiN)、氮化钽(TaN)、其他P型功函数金属或其组合。在一些示例中，在功函数层上方形成例如铝层的导电层，使得栅极电极1212包含设置在栅极介电层1214上方的功函数层及设置在功函数层上方及栅极盖下方的导电层。在示例中，取决于设计要求，栅极电极1212具有范围从约5nm至约
40nm的厚度。

[0073] 可选的界面介电层1116(例如热氧化物或化学氧化物)可具有范围从约5埃 至约10埃的厚度。

[0074] 在示例性实施例中，栅极介电层1214包含选自二氧化铪(HfO2)、氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)、它们的组合及/或其他合适的材料中的一种或多种的高介电常数(高K)介电材料。在一些应用中，高介电常数介电材料可包含大于6的介电常数(K)值。根据设计要求，可使用介电常数(K)值为9或更高的介电材料。高介电常数介电层1214可通过原子层沉积或其他合适的技术形成。根据本文描述的实施例，高介电常数介电层1214包含范围从大约10埃至大约30埃或其他合适厚度的厚度。

[0075] 通过去除凹陷的牺牲条带212SR、214SR及基板的凹陷的部分530而在空出的空间内形成的替换栅极结构1210，其分别环绕纳米线堆叠210A，210B的半导体纳米线条带214、214RC、212、212RC。图12A至图12D示出，作为说明性示例，仅栅极介电层1214及界面介电层
1116围绕纳米线堆叠210A、210B的各自的每个半导体纳米线条带214、214RC、212、212RC的所有上表面、下表面及侧表面，此说明性示例并不以此为限。栅极电极1212还可形成为环绕每个半导体纳米线条带214、214RC、212、212RC的所有上表面、下表面及侧表面。

[0076] 如图12C及图12D所示，替换栅极结构1210通过内间隔物610(610A、610B)及空隙1112(1112A、1112B)与半导体层1110(1110A、1110B)分离。半导体层1110(1110A、1110B)分别环绕半导体纳米线条带214、212，且分别与凹陷的半导体纳米线条带214RC、212RC相邻。

[0077] 根据本揭露的实施例，将半导体层1110(1110A、1110B)配置为场效应晶体管装置的源极/漏极区域。将与栅极结构1210相邻的半导体纳米线条带212、212RC、214、214RC的至少一部分配置为场效应晶体管装置的通道区域。

[0078] 由纳米线堆叠210A产生的装置1220A包含基板110，基板110包含较低部206A及位于基板110上方的半导体纳米线条带214、214RC的堆叠。半导体纳米线条带214、214RC的堆叠包含一个或者更多个凹陷的纳米线条带214RC及一个或者更多个纳米线条带214，每个皆具有一维纳米线硅。凹陷的纳米线条带214RC的长度L1小于未凹陷的纳米线条带214的长度L2。图12C绘示长度L2大于长度L1。然而，图12C未绘示未凹陷的纳米线硅条带214的全长。纳米线条带214的位置低于凹陷的纳米线条带214RC。源极/漏极结构1110A与凹陷的纳米线条带214RC相邻并且围绕内间隔物610A外部的每个半导体纳米线条带214的(第一)部分围绕。栅极结构1210环绕每个凹陷的纳米线条带214RC(的第二部分)及位于内间隔物610A里面或内部的较低部纳米线条带214。内间隔物610A横向地位于源极/漏极结构1110A及栅极结构
1210之间。内间隔物610A包含与凹陷的纳米线条带214RC相邻的第一内间隔物部分610A(1)及与较低部纳米线条带214相邻的第二内间隔物部分610A(2)。根据所揭露的实施例，第一内间隔物部分610A(1)及第二内间隔物部分610A(2)具有实质上相同的轮廓。

[0079] 根据所揭露的实施例，在源极/漏极结构1110A与内间隔物610A之间形成空隙1112A。在源极/漏极结构1110A与第一内间隔物部分610A(1)之间的第一空隙1112A(1)及在源极/漏极结构1110A与第二内间隔物部分610A(2)之间的第二空隙1112A(2)具有实质上相同的形状或轮廓。

[0080] 在一个实施例中，将装置1220A配置为具有纳米线硅条带214、214RC及具有磷化硅(SiP)、碳化硅(SiC)或磷化硅碳(SiCP)的源极/漏极结构1110A的n型金属氧化物半导体场效应晶体管(nMOS)。

[0081] 由纳米线堆叠210B产生的装置1220B包含基板110，基板110包含较低部206B及基板110上方的半导体纳米线条带212、212RC的堆叠。半导体纳米线条带212、212RC的堆叠包含一个或多个在顶部上的凹陷的纳米线条带212RC及一个或多个较低部纳米线条带212，每个皆为一维纳米线硅锗。凹陷的纳米线条带212RC的长度L3小于未凹陷的纳米线条带212的长度L4。图12D示出长度L4大于长度L2。然而，图12D未示出未凹陷的纳米线硅锗条带212的全长。纳米线条带212的位置低于凹陷的纳米线条带212RC。源极/漏极结构1110B环绕半导体纳米线条带212中的每一个并且与内间隔物610B外部的凹陷的纳米线条带212RC的(第一部分)相邻。栅极结构1210环绕内间隔物610B里面或内部的每个凹陷的纳米线条带212RC及较低部纳米线条带212的(第二)部分。内间隔物610B横向地位于源极/漏极结构1110B及栅极结构1210之间。内间隔物610B包含与凹陷的纳米线条带212RC相邻的第一内间隔物部分610B(1)及与较低部纳米线条带212RC相邻的第二内间隔物部分610B(2)。在本文揭露的各种实施例中，第一内间隔物部分610B(1)及第二内间隔物部分610B(2)具有实质上相同的形状/轮廓。

[0082] 根据本揭露的各种实施例，在源极/漏极结构1110B与内间隔物610B之间形成空隙1112B。源极/漏极结构1110B与第一内间隔物部分610B(1)之间的第一空隙1112B(1)及源极/漏极结构1110B与第二内间隔物部分610B(2)之间的第二空隙1112B(2)具有实质上相同的形状或轮廓。

[0083] 在装置1220B的各种实施例中，源极/漏极结构1110B未完全围绕最下面的半导体纳米线条带212。相反地，最下面的半导体纳米线条带212的表面或部分的表面被介电层612B覆盖，其中介电层612B将最下面的半导体纳米线条带212与基板110分开。

[0084] 在一个实施例中，将装置1220B配置为具有纳米线硅锗条带212、212RC及具有硅锗(SiGe)或硅锗硼(SiGeB)的源极/漏极结构1110B的p型金属氧化物半导体场效应晶体管(pMOS)。

[0085] 在本文的揭露内容中，将装置1220A、1220B绘示为并排的状态并且作为互补装置一起制造，然而，并不以此为限。根据本揭露的制程及/或结构的实施例可用于制造单一类型的装置。

[0086] 根据本文揭露的实施例，在装置1220A、1220B并排定位在基板110上方的情况下，装置1220A的最顶部凹陷的半导体纳米线条带214RC与装置1220B的最顶部凹陷的半导体纳米线条带212RC在不同的高度，在此处装置1220A的最顶部凹陷的半导体纳米线条带214RC高于装置1220B的最顶部凹陷的半导体纳米线条带212RC。

[0087] 利用根据本文描述的各种实施例形成的内间隔物610及空隙1112，改善了装置1220A、1220B的静电特性，这将导致在次7nm应用中广泛接受及采用纳米线场效应晶体管装置。

[0088] 通过以下实施例的描述可进一步理解本揭露。

[0089] 在一个实施例中，装置包含基板110及基板上方的纳米线条带212、214的堆叠210。纳米线堆叠包含最顶部纳米线条带212RC、214RC及较低部纳米线条带212、214，其中较低部纳米线条带212、214相对于基板堆叠低于最顶部纳米线条带212RC、214RC。最顶部的纳米线条带212RC、214RC的长度小于较低部纳米线条带212、214的长度。源极/漏极结构1110与最顶部的纳米线条带212RC、214RC相邻并且围绕在较低部纳米线条带212、214的第一部分周围。栅极结构1210环绕最顶部的纳米线条带212RC、214RC并环绕较低部纳米线条带212、214的第二部分。内间隔物610横向地定位在源极/漏极结构1110及栅极结构1210之间。内间隔物610包含与最顶部纳米线条带相邻的第一内间隔物部分及与较低部纳米线条带相邻的第二内间隔物部分。第一内间隔物部分及第二内间隔物部分具有实质上相同的形状。

[0090] 在一些实施例中，每个第一内间隔物部分及第二内间隔物部分皆包含朝向栅极结构的凹陷轮廓。

[0091] 在一些实施例中，源极/漏极结构包含与每个第一内间隔物部分及第二内间隔物部分相邻的凹陷边缘部分。

[0092] 在一些实施例中，半导体装置还包含在源极/漏极结构与第一内间隔物部分之间的第一空隙区域以及在源极/漏极结构与第二内间隔物部分之间的第二空隙区域。

[0093] 在一些实施例中，第一空隙区域及第二空隙区域具有实质上相同的形状。

[0094] 在一些实施例中，基板包含在纳米线条带的堆叠下方的鳍片结构。

[0095] 在一些实施例中，源极/漏极结构接触最顶部纳米线条带的边缘表面。

[0096] 在一些实施例中，半导体装置还包含与栅极结构相邻且在纳米线条带的堆叠上方的外间隔物结构。外间隔物结构的外侧壁实质上与最顶部纳米线条带的边缘表面重叠。

[0097] 在一些实施例中，半导体装置还包含与栅极结构相邻且在纳米线条带的堆叠上方的外间隔物结构。最顶部纳米线条带在外间隔物下方延伸，最顶部纳米线条带的边缘表面与外间隔物的外侧壁与内侧壁之间的一点重叠。

[0098] 在一些实施例中，源极/漏极结构包含碳化硅、磷碳化硅、磷化硅、硅锗或硅－锗－硼中的一种。

[0099] 在一些实施例中，第一内间隔物部分与第二内间隔物部分包含相对于相邻的栅极结构实质上相同的形状。

[0100] 在另一实施例中，半导体装置包含基板110以及基板上方的第一晶体管1220A及第二晶体管1220B。每一个第一晶体管及第二晶体管皆包含在基板上方的纳米线条带212、214的堆叠210。纳米线堆叠包含最顶部纳米线条带212RC、214RC及较低部纳米线条带212、214，其中较低部纳米线条带212、214相对于基板堆叠低于最顶部纳米线条带212RC、214RC。最顶部的纳米线条带212RC、214RC的长度小于较低部纳米线条带212、214的长度。源极/漏极结构1110与最顶部的纳米线条带212RC、214RC相邻并且围绕在较低部纳米线条带212、214的第一部分周围。栅极结构1210环绕最顶部的纳米线条带212RC、214RC并环绕较低部纳米线条带212、214的第二部分。第一晶体管1220A的最顶部纳米线条带214RC与第二晶体管1220B的最顶部纳米线条带212RC处于不同的水平。

[0101] 在一些实施例中，第一晶体管的纳米线堆叠包含硅，且第二晶体管的纳米线结构的堆叠包含硅锗。

[0102] 在一些实施例中，第一晶体管的源极/漏极结构接触基板，且第二晶体管的源极/漏极结构通过介电层与基板分离。

[0103] 在一些实施例中，第一晶体管及第二晶体管中的至少一者包含在相应的源极/漏极结构与相应的最顶部纳米线条带之间的第一内间隔物及在相应的源极/漏极结构与相应的下部纳米线条带之间的第二内间隔物。

[0104] 在一些实施例中，第一内间隔物与第二内间隔物包含实质上相同的形状。

[0105] 在进一步的实施例中，一种半导体装置的制造方法包含接收晶片，此晶片包含基板上的磊晶层堆叠，此磊晶层堆叠包含多个半导体磊晶层及以交替方式堆叠的多个牺牲磊晶层。形成鳍片结构，其包含通过图案化磊晶层堆叠而在第一方向上的条带堆叠，此条带堆叠包含多个半导体条带及多个牺牲条带。在鳍片结构上形成栅极结构。通过去除半导体条带的最顶部半导体条带的部分形成凹陷的半导体条带，使得最顶部半导体条带的长度短于半导体条带的最底部半导体条带的长度。通过去除多个牺牲条带的部分来形成凹陷的牺牲条带，每个凹陷的牺牲条带包含凹陷的边缘表面。邻近凹陷的牺牲条带的凹陷的边缘表面形成内间隔物。邻近内间隔物及多个半导体条带形成源极/漏极结构。

[0106] 在一些实施例中，形成内间隔物包含：形成与凹陷的牺牲条带相邻的介电层；形成蚀刻停止层，选择性地覆盖与凹陷的牺牲条带相邻的介电层的第一部分；去除从蚀刻停止层暴露的介电层第二部分；以及去除蚀刻停止层。

[0107] 在一些实施例中，形成与内间隔物相邻的源极/漏极结构包含在源极/漏极结构与内间隔物之间形成空隙。

[0108] 在一些实施例中，半导体装置的制造还包含：通过去除栅极结构及凹陷的牺牲条带形成开放空间；以及在开放空间内形成替代栅极。