半导体器件和形成半导体器件的方法

摘要

提供了高电子迁移率晶体管(HEMT)器件及其形成方法。该方法包括在衬底上方形成第一III‑V族化合物层。在第一III‑V族化合物层上方形成第二III‑V族化合物层。第二III‑V族化合物层比第一III‑V族化合物层具有更大的带隙。在第二III‑V族化合物层上方形成第三III‑V族化合物层。第三III‑V族化合物层和第一III‑V族化合物层包括相同的III‑V族化合物。沿着第三III‑V族化合物层的最顶表面和侧壁形成钝化层。在第二III‑V族化合物层上方形成第四III‑V族化合物层。第四III‑V族化合物层比第一III‑V族化合物层具有更大的带隙。本发明的实施例还涉及半导体器件和形成半导体器件的方法。

权利要求

1.一种形成半导体器件的方法，包括：

在衬底上方形成第一III‑V族化合物层；

在所述第一III‑V族化合物层上方形成第二III‑V族化合物层，所述第二III‑V族化合物层比所述第一III‑V族化合物层具有更大的带隙；

在第二III‑V族化合物层上方形成第三III‑V族化合物层，所述第三III‑V族化合物层和所述第一III‑V族化合物层包括相同的III‑V族化合物；

沿着所述第三III‑V族化合物层的最顶表面和侧壁形成钝化层，所述钝化层物理接触所述第二III‑V族化合物层的最顶表面的第一部分；

在所述第二III‑V族化合物层上方形成第四III‑V族化合物层，所述第四III‑V族化合物层比所述第一III‑V族化合物层具有更大的带隙；以及去除所述钝化层以暴露所述第二III‑V族化合物层的所述最顶表面的所述第一部分和所述第三III‑V族化合物层的所述最顶表面和所述侧壁。

2.根据权利要求1所述的方法，其中，形成所述钝化层包括：在所述第二III‑V族化合物层和所述第三III‑V族化合物层上方毯式沉积介电材料；以及图案化所述介电材料以暴露所述第二III‑V族化合物层的所述最顶表面的第二部分，所述介电材料的剩余部分形成所述钝化层。

3.根据权利要求1所述的方法，其中，所述第三III‑V族化合物层是p掺杂层。

4.根据权利要求1所述的方法，其中，形成所述第四III‑V族化合物层包括：将所述衬底引入工艺室；

将工艺温度升高至目标温度；以及

在将所述工艺温度升高至所述目标温度之后，将前体引入所述工艺室。

5.根据权利要求4所述的方法，其中，所述目标温度在700℃和1100℃之间。

6.根据权利要求1所述的方法，其中，所述第二III‑V族化合物层是未如预期地掺杂的。

7.根据权利要求1所述的方法，其中，在所述第二III‑V族化合物层上方形成所述第四III‑V族化合物层包括在所述第二III‑V族化合物层上方选择性地外延生长所述第四III‑V族化合物层。

8.一种形成半导体器件的方法，包括：

在衬底上方形成第一GaN层；

在所述第一GaN层上方形成第一AlGaN层；

在所述第一AlGaN层上方形成p掺杂的第二GaN层，所述第一AlGaN层插入在所述p掺杂的第二GaN层和所述第一GaN层之间；

在所述p掺杂的第二GaN层和所述第一AlGaN层上方毯式沉积介电材料；

从所述第一AlGaN层的最上表面上方去除所述介电材料的部分，所述介电材料的沿着所述p掺杂的第二GaN层的最顶表面和侧壁延伸的剩余部分形成钝化层；以及在所述第一AlGaN层上方形成第二AlGaN层，所述第二AlGaN层比所述第一AlGaN层具有更大的铝含量。

9.根据权利要求8所述的方法，其中，形成所述第二AlGaN层包括：将所述衬底引入工艺室；

将工艺温度升高至目标温度；以及

在将所述工艺温度升高至所述目标温度之后，将铝前体、镓前体和氮前体引入所述工艺室。

10.根据权利要求9所述的方法，其中，所述目标温度小于816℃。

11.根据权利要求8所述的方法，其中，所述p掺杂的第二GaN层是原位掺杂的。

12.根据权利要求8所述的方法，其中，所述第一AlGaN层包括AlxGa1‑xN，其中，所述第二AlGaN层包括AlyGa1‑yN，并且其中，比率y/x在1.1和2.5之间。

13.根据权利要求8所述的方法，其中，所述第一GaN层是未如预期地掺杂的。

14.根据权利要求8所述的方法，还包括：在形成所述第二AlGaN层之后，去除所述钝化层。

15.一种半导体器件，包括：

衬底；

GaN层，位于所述衬底上方；

第一AlGaN层，位于所述GaN层上方；

p掺杂GaN层，位于所述第一AlGaN层上方，所述p掺杂GaN层的宽度小于所述第一AlGaN层的宽度；

第二AlGaN层，位于所述第一AlGaN层上方，所述第二AlGaN层比所述第一AlGaN层具有更大的铝含量；以及钝化层，在所述p掺杂GaN层和所述第二AlGaN层上方，其中，所述钝化层沿着所述p掺杂GaN层的侧壁和所述第二AlGaN层的侧壁延伸。

16.根据权利要求15所述的器件，其中，所述第一AlGaN层包括AlxGa1‑xN，其中，所述第二AlGaN层包括AlyGa1‑yN，并且其中，比率y/x在1.1和2.5之间。

17.根据权利要求15所述的器件，其中，所述GaN层是未掺杂层。

18.根据权利要求15所述的器件，其中，所述第二AlGaN层具有介于1nm和50nm之间的厚度。

19.根据权利要求18所述的器件，还包括栅电极，所述栅电极延伸穿过所述钝化层并且物理接触所述p掺杂GaN层的最顶表面。

20.根据权利要求15所述的器件，还包括位于所述衬底和所述GaN层之间的渐变AlGaN缓冲层。

说明书

半导体器件和形成半导体器件的方法

技术领域

[0001] 本发明的实施例涉及半导体器件和形成半导体器件的方法。

背景技术

[0002] 在半导体技术中，由于高迁移率值，III族‑V族(或III‑V族)半导体化合物用于形成各种集成电路器件，诸如高功率场效应晶体管、高频晶体管和高电子迁移率晶体管(HEMT)。HEMT是场效应晶体管，包含靠近具有不同带隙的两种材料之间的结(称为异质结)的二维电子气体(2DEG)层或二维空穴气体(2DHG)层。将2DEG层(而不是通常用于金属氧化物半导体场效应晶体管(MOSFET)的情况的掺杂区域)用作沟道。与MOSFET相比，HEMT具有许多吸引人的特性，包括高电子迁移率、高频信号传输的能力等。

发明内容

[0003] 本发明的实施例提供了一种形成半导体器件的方法，包括：在衬底上方形成第一III‑V族化合物层；在所述第一III‑V族化合物层上方形成第二III‑V族化合物层，所述第二III‑V族化合物层比所述第一III‑V族化合物层具有更大的带隙；在第二III‑V族化合物层上方形成第三III‑V族化合物层，所述第三III‑V族化合物层和所述第一III‑V族化合物层包括相同的III‑V族化合物；沿着所述第三III‑V族化合物层的最顶表面和侧壁形成钝化层；以及在所述第二III‑V族化合物层上方形成第四III‑V族化合物层，所述第四III‑V族化合物层比所述第一III‑V族化合物层具有更大的带隙。

[0004] 本发明的另一实施例提供了一种形成半导体器件的方法，包括：在衬底上方形成GaN层；在所述GaN层上方形成第一AlGaN层；在所述第一AlGaN层上方形成p掺杂GaN层；在所述p掺杂GaN层和所述第一AlGaN层上方毯式沉积介电材料；从所述第一AlGaN层的最上表面上方去除所述介电材料的部分，所述介电材料的沿着所述p掺杂GaN层的最顶表面和侧壁延伸的剩余部分形成钝化层；以及在所述第一AlGaN层上方形成第二AlGaN层，所述第二AlGaN层比所述第一AlGaN层具有更大的铝含量。

[0005] 本发明的又一实施例提供了一种半导体器件，包括：衬底；GaN层，位于所述衬底上方；第一AlGaN层，位于所述GaN层上方；p掺杂GaN层，位于所述第一AlGaN层上方，所述p掺杂GaN层的宽度小于所述第一AlGaN层的宽度；以及第二AlGaN层，位于所述第一AlGaN层上方，所述第二AlGaN层比所述第一AlGaN层具有更大的铝含量。

附图说明

[0006] 当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

[0007] 图1至图5、图6A、图6B和图7至图18示出了根据一些实施例的形成HEMT器件的各个中间步骤的截面图。

[0008] 图19是根据一些实施例的示出形成HEMT器件的方法的流程图。

具体实施方式

[0009] 以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

[0010] 而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。

[0011] 各个实施例针对半导体器件(诸如高电子迁移率晶体管(HEMT)器件)，及其形成方法。HEMT器件包括具有不同极化的多阻挡层结构，其中，顶部高极化阻挡层的位于HEMT器件的沟道区域上方的部分被去除，这允许形成具有高阈值电压(Vth)的HEMT器件。多阻挡层结构允许调节HEMT器件的沟道层(诸如例如，二维电子气体[2DEG]或二维空穴气体[2DHG])中的载流子(诸如例如，电子或空穴)浓度，并且允许降低HEMT器件的导通电阻(Ron)。顶部高极化阻挡层也产生高带隙，该高带隙减少载流子捕获并且产生低动态导通电阻(dRon)。多阻挡层结构的顶部高极化阻挡层使用低温生长工艺形成在下面的多阻挡层结构的低极化阻挡层上方，该低温生长工艺减小了顶部高极化阻挡层与下面的低极化阻挡层之间的界面的粗糙度，这进而减少载流子捕获并且产生低dRon。

[0012] 图1至图18示出了根据一些实施例的形成HEMT器件100的各个中间步骤的截面图。在示出的实施例中，HEMT器件100使用后栅极方法形成，在后栅极方法中，在形成源极/漏极电极之后形成栅电极。在可选实施例中，HEMT器件100还可以使用先栅极方法形成，在先栅极方法中，在形成源极/漏极电极之前形成栅电极。

[0013] 参考图1，提供了衬底101的部分的截面图。衬底101可以是非单个晶圆的一部分。在一些实施例中，衬底101可以包括例如掺杂或未掺杂的块状硅，或绝缘体上半导体(SOI)衬底的有源层。通常，SOI衬底包括形成在绝缘层上的半导体材料(诸如硅)层。绝缘层可以是例如埋氧(BOX)层或氧化硅层。绝缘层设置在诸如硅或玻璃衬底的衬底上。可选地，衬底
101可以包括另一元素半导体，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。也可以使用诸如多层或梯度衬底的其它衬底。

[0014] 在一些实施例中，在衬底101上方形成缓冲层103。缓冲层103用作随后形成的上面的层的缓冲层和/或过渡层。在一些实施例中，缓冲层103可以包括III‑V族化合物，诸如氮化铝(AlN)。在其它实施例中，缓冲层103可以包括其它III‑V族化合物，诸如砷化铝(AlAs)等。在一些实施例中，可以使用金属有机化学汽相沉积(MOCVD)、分子束外延(MBE)、液相外延(LPE)、汽相外延(VPE)、金属有机汽相外延(MOVPE)、选择性外延生长(SEG)、它们的组合等来外延生长缓冲层103。缓冲层103可以包括单层或多层。在一些实施例中，缓冲层103具有介于约100nm和约2000nm之间的厚度。

[0015] 参考图2，在缓冲层103上方形成缓冲层201。在一些实施例中，缓冲层201包括III‑V族化合物，诸如氮化铝镓(AlGaN)、氮化铟铝镓(InAlGaN)等。在一些实施例中，可以使用与上面参考图1描述的缓冲层103类似的方法在缓冲层103上方外延生长缓冲层201，并且此处不再重复描述。在一些实施例中，缓冲层201具有介于约100nm和约5000nm之间的厚度。缓冲层201可以是渐变缓冲层，这意味着相应的铝和/或镓含量的相对量随着缓冲层201的整个部分中的层的深度或总厚度而变化。相对量可以逐渐改变以随着距离衬底101的距离减小晶格参数。例如，图2示意性地示出了缓冲层201的三个子层201A、201B和201C，其中，铝和/或镓在子层201A、201B和201C中彼此不同。在实施例中，子层201A包括AlxGa1‑xN，子层201B包括AlyGa1‑yN，并且子层201C包括AlzGa1‑zN，其中，x大于y，并且y大于z。

[0016] 参考图3，在缓冲层201上方形成III‑V族化合物层301。在一些实施例中，III‑V族化合物层301包括氮化镓(GaN)等。在一些实施例中，可以使用与上面参考图1描述的缓冲层103类似的方法在缓冲层201上方外延生长III‑V族化合物层301，并且此处不再重复描述。
在III‑V族化合物层301包括GaN的一些实施例中，III‑V族化合物层301可以通过使用例如MOVPE外延生长，在此期间使用含镓前体和含氮前体。含镓前体可以包括三甲基镓(TMG)、三乙基镓(TEG)、其它合适的含镓化学物质、它们的组合等。含氮前体可以包括氨(NH3)、叔丁胺(TBAm)、苯肼、其它合适的含氮化学物质、它们的组合等。在一些实施例中，III‑V族化合物层301具有介于约200nm和约5000nm之间的厚度。

[0017] 在一些实施例中，可以使用合适的掺杂剂来掺杂III‑V族化合物层301。在III‑V族化合物层301包括GaN的一些实施例中，III‑V族化合物层301可以是掺杂碳(C)或掺杂铁(Fe)。在一些实施例中，III‑V族化合物层301可以在外延生长III‑V族化合物层301时原位掺杂。在这样的实施例中，外延生长工艺可以进一步包括含碳前体或含铁前体。含碳前体可以包括甲烷(CH4)、乙烯(C2H4)、乙炔(C2H2)、丙烷(C3H8)、异丁烷(i‑C4H10)、三甲胺[N(CH3)3]、四氯化碳(CCl4)、它们的组合等。含铁前体可以包括双(环戊二烯基)铁[(C5H5)2Fe]、五羰基铁[(CO)5Fe]等。在其它实施例中，可以在完成III‑V族化合物层301的形成之后掺杂III‑V族化合物层301。在这样的实施例中，可以使用注入方法等来掺杂III‑V族化合物层301。在一些实施例中，III‑V族化合物层301是半绝缘层。在一些实施例中，III‑V族化合物层301改进了HEMT器件100的泄漏和击穿性能。

[0018] 参考图4，在III‑V族化合物层301上方形成III‑V族化合物层401。在一些实施例中，III‑V族化合物层401包括III‑V族化合物，诸如氮化镓(GaN)等。在一些实施例中，III‑V族化合物层401可以使用与上面参考图3描述的III‑V族化合物层301类似的方法外延生长，并且此处不再重复描述。在一些实施例中，III‑V族化合物层401具有介于约300nm和约3000nm之间的厚度。III‑V族化合物层401可以是未掺杂的。可选地，III‑V族化合物层401是未如预期地掺杂的，诸如由于用于形成III‑V族化合物层401的前体而轻掺杂有n型(或p型)掺杂剂，其中，没有掺杂剂可以使III‑V族化合物层401预期地添加为n型或p型。

[0019] 参考图5，在III‑V族化合物层401上方形成III‑V族化合物层501。III‑V族化合物层501也可以称为阻挡层或极化层。在一些实施例中，III‑V族化合物层501的带隙高于III‑V族化合物层401的带隙。在这样的实施例中，III‑V族化合物层501在III‑V族化合物层501和III‑V族化合物层401之间的界面503附近的III‑V族化合物层401内产生量子阱。量子阱捕获载流子(诸如电子或空穴)，并且在界面503附近的III‑V族化合物层401中形成沟道层505(如图5中的虚线所示)，其分别称为二维电子气体(2DEG)或二维空穴气体(2DHG)。在下面的描述中，沟道层的虚线厚度示出了沟道层505内的载流子浓度。沟道层505具有高电子迁移率，部分原因是III‑V族化合物层401是未掺杂或未如预期地掺杂的，并且载流子(诸如电子或空穴)可以自由移动而没有碰撞或与杂质(诸如例如，未如预期地引入的掺杂剂)的碰撞显着减少。

[0020] 在一些实施例中，III‑V族化合物层501包括AlGaN等。在一些实施例中，III‑V族化合物层501中的铝含量可相对于镓含量改变以改变III‑V族化合物层501的极化强度。在一些实施例中，由AlxGa1‑xN形成的III‑V族化合物层501中的铝含量x可以介于约0.07和约0.6之间。在一些实施例中，可以使用MOCVD、MBE、LPE、VPE、MOVPE、SEG、它们的组合等在III‑V族化合物层401上方外延生长III‑V族化合物层501。在III‑V族化合物层501包括AlGaN的一些实施例中，III‑V族化合物层501可以通过MOVPE工艺使用含铝前体、含镓前体和含氮前体来生长。含铝前体可以包括三甲基铝(TMA)、三乙基铝(TEA)、其它合适的含铝化学物质、它们的组合等。含镓前体和含氮前体可以分别选自用于形成上面参考图3和图4描述的III‑V族化合物层301和401的相同候选前体，并且此处不再重复描述。在一些实施例中，III‑V族化合物层501具有介于约10nm和约30nm之间的厚度。

[0021] 参考图6A，在III‑V族化合物层501上方形成III‑V族化合物层601。在一些实施例中，III‑V族化合物层601可以包括GaN、p掺杂氮化铝镓(p‑AlGaN)等。在一些实施例中，III‑V族化合物层601可以分别使用与上面参考图3和图4描述的III‑V族化合物层301和401类似的方法形成，并且此处不再重复描述。在III‑V族化合物层601包括GaN的一些实施例中，III‑V族化合物层601可以通过使用例如MOVPE外延生长，在此期间使用含镓前体和含氮前体。含镓前体和含氮前体可以分别选自用于形成上面参考图3和图4描述的III‑V族化合物层301和401的相同候选前体，并且此处不再重复描述。

[0022] 在一些实施例中，III‑V族化合物层601是p掺杂的。在III‑V族化合物层601包括GaN的一些实施例中，III‑V族化合物层601可以使用镁(Mg)、锌(Zn)、它们的组合等进行p掺杂。在一些实施例中，可以在外延生长III‑V族化合物层601的同时原位掺杂III‑V族化合物层601。在这样的实施例中，MOVPE工艺可以进一步包括含镁前体、含锌前体或它们的组合。含镁前体可以包括双环戊二烯基镁(Cp2Mg)、双甲基环戊二烯基镁[(MeCp)2Mg]、双乙基环戊二烯基镁(ECp2Mg)、它们的组合等。含锌前体可以包括二乙基锌(DEZn)等。在其它实施例中，可以在完成III‑V族化合物层601的形成之后掺杂III‑V族化合物层601。在这样的实施例中，可以使用注入方法等来掺杂III‑V族化合物层601。在一些实施例中，可以实施退火工艺以激活掺杂剂。在一些实施例中，III‑V族化合物层601具有介于约10nm和约500nm之间的厚度。

[0023] 参考图6B，图案化III‑V族化合物层601以去除III‑V族化合物层501上方的III‑V族化合物层601的部分。在一些实施例中，可以使用合适的光刻和蚀刻方法图案化III‑V族化合物层601。在一些实施例中，图案化的III‑V族化合物层601具有介于约1μm和约20μm之间的宽度W1。在一些实施例中，图案化的III‑V族化合物层601耗尽沟道层505的沟道区域603中的载流子(通过沟道层505的沟道区域603中不存在虚线的位置示出)，该载流子位于图案化的III‑V族化合物层601正下方。沟道区域603的任一侧上的沟道层505的部分可以形成存取区域605，其也可以被称为源极/漏极区域605。在这样的实施例中，沟道层505具有不均匀的载流子浓度，其中，与沟道区域603相比，载流子在存取区域605中具有更高的浓度。
如下面更详细地描述的，在图案化的III‑V族化合物层601上方形成栅电极，从而允许调节沟道层505的沟道区域603中的载流子浓度。因此，图案化的III‑V族化合物601可以是形成在沟道层505的沟道区域603上方的栅极结构的一部分。在一些实施例中，通过在III‑V族化合物层501上方形成III‑V族化合物层601来耗尽沟道层505的沟道区域603中的载流子，可以增加HEMT器件100的阈值电压(Vth)。

[0024] 参考图7，在III‑V族化合物层501和601上方形成钝化层701。在一些实施例中，钝化层701可以包括氧化硅、氮化硅、氮氧化硅、它们的组合等并且可以使用化学汽相沉积(CVD)、原子层沉积(ALD)、它们的组合等形成。在一些实施例中，钝化层701可以具有介于约1μm和约10μm之间的厚度。

[0025] 参考图8，图案化钝化层701以暴露III‑V族化合物层501的未由III‑V族化合物层601覆盖的部分。此外，钝化层701图案化为使得钝化层701的剩余部分覆盖III‑V族化合物层601的顶面和侧壁。在一些实施例中，钝化层701的剩余部分保护III‑V族化合物层601免受后续工艺步骤的损坏。在一些实施例中，使用合适的光刻和蚀刻方法图案化钝化层701。

[0026] 参考图9，在III‑V族化合物层601的任一侧上的III‑V族化合物层501的暴露部分上方形成III‑V族化合物层901。在一些实施例中，III‑V族化合物层901的带隙高于III‑V族化合物层401的带隙。III‑V族化合物层901也可称为阻挡层或极化层。在一些实施例中，III‑V族化合物层901可以包括AlGaN等。在一些实施例中，III‑V族化合物层901中的铝含量可以相对于镓含量改变，以改变III‑V族化合物层901的极化强度。在一些实施例中，III‑V族化合物层901可以比III‑V族化合物层501具有更大的铝含量。在这样的实施例中，III‑V族化合物层901比III‑V族化合物层501具有更高的极化强度。在一些实施例中，由AlyGa1‑yN形成的III‑V族化合物层901中的铝含量y可以介于约0.07和约0.6之间。在一些实施例中，由AlyGa1‑xN形成的III‑V族化合物层901中的铝含量y与由AlxGa1‑xN形成的III‑V族化合物层501中的铝含量x的比率在约1.1和约2.5之间。

[0027] 在一些实施例中，通过在III‑V族化合物层501上方形成III‑V族化合物层901，进一步改变了沟道层505中的载流子浓度。在一些实施例中，沟道层505中的载流子浓度改变为使得沟道层505的位于III‑V族化合物层901正下方的存取区域605中的载流子浓度大于沟道层505的位于钝化层701正下方的存取区域605中的载流子浓度。通过增加沟道层505的存取区域605中的载流子浓度，降低了HEMT器件100的导通电阻(dRon)。

[0028] III‑V族化合物层501和901在III‑V族化合物层401上方形成多阻挡层结构。在示出的实施例中，多阻挡层结构包括两层(诸如III‑V族化合物层501和901)。在其它实施例中，根据HEMT器件100的设计规范，多阻挡层结构可以包括多于两层。通过不在沟道层505的沟道区域603上方形成III‑V族化合物层901，实现了沟道区域603中的低载流子浓度，这产生高阈值电压(Vth)。在一些实施例中，阈值电压(Vth)在约‑6V和约+6V之间。

[0029] 进一步参考图9，使用MOVVD、MBE、LPE、VPE、MOVPE、SEG、它们的组合等在III‑V族化合物层501上方外延生长III‑V族化合物层901。在一些实施例中，III‑V族化合物层901选择性地生长在III‑V族化合物层501的暴露部分上方，从而使得III‑V族化合物层901的任何部分都不形成在钝化层701上方。在III‑V族化合物层901包括AlGaN的一些实施例中，可以使用含铝前体、含镓前体和含氮前体外延生长III‑V族化合物层901。含铝前体、含镓前体和含氮前体可以选自用于形成上面参考图5描述的III‑V族化合物层501的相同候选前体，并且此处不再重复描述。在一些实施例中，III‑V族化合物层901具有介于约1nm和约50nm之间的厚度。

[0030] 在III‑V族化合物层901包括AlGaN的一些实施例中，形成III‑V族化合物层901的方法包括在工艺室中引入衬底101，衬底101上形成有钝化层701和III‑V族化合物层501和601，并且在将含铝前体、含镓前体和含氮前体引入工艺室之前，将工艺温度升高至目标温度。在一些实施例中，在约1分钟至约300分钟的第一时间间隔期间，将工艺温度上升至目标温度。在一些实施例中，目标温度在约700℃和约1100℃之间。通过将目标温度调节至低于约816℃，可以减少或避免III‑V族化合物层501的暴露部分的分解。此外，III‑V族化合物层
501的最上表面的均方根粗糙度基本没有增加。因此，在III‑V族化合物层501上方形成III‑V族化合物层901之后，在III‑V族化合物层901和III‑V族化合物层501之间形成明确限定的光滑界面。通过在III‑V化合物层901和501之间形成明确限定的光滑界面，可以避免界面处的载流子捕获，从而产生HEMT器件100的低动态导通电阻(dRon)。在一些实施例中，III‑V族化合物层901和501之间的界面的均方根(RMS)粗糙度在约0.05nm和约10nm之间。

[0031] 在一些实施例中，在工艺温度达到目标温度后，将含铝前体、含镓前体和含氮前体引入工艺室中。在一些实施例中，含铝前体的流速介于约10sccm和约1000sccm之间。在一些实施例中，含镓前体的流速介于约10sccm和约1000sccm之间。在一些实施例中，含氮前体的流速介于约100sccm和约100000sccm之间。在一些实施例中，含铝前体、含镓前体和含氮前体在约1s和约387s之间的生长时间期间流入工艺室。在一些实施例中，调节生长时间直至实现III‑V族化合物层901的期望厚度。

[0032] 参考图10，在完成III‑V族化合物层901的形成之后，去除钝化层701。在一些实施例中，使用选择性湿蚀刻工艺、选择性干蚀刻工艺、它们的组合等来去除钝化层701。在去除钝化层701之后，暴露III‑V族化合物层601和III‑V族化合物层901之间的III‑V族化合物层501的最顶表面的部分。

[0033] 参考图11，在III‑V族化合物层501、601和901上方形成钝化层1101。在一些实施例中，可以使用与上面参考图7描述的钝化层701类似的材料和方法来形成钝化层1101，并且此处不再重复描述。在一些实施例中，钝化层1101具有介于约1μm和约20μm之间的厚度。

[0034] 参考图12，图案化钝化层1101和III‑V族化合物层501和901以形成开口1201。开口1201延伸穿过钝化层1101和III‑V族化合物层901，并且至III‑V族化合物层501内，从而使得III‑V族化合物层501的具有厚度T的部分保持在开口1201正下方。在一些实施例中，厚度T在约2nm和约4nm之间。在一些实施例中，使用合适的光刻和蚀刻工艺图案化钝化层1101和III‑V族化合物层501和901。合适的蚀刻工艺可以包括一个或多个湿蚀刻工艺、一个或多个干蚀刻工艺、它们的组合等。在其它实施例中，图案化工艺可以仅图案化钝化层1101，从而使得开口1201暴露III‑V族化合物层901的最顶表面。在又其它实施例中，图案化工艺可以图案化钝化层1101和III‑V族化合物层501和901，从而使得开口1201暴露III‑V族化合物层
401的最顶表面。

[0035] 参考图13，在开口1201(见图12)中形成源极/漏极电极1301。在一些实施例中，通过沉积工艺以及随后的光刻和蚀刻工艺形成源极/漏极电极1301。在其它实施例中，通过在钝化层1101上方形成图案化的牺牲层(诸如例如，光刻胶层)来形成源极/漏极电极1301，从而使得图案化的牺牲层中的开口与相应的开口1201对准，随后是沉积工艺和剥离工艺以去除图案化的牺牲层。

[0036] 在一些实施例中，源极/漏极电极1301包括一种或多种导电材料。例如，源极/漏极电极1301可以包括Ti、Co、Ni、W、Pt、Ta、Pd、Mo、TiN、AlCu合金、它们的合金等。在一些实施例中，每个源极/漏极电极1301均包括底部Ti/TiN层、位于底部Ti/TiN层上面的AlCu层，以及位于AlCu层上面的顶部Ti层。一种或多种导电材料的形成方法包括ALD、物理汽相沉积(PVD)、电化学镀、化学镀、它们的组合等。在一些实施例中，将热退火工艺施加至源极/漏极电极1301以与III‑V族化合物层501和901反应以在源极/漏极电极1301和III‑V族化合物层501和901之间的界面处形成金属间化合物(未示出)。金属间化合物可以提供至沟道层505的存取区域605的更有效的电连接。

[0037] 参考图14，在钝化层1101和源极/漏极电极1301上方形成钝化层1401。在一些实施例中，可以使用与上面参考图7描述的钝化层701类似的材料和方法形成钝化层1401，并且此处不再重复描述。在一些实施例中，钝化层1101和1401包括相同的材料。在这样的实施例中，钝化层1101和1401之间的界面可能是不可检测的。在其它实施例中，钝化层1101和1401包括不同的材料。在一些实施例中，钝化层1401具有介于约1μm和约20μm之间的厚度。

[0038] 参考图15，图案化钝化层1101和1401以形成开口1501。开口1501暴露III‑V族化合物层601的最顶表面。在一些实施例中，使用合适的光刻和蚀刻工艺图案化钝化层1101和1401。合适的蚀刻工艺可以包括一个或多个湿蚀刻工艺、一个或多个干蚀刻工艺、它们的组合等。

[0039] 参考图16，在III‑V族化合物层601上方的开口1501(见图15)中形成栅电极1601。在一些实施例中，通过沉积工艺以及随后的光刻和蚀刻工艺形成栅电极1601。在其它实施例中，通过在钝化层1401上方形成图案化的牺牲层(例如，光刻胶层)，从而使得图案化的牺牲层中的开口与开口1501对准，随后通过沉积工艺和剥离工艺去除图案化的牺牲层来形成栅电极1601。

[0040] 在一些实施例中，栅电极1601包括一种或多种导电材料。在一些实施例中，栅电极1601由钽或含钛材料形成，钽或含钛材料诸如TaC、TaN、TiN、TaAlN、TaSiN、TaCN、它们的组合等。这些含金属材料可以是金属碳化物、金属氮化物或导电金属氧化物的形式。其它实施例可以使用其它类型的金属，诸如W、Ni、Au、Cu、Ta、Ti、Ag、Al、TiAl、Mn、WN、Ru、Zr、它们的组合等。栅电极1601的形成方法包括ALD、PVD、MOCVD、它们的组合等。栅电极1601还可以包括用于复合栅极结构的两层或多层。虽然图16示出的栅电极1601直接形成在III‑V族化合物层601的最顶表面上，但是各个中间层(诸如例如，栅极电介质、界面层、功/函金属等)可以形成在栅电极1601和III‑V族化合物层601之间。

[0041] 参考图17，在栅电极1601和钝化层1401上方形成层间电介质(ILD)1701。在一些实施例中，ILD1701由介电材料形成，介电材料诸如磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)、它们的组合等，并且可以通过诸如CVD、等离子体增强CVD(PECVD)、旋涂玻璃工艺、它们的组合等的任何合适的方法沉积。在一些实施例中，可以实施平坦化工艺，诸如化学机械抛光(CMP)工艺，以平坦化ILD 1701的最顶表面。

[0042] 在一些实施例中，图案化ILD 1701和钝化层1401以形成开口1703和1705。在一些实施例中，使用合适的光刻和蚀刻工艺图案化ILD 1701和钝化层1401。合适的蚀刻工艺可以包括一个或多个湿蚀刻工艺、一个或多个干蚀刻工艺、它们的组合等。开口1703和1705可以全部在同一工艺中同时形成，或在单独的工艺中形成。开口1703延伸穿过ILD 1701和钝化层1401并且暴露源极/漏极电极1301的最顶表面。开口1705延伸穿过ILD1701并且暴露栅电极1601的最顶表面。

[0043] 参考图18，在开口1703(见图17)中形成接触插塞1801，并且在开口1705(见图17)中形成接触插塞1803。在一些实施例中，衬垫(诸如扩散阻挡层、粘合层等)和导电材料沉积在开口1703和1705中。衬垫可以包括钛、氮化钛、钽、氮化钽、它们的组合等。随后，用导电材料填充开口1703和1705。导电材料可以是铜、铜合金、银、金、钨、铝、镍、它们的组合等。可以实施平坦化工艺，诸如CMP工艺，以从ILD 1701的顶面去除过量的材料。衬垫的剩余部分和导电材料形成接触插塞1801和1803。接触插塞1801物理和电连接至源极/漏极电极1301，并且接触插塞1803物理和电连接至栅电极1601。虽然接触插塞1801在图18中示出为与接触插塞1803处于相同的截面，但是这种示出仅用于说明的目的，并且在其它实施例中，接触插塞1801可以设置在与接触插塞1803不同的截面中。

[0044] 图19是根据一些实施例的示出形成HEMT器件的方法1900的流程图。方法1900从步骤1901开始，其中，在如上面参考图4描述的衬底(诸如例如，图4中示出的衬底101)上方形成第一III‑V族化合物层(诸如例如，图4中示出的III‑V族化合物层401)。在步骤1903中，在如上面参考图5描述的第一III‑V族化合物层上方形成第二III‑V族化合物层(诸如例如，图5中示出的III‑V族化合物层501)。在步骤1905中，在如上面参考图6A和图6B描述的第二III‑V族化合物层上方形成第三III‑V族化合物层(诸如例如，图6B中示出的III‑V族化合物层601)。在步骤1907中，在如上面参考图7和图8描述的第三III‑V族化合物层的最顶表面和侧壁上方形成钝化层(诸如例如，图8中示出的钝化层701)。在步骤1909中，在如上面参考图
9描述的第二III‑V族化合物层上方形成第四III‑V族化合物层(诸如例如，图9中示出的III‑V族化合物层901)。在步骤1911中，如上面参考图10描述的去除钝化层。在步骤1913中，如上面参考图11至图13描述的形成源极/漏极电极(诸如例如，图13中示出的源极/漏极电极1301)。在步骤1915中，如上面参考图14至图16描述的形成栅电极(诸如例如，图16中示出的栅电极1601)。在步骤1917中，如上面参考图17和图18描述的形成接触插塞(诸如例如，图
18中示出的接触插塞1801和1803)。

[0045] 根据实施例，方法包括在衬底上方形成第一III‑V族化合物层。在第一III‑V族化合物层上方形成第二III‑V族化合物层。第二III‑V族化合物层比第一III‑V族化合物层具有更大的带隙。在第二III‑V族化合物层上方形成第三III‑V族化合物层。第三III‑V族化合物层和第一III‑V族化合物层包括相同的III‑V族化合物。沿着第三III‑V族化合物层的最顶表面和侧壁形成钝化层。在第二III‑V族化合物层上方形成第四III‑V族化合物层。第四III‑V族化合物层比第一III‑V族化合物层具有更大的带隙。在实施例中，形成钝化层包括在第二III‑V族化合物层和第三III‑V族化合物层上方毯式沉积介电材料，并且图案化介电材料以暴露第二III‑V族化合物层的最顶表面。介电材料的剩余部分形成钝化层。在实施例中，第三III‑V族化合物层是p掺杂层。在实施例中，形成第四III‑V族化合物层包括：将衬底引入工艺室；将工艺温度升高至目标温度；以及在将工艺温度升高至目标温度之后，将前体引入工艺室。在实施例中，目标温度在约700℃和约950℃之间。在实施例中，第二III‑V族化合物层是未如预期掺杂的。在实施例中，在第二III‑V族化合物层上方形成第四III‑V族化合物层包括在第二III‑V族化合物层上方选择性地外延生长第四III‑V族化合物层。

[0046] 根据另一实施例，方法包括在衬底上方形成GaN层。在GaN层上方形成第一AlGaN层。在第一AlGaN层上方形成p掺杂GaN层。在p掺杂GaN层和第一AlGaN层上方毯式沉积介电材料。从第一AlGaN层的最上表面上方去除介电材料的部分。介电材料的沿着p掺杂GaN层的最顶表面和侧壁延伸的剩余部分形成钝化层。在第一AlGaN层上方形成第二AlGaN层。第二AlGaN层比第一AlGaN层具有更大的铝含量。在实施例中，形成第二AlGaN层包括：将衬底引入工艺室；将工艺温度升高至目标温度；以及在将工艺温度升高至目标温度之后，将铝前体、镓前体和氮前体引入工艺室。在实施例中，目标温度在约700℃和约950℃之间。在实施例中，p掺杂GaN层是原位掺杂的。在实施例中，第一AlGaN层包括AlxGa1‑xN，第二AlGaN层包括AlyGa1‑yN，并且比率y/x在约1.1和约2.5之间。在实施例中，GaN层是未如预期掺杂的。在实施例中，该方法还包括：在形成第二AlGaN层之后，去除钝化层。

[0047] 根据又一实施例，器件包括衬底、位于衬底上方的GaN层、位于GaN层上方的第一AlGaN层，以及位于第一AlGaN层上方的p掺杂GaN层。p掺杂GaN层的宽度小于第一AlGaN层的宽度。该器件还包括位于第一AlGaN层上方的第二AlGaN层。第二AlGaN层比第一AlGaN层具有更大的铝含量。在实施例中，第一AlGaN层包括AlxGa1‑xN，第二AlGaN层包括AlyGa1‑yN，并且比率y/x在约1.1和约2.5之间。在实施例中，GaN层是未掺杂层。在实施例中，器件还包括位于p掺杂GaN层和第二AlGaN层上方的钝化层。钝化层沿着p掺杂GaN层的侧壁和第二AlGaN层的侧壁延伸。在一个实施例中，该器件还包括栅电极，该栅电极延伸穿过钝化层并且物理接触p掺杂GaN层的最顶表面。在实施例中，该器件还包括位于衬底和GaN层之间的渐变AlGaN缓冲层。

[0048] 上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。