一种基于忆阻器的四输入-四输出多功能编码器电路转让专利
申请号 : CN201910919316.3
文献号 : CN110690891B
文献日 : 2021-03-02
发明人 : 孙军伟 , 陈志武 , 李盼龙 , 杨宇理 , 杨秦飞 , 梁恩豪 , 王延峰 , 王英聪 , 黄春 , 方洁 , 张勋才 , 王妍 , 余培照
申请人 : 郑州轻工业学院
摘要 :
权利要求 :
1.一种基于忆阻器的四输入-四输出多功能编码器电路，其特征在于，包括四个输入端口I3、I2、I1、I0和四个输出端口O3、O2、O1、O0，输入端口I3、I2、I1和I0通过基于忆阻器的第一通道电路与输出端口O3相连接，输入端口I3、I2、I1和I0通过基于忆阻器的第二通道电路与输出端口O2相连接，第二通道电路通过基于忆阻器的第三通道电路与输出端口O1相连接，输入端口I0通过基于忆阻器的第四通道电路与输出端口O0相连接；
所述第一通道电路为基于忆阻器的四输入逻辑与门电路，输入端口I3、I2、I1和I0均与四输入逻辑与门电路相连接，四输入逻辑与门电路与输出端口O3相连接；第二通道电路包括基于忆阻器的第一逻辑与门电路、第二逻辑与门电路、第三逻辑与门电路、第一逻辑异或电路、第二逻辑异或电路、第三逻辑异或电路和逻辑或门电路，输入端口I3、I2均与第一逻辑与门电路相连接，输入端口I1和I0均与第二逻辑与门电路相连接，第一逻辑与门电路和第二逻辑与门电路均与第一逻辑异或电路相连接，输入端口I3、I2均与第二逻辑异或电路相连接，输入端口I1和I0均与第三逻辑异或电路相连接，第二逻辑异或电路相连接和第三逻辑异或电路均与第三逻辑与门电路相连接，第三逻辑与门电路的输出端和第一逻辑异或电路的输出端均与逻辑或门电路相连接，逻辑或门电路的输出端为输出端口O2；所述第三通道电路包括基于忆阻器的第四逻辑异或电路，第二逻辑异或电路相连接和第三逻辑异或电路均与第四逻辑与门电路相连接，第四逻辑与门电路相连接的输出端为输出端口O1；所述第四通道电路包括基于忆阻器的逻辑非门电路，输入端口I0与逻辑非门电路相连接，逻辑非门电路的输出端为输出端口O4。
2.根据权利要求1所述的基于忆阻器的四输入-四输出多功能编码器电路，其特征在于，所述输出端口O3、O2和O1以二进制形式输出输入端口I3、I2、I1和I0组成的输入信号中逻辑“1”的个数，输入端口I3、I2、I1和I0组成的输入信号得奇偶数通过输出端口O0输出，且输入信号为偶数时，输出端口O0输出逻辑“1”，反之当输入信号为奇数时，输出端口O0输出逻辑“0”。
3.根据权利要求1所述的基于忆阻器的四输入-四输出多功能编码器电路，其特征在于，所述四个输出端口O3、O2、O1、O0的逻辑表达式分别为：O3＝I3·I2·I1·I0，
4.根据权利要求1所述的基于忆阻器的四输入-四输出多功能编码器电路，其特征在于，所述四输入逻辑与门电路包括3个以忆阻器为基础的第一与门电路、第二与门电路和第三与门电路，输入端口I3和输入端口I2分别与第一与门电路的两个输入端相连接，输入端口I1和第一与门电路的输出端分别与第二与门电路的输入端相连接，输入端口I0和第二与门电路的输出端分别与第三与门电路的两个输入端相连接，第三与门电路的输出端为输出端口O3；第一与门电路包括忆阻器M43、忆阻器M42和运算放大器OP24，输入端口I3和输入端口I2分别与忆阻器M43、忆阻器M42的负极相连接，忆阻器M43、忆阻器M42的正极均与运算放大器OP24的同相输入端相连接，运算放大器OP24的反相输入端连接参考电压Vref1.07，运算放大器OP24的输出端与第二与门电路相连接；所述第二与门电路包括忆阻器M44、忆阻器M45和运算放大器OP25，输入端口I1和运算放大器OP24的输出端分别与忆阻器M45、忆阻器M44的负极相连接，忆阻器M45、忆阻器M44的正极均与运算放大器OP25的同相输入端相连接，运算放大器OP25的反相输入端连接参考电压Vref1.08，运算放大器OP25的输出端与第二与门电路相连接；所述第三与门电路包括忆阻器M47、忆阻器M46和运算放大器OP26，输入端口I0和运算放大器OP25的输出端分别与忆阻器M47、忆阻器M46的负极相连接，忆阻器M46、忆阻器M47的正极均与运算放大器OP26的同相输入端相连接，运算放大器OP26的反相输入端连接参考电压Vref1.09，运算放大器OP26的输出端为输出端口O3。
5.根据权利要求1或4所述的基于忆阻器的四输入-四输出多功能编码器电路，其特征在于，所述第一逻辑与门电路为以忆阻器为基础的第四与门电路，第四与门电路包括忆阻器M49、忆阻器M48和运算放大器OP27，输入端口I3和输入端口I2分别与忆阻器M49、忆阻器M48的负极相连接，忆阻器M49、忆阻器M48的正极均与运算放大器OP27的同相输入端相连接，运算放大器OP27的反相输入端连接参考电压Vref1.10，运算放大器OP27的输出端与第一逻辑异或电路相连接；所述第二逻辑与门电路为以忆阻器为基础的第五与门电路，第五与门电路包括忆阻器M51、忆阻器M50和运算放大器OP28，输入端口I1和输入端口I0分别与忆阻器M51、忆阻器M50的负极相连接，忆阻器M51、忆阻器M50的正极均与运算放大器OP28的同相输入端相连接，运算放大器OP28的反相输入端连接参考电压Vref1.11，运算放大器OP27的输出端与第一逻辑异或电路相连接。
6.根据权利要求5所述的基于忆阻器的四输入-四输出多功能编码器电路，其特征在于，所述第一逻辑异或电路包括以忆阻器为基础的第一非门电路、第二非门电路、第六与门电路、第七与门电路和第一或门电路，第四与门电路和第五与门电路的输出端分别与第一非门电路、第二非门电路相连接，第一非门电路和第五与门电路的输出端分别与第六与门电路的输入端相连接，第二非门电路和第四与门电路的输出端分别与第七与门电路的输入端相连接，第六与门电路的输出端和第七与门电路的输出端分别与第一或门电路的两个输入端相连接，第一或门电路的输出端与逻辑或门电路相连接；所述第一非门电路包括忆阻器M52和运算放大器OP29，忆阻器M52的负极与运算放大器OP27的输出端相连接，忆阻器M52的正极与运算放大器OP29的反相输入端相连接，运算放大器OP29的同相输入端连接参考电压Vref3.06，运算放大器OP29的输出端连接第六与门电路的输入端；所述第二非门电路包括忆阻器M53和运算放大器OP30，忆阻器M53的负极与运算放大器OP28的输出端相连接，忆阻器M53的正极与运算放大器OP30的反相输入端相连接，运算放大器OP30的同相输入端连接参考电压Vref3.07，运算放大器OP30的输出端连接第七与门电路的输入端；第六与门电路包括忆阻器M54、忆阻器M55和运算放大器OP31，运算放大器OP29的输出端和运算放大器OP28的输出端分别与忆阻器M54、忆阻器M55的负极相连接，忆阻器M54、忆阻器M55的正极均与运算放大器OP31的同相输入端相连接，运算放大器OP31的反相输入端连接参考电压Vref1.12，运算放大器OP31的输出端与第一或门电路相连接；所述第七与门电路包括忆阻器M56、忆阻器M57和运算放大器OP32，运算放大器OP27的输出端和运算放大器OP30的输出端分别与忆阻器M56、忆阻器M57的负极相连接，忆阻器M56、忆阻器M57的正极均与运算放大器OP32的同相输入端相连接，运算放大器OP32的反相输入端连接参考电压Vref1.13，运算放大器OP32的输出端与第一或门电路相连接；所述第一或门电路包括忆阻器M58、忆阻器M59和运算放大器OP33，运算放大器OP31的输出端和运算放大器OP32的输出端分别与忆阻器M58、忆阻器M59的负极相连接，忆阻器M58、忆阻器M59的正极均与运算放大器OP33的同相输入端相连接，运算放大器OP33的反相输入端连接参考电压Vref2.10，运算放大器OP33的输出端与第三逻辑与门电路相连接；所述第二逻辑异或电路包括以忆阻器为基础的第三非门电路、第四非门电路、第八与门电路、第九与门电路和第二或门电路，输入端口I3和输入端口I2分别与第三非门电路、第四非门电路相连接，第三非门电路的输出端和输入端口I2分别与第八与门电路的两个输入端相连接，第四非门电路的输出端和输入端口I3分别与第九与门电路的两个输入端相连接，第八与门电路和第九与门电路的输出端分别与第二或门电路的两个输入端相连接，第二或门的输出端连接第三逻辑与门电路；所述第三非门电路包括忆阻器M60和运算放大器OP34，忆阻器M60的负极与输入端口I3相连接，忆阻器M60的正极与运算放大器OP34的反相输入端相连接，运算放大器OP34的同相输入端连接参考电压Vref3.08，运算放大器OP34的输出端连接第八与门电路的输入端；所述第四非门电路包括忆阻器M61和运算放大器OP35，忆阻器M61的负极与输入端口I2相连接，忆阻器M61的正极与运算放大器OP35的反相输入端相连接，运算放大器OP35的同相输入端连接参考电压Vref3.09，运算放大器OP35的输出端连接第九与门电路的输入端；所述第八与门电路包括忆阻器M62、忆阻器M63和运算放大器OP36，运算放大器OP34的输出端和输入端口I2分别与忆阻器M62、忆阻器M63的负极相连接，忆阻器M62、忆阻器M63的正极均与运算放大器OP36的同相输入端相连接，运算放大器OP36的反相输入端连接参考电压Vref1.14，运算放大器OP36的输出端与第二或门电路相连接；所述第九与门电路包括忆阻器M64、忆阻器M65和运算放大器OP37，运算放大器OP35的输出端和输入端口I3分别与忆阻器M65、忆阻器M64的负极相连接，忆阻器M65、忆阻器M64的正极均与运算放大器OP37的同相输入端相连接，运算放大器OP37的反相输入端连接参考电压Vref1.15，运算放大器OP37的输出端与第二或门电路相连接；所述第二或门电路包括忆阻器M66、忆阻器M67和运算放大器OP38，运算放大器OP36的输出端和运算放大器OP37的输出端分别与忆阻器M66、忆阻器M67的负极相连接，忆阻器M66、忆阻器M67的正极均与运算放大器OP38的同相输入端相连接，运算放大器OP38的反相输入端连接参考电压Vref2.11，运算放大器OP38的输出端与第三逻辑与门电路相连接；所述第三逻辑异或电路包括第五非门电路、第六非门电路、第十与门电路、第十一与门电路和第三或门电路，输入端口I0和输入端口I1分别与第五非门电路、第六非门电路相连接，第五非门电路的输出端和输入端口I1分别与第十与门电路的两个输入端相连接，第六非门电路的输出端和输入端口I3分别与第十一与门电路的两个输入端相连接，第十与门电路和第十一与门电路的输出端分别与第三或门电路的两个输入端相连接，第三或门的输出端与第三逻辑与门电路相连接；所述第五非门电路包括忆阻器M68和运算放大器OP39，忆阻器M68的负极与输入端口I0相连接，忆阻器M68的正极与运算放大器OP39的反相输入端相连接，运算放大器OP39的同相输入端连接参考电压Vref3.10，运算放大器OP39的输出端连接第十与门电路的输入端；所述第六非门电路包括忆阻器M69和运算放大器OP40，忆阻器M69的负极与输入端口I1相连接，忆阻器M69的正极与运算放大器OP40的反相输入端相连接，运算放大器OP40的同相输入端连接参考电压Vref3.11，运算放大器OP40的输出端连接第十一与门电路的输入端；所述第十与门电路包括忆阻器M70、忆阻器M71和运算放大器OP41，运算放大器OP39的输出端和输入端口I1分别与忆阻器M70、忆阻器M71的负极相连接，忆阻器M70、忆阻器M71的正极均与运算放大器OP41的同相输入端相连接，运算放大器OP41的反相输入端连接参考电压Vref1.16，运算放大器OP41的输出端与第三或门电路相连接；所述第十一与门电路包括忆阻器M72、忆阻器M73和运算放大器OP42，运算放大器OP40的输出端和输入端口I0分别与忆阻器M73、忆阻器M72的负极相连接，忆阻器M73、忆阻器M72的正极均与运算放大器OP42的同相输入端相连接，运算放大器OP42的反相输入端连接参考电压Vref1.17，运算放大器OP42的输出端与第三或门电路相连接；所述第三或门电路包括忆阻器M74、忆阻器M75和运算放大器OP43，运算放大器OP41的输出端和运算放大器OP42的输出端分别与忆阻器M74、忆阻器M75的负极相连接，忆阻器M74、忆阻器M75的正极均与运算放大器OP43的同相输入端相连接，运算放大器OP43的反相输入端连接参考电压Vref2.12，运算放大器OP43的输出端与第三逻辑与门电路相连接；所述第三逻辑与门电路为以忆阻器为基础的第十二与门电路，第十二与门电路包括忆阻器M76、忆阻器M77和运算放大器OP44，运算放大器OP38的输出端和运算放大器OP43的输出端分别与忆阻器M76、忆阻器M77的负极相连接，忆阻器M76、忆阻器M77的正极均与运算放大器OP44的同相输入端相连接，运算放大器OP44的反相输入端连接参考电压Vref1.18，运算放大器OP44的输出端与逻辑或门电路相连接；所述逻辑或门电路为第四或门电路，第四或门电路包括忆阻器M78、忆阻器M79和运算放大器OP45，运算放大器OP33的输出端和运算放大器OP44的输出端分别与忆阻器M78、忆阻器M79的负极相连接，忆阻器M78、忆阻器M79的正极均与运算放大器OP45的同相输入端相连接，运算放大器OP45的反相输入端连接参考电压Vref2.13，运算放大器OP45的输出端位输出端口O2。
7.根据权利要求1或6所述的基于忆阻器的四输入-四输出多功能编码器电路，其特征在于，所述第四逻辑异或电路包括第七非门电路、第八非门电路、第十三与门电路、第十四与门电路和第五或门电路，第二逻辑异或电路的输出端即运算放大器OP38的输出端和第三逻辑异或电路的输出端即运算放大器OP43的输出端分别与第七非门电路、第八非门电路相连接，第七非门电路的输出端和运算放大器OP43的输出端分别与第十三与门电路的两个输入端相连接，第八非门电路的输出端和运算放大器OP38的输出端分别与第十四与门电路的两个输入端相连接，第十三与门电路和第十四与门电路的输出端分别与第五或门电路的两个输入端相连接，第五或门的输出端为输出端口O1；所述第七非门电路包括忆阻器M80和运算放大器OP46，忆阻器M80的负极与运算放大器OP38的输出端相连接，忆阻器M80的正极与运算放大器OP46的反相输入端相连接，运算放大器OP39的同相输入端连接参考电压Vref3.12，运算放大器OP46的输出端连接第十三与门电路的输入端；所述第八非门电路包括忆阻器M81和运算放大器OP47，忆阻器M81的负极与运算放大器OP43的输出端相连接，忆阻器M81的正极与运算放大器OP47的反相输入端相连接，运算放大器OP47的同相输入端连接参考电压Vref3.13，运算放大器OP47的输出端连接第十四与门电路的输入端；所述第十三与门电路包括忆阻器M82、忆阻器M83和运算放大器OP48，运算放大器OP46和运算放大器OP43的输出端分别与忆阻器M82、忆阻器M83的负极相连接，忆阻器M82、忆阻器M83的正极均与运算放大器OP48的同相输入端相连接，运算放大器OP48的反相输入端连接参考电压Vref1.19，运算放大器OP48的输出端与第五或门电路相连接；所述第十四与门电路包括忆阻器M84、忆阻器M85和运算放大器OP49，运算放大器OP47和运算放大器OP38的输出端分别与忆阻器M85、忆阻器M84的负极相连接，忆阻器M84、忆阻器M85的正极均与运算放大器OP49的同相输入端相连接，运算放大器OP49的反相输入端连接参考电压Vref1.20，运算放大器OP49的输出端与第五或门电路相连接；所述第五或门电路包括忆阻器M86、忆阻器M87和运算放大器OP50，运算放大器OP48和运算放大器OP49的输出端分别与忆阻器M86、忆阻器M87的负极相连接，忆阻器M86、忆阻器M87的正极均与运算放大器OP50的同相输入端相连接，运算放大器OP50的反相输入端连接参考电压Vref2.14，运算放大器OP50的输出端为输出端口O1。
8.根据权利要求7所述的基于忆阻器的四输入-四输出多功能编码器电路，其特征在于，所述逻辑非门电路为以忆阻器为基础的第九非门电路，第九非门电路包括忆阻器M88和运算放大器OP51，输入端口I0与忆阻器M88的负极相连接，忆阻器M88的正极均与运算放大器OP51的反相输入端相连接，运算放大器OP51的同相输入端连接参考电压Vref3.14，运算放大器OP51的输出端为输出端口O0。
9.根据权利要求8所述的基于忆阻器的四输入-四输出多功能编码器电路，其特征在于，所述运算放大器OP24-51的最高限制电压均为5V、最低限制电压均为0V；所述参考电压Vref1.07、Vref1.08、Vref1.09、Vref1.10、Vref1.11、Vref1.12、Vref1.13、Vref1.14、Vref1.15、Vref1.16、Vref1.17、Vref1.18、Vref1.19、Vref1.20均为4V，参考电压Vref2.10、Vref2.11、Vref2.12、Vref2.13、Vref2.14、Vref3.06、Vref3.07、Vref3.08、Vref3.09、Vref3.10、Vref3.11、Vref3.12、Vref2.14、Vref3.13、Vref3.14均为2V。
说明书 :
一种基于忆阻器的四输入-四输出多功能编码器电路
技术领域
背景技术
础信号编制转换能力的同时具备高集成度、低成本、低功耗、高速的特点，将是未来编码器
的发展方向。
和极低的能耗，而且能够进行布尔运算，因此许多学者开始研究基于忆阻器的逻辑电路。
发明内容
表示编码结果信号，具有统计输入信号中逻辑“1”信号的个数和判断输入信号的二进制数
的奇偶判断。
和I0通过基于忆阻器的第二通道电路与输出端口O2相连接，第二通道电路通过基于忆阻器
的第三通道电路与输出端口O1相连接，输入端口I0通过基于忆阻器的第四通道电路与输出
端口O0相连接。
输入信号为偶数时，输出端口O0输出逻辑“1”，反之当输入信号为奇数时，输出端口O0输出逻
辑“0”。
路包括基于忆阻器的第一逻辑与门电路、第二逻辑与门电路、第三逻辑与门电路、第一逻辑
异或电路、第二逻辑异或电路、第三逻辑异或电路和逻辑或门电路，输入端口I3、I2均与第一
逻辑与门电路相连接，输入端口I1和I0均与第二逻辑与门电路相连接，第一逻辑与门电路和
第二逻辑与门电路均与第一逻辑异或电路相连接，输入端口I3、I2均与第二逻辑异或电路相
连接，输入端口I1和I0均与第三逻辑异或电路相连接，第二逻辑异或电路相连接和第三逻辑
异或电路均与第三逻辑与门电路相连接，第三逻辑与门电路的输出端和第一逻辑异或电路
的输出端均与逻辑或门电路相连接，逻辑或门电路的输出端为输出端口O2；所述第三通道
电路包括基于忆阻器的第四逻辑异或电路，第二逻辑异或电路相连接和第三逻辑异或电路
均与第四逻辑与门电路相连接，第四逻辑与门电路相连接的输出端为输出端口O1；所述第
四通道电路包括基于忆阻器的逻辑非门电路，输入端口I0与逻辑非门电路相连接，逻辑非
门电路的输出端为输出端口O4。
入端口I1和第一与门电路的输出端分别与第二与门电路的输入端相连接，输入端口I0和第
二与门电路的输出端分别与第三与门电路的两个输入端相连接，第三与门电路的输出端为
输出端口O3；第一与门电路包括忆阻器M43、忆阻器M42和运算放大器OP24，输入端口I3和输入
端口I2分别与忆阻器M43、忆阻器M42的负极相连接，忆阻器M43、忆阻器M42的正极均与运算放
大器OP24的同相输入端相连接，运算放大器OP24的反相输入端连接参考电压Vref1.07，运算放
大器OP24的输出端与第二与门电路相连接；所述第二与门电路包括忆阻器M44、忆阻器M45和
运算放大器OP25，输入端口I1和运算放大器OP24的输出端分别与忆阻器M45、忆阻器M44的负极
相连接，忆阻器M45、忆阻器M44的正极均与运算放大器OP25的同相输入端相连接，运算放大器
OP25的反相输入端连接参考电压Vref1.08，运算放大器OP25的输出端与第二与门电路相连接；
所述第三与门电路包括忆阻器M47、忆阻器M46和运算放大器OP26，输入端口I0和运算放大器
OP25的输出端分别与忆阻器M47、忆阻器M46的负极相连接，忆阻器M46、忆阻器M47的正极均与
运算放大器OP26的同相输入端相连接，运算放大器OP26的反相输入端连接参考电压Vref1.09，
运算放大器OP26的输出端为输出端口O3。
的负极相连接，忆阻器M49、忆阻器M48的正极均与运算放大器OP27的同相输入端相连接，运算
放大器OP27的反相输入端连接参考电压Vref1.10，运算放大器OP27的输出端与第一逻辑异或电
路相连接；所述第二逻辑与门电路为以忆阻器为基础的第五与门电路，第五与门电路包括
忆阻器M51、忆阻器M50和运算放大器OP28，输入端口I1和输入端口I0分别与忆阻器M51、忆阻器
M50的负极相连接，忆阻器M51、忆阻器M50的正极均与运算放大器OP28的同相输入端相连接，运
算放大器OP28的反相输入端连接参考电压Vref1.11，运算放大器OP27的输出端与第一逻辑异或
电路相连接。
与第一非门电路、第二非门电路相连接，第一非门电路和第五与门电路的输出端分别与第
六与门电路的输入端相连接，第二非门电路和第四与门电路的输出端分别与第七与门电路
的输入端相连接，第六与门电路的输出端和第七与门电路的输出端分别与第一或门电路的
两个输入端相连接，第一或门电路的输出端与逻辑或门电路相连接；所述第一非门电路包
括忆阻器M52和运算放大器OP29，忆阻器M52的负极与运算放大器OP27的输出端相连接，忆阻器
M52的正极与运算放大器OP29的反相输入端相连接，运算放大器OP29的同相输入端连接参考
电压Vref3.06，运算放大器OP29的输出端连接第六与门电路的输入端；所述第二非门电路包括
忆阻器M53和运算放大器OP30，忆阻器M53的负极与运算放大器OP28的输出端相连接，忆阻器
M53的正极与运算放大器OP30的反相输入端相连接，运算放大器OP30的同相输入端连接参考
电压Vref3.07，运算放大器OP30的输出端连接第七与门电路的输入端；第六与门电路包括忆阻
器M54、忆阻器M55和运算放大器OP31，运算放大器OP29的输出端和运算放大器OP28的输出端分
别与忆阻器M54、忆阻器M55的负极相连接，忆阻器M54、忆阻器M55的正极均与运算放大器OP31
的同相输入端相连接，运算放大器OP31的反相输入端连接参考电压Vref1.12，运算放大器OP31
的输出端与第一或门电路相连接；所述第七与门电路包括忆阻器M56、忆阻器M57和运算放大
器OP32，运算放大器OP27的输出端和运算放大器OP30的输出端分别与忆阻器M56、忆阻器M57的
负极相连接，忆阻器M56、忆阻器M57的正极均与运算放大器OP32的同相输入端相连接，运算放
大器OP32的反相输入端连接参考电压Vref1.13，运算放大器OP32的输出端与第一或门电路相连
接；所述第一或门电路包括忆阻器M58、忆阻器M59和运算放大器OP33，运算放大器OP31的输出
端和运算放大器OP32的输出端分别与忆阻器M58、忆阻器M59的负极相连接，忆阻器M58、忆阻器
M59的正极均与运算放大器OP33的同相输入端相连接，运算放大器OP33的反相输入端连接参
考电压Vref2.10，运算放大器OP33的输出端与第三逻辑与门电路相连接；所述第二逻辑异或电
路包括以忆阻器为基础的第三非门电路、第四非门电路、第八与门电路、第九与门电路和第
二或门电路，输入端口I3和输入端口I2分别与第三非门电路、第四非门电路相连接，第三非
门电路的输出端和输入端口I2分别与第八与门电路的两个输入端相连接，第四非门电路的
输出端和输入端口I3分别与第九与门电路的两个输入端相连接，第八与门电路和第九与门
电路的输出端分别与第二或门电路的两个输入端相连接，第二或门的输出端连接第三逻辑
与门电路；所述第三非门电路包括忆阻器M60和运算放大器OP34，忆阻器M60的负极与输入端
口I3相连接，忆阻器M60的正极与运算放大器OP34的反相输入端相连接，运算放大器OP34的同
相输入端连接参考电压Vref3.08，运算放大器OP34的输出端连接第八与门电路的输入端；所述
第四非门电路包括忆阻器M61和运算放大器OP35，忆阻器M61的负极与输入端口I2相连接，忆
阻器M61的正极与运算放大器OP35的反相输入端相连接，运算放大器OP35的同相输入端连接
参考电压Vref3.09，运算放大器OP35的输出端连接第九与门电路的输入端；所述第八与门电路
包括忆阻器M62、忆阻器M63和运算放大器OP36，运算放大器OP34的输出端和输入端口I2分别与
忆阻器M62、忆阻器M63的负极相连接，忆阻器M62、忆阻器M63的正极均与运算放大器OP36的同
相输入端相连接，运算放大器OP36的反相输入端连接参考电压Vref1.14，运算放大器OP36的输
出端与第二或门电路相连接；所述第九与门电路包括忆阻器M64、忆阻器M65和运算放大器
OP37，运算放大器OP35的输出端和输入端口I3分别与忆阻器M65、忆阻器M64的负极相连接，忆
阻器M65、忆阻器M64的正极均与运算放大器OP37的同相输入端相连接，运算放大器OP37的反相
输入端连接参考电压Vref1.15，运算放大器OP37的输出端与第二或门电路相连接；所述第二或
门电路包括忆阻器M66、忆阻器M67和运算放大器OP38，运算放大器OP36的输出端和运算放大器
OP37的输出端分别与忆阻器M66、忆阻器M67的负极相连接，忆阻器M66、忆阻器M67的正极均与
运算放大器OP38的同相输入端相连接，运算放大器OP38的反相输入端连接参考电压Vref2.11，
运算放大器OP38的输出端与第三逻辑与门电路相连接；所述第三逻辑异或电路包括第五非
门电路、第六非门电路、第十与门电路、第十一与门电路和第三或门电路，输入端口I0和输
入端口I1分别与第五非门电路、第六非门电路相连接，第五非门电路的输出端和输入端口I1
分别与第十与门电路的两个输入端相连接，第六非门电路的输出端和输入端口I3分别与第
十一与门电路的两个输入端相连接，第十与门电路和第十一与门电路的输出端分别与第三
或门电路的两个输入端相连接，第三或门的输出端与第三逻辑与门电路相连接；所述第五
非门电路包括忆阻器M68和运算放大器OP39，忆阻器M68的负极与输入端口I0相连接，忆阻器
M68的正极与运算放大器OP39的反相输入端相连接，运算放大器OP39的同相输入端连接参考
电压Vref3.10，运算放大器OP39的输出端连接第十与门电路的输入端；所述第六非门电路包括
忆阻器M69和运算放大器OP40，忆阻器M69的负极与输入端口I1相连接，忆阻器M69的正极与运
算放大器OP40的反相输入端相连接，运算放大器OP40的同相输入端连接参考电压Vref3.11，运
算放大器OP40的输出端连接第十一与门电路的输入端；所述第十与门电路包括忆阻器M70、
忆阻器M71和运算放大器OP41，运算放大器OP39的输出端和输入端口I1分别与忆阻器M70、忆阻
器M71的负极相连接，忆阻器M70、忆阻器M71的正极均与运算放大器OP41的同相输入端相连接，
运算放大器OP41的反相输入端连接参考电压Vref1.16，运算放大器OP41的输出端与第三或门电
路相连接；所述第十一与门电路包括忆阻器M72、忆阻器M73和运算放大器OP42，运算放大器
OP40的输出端和输入端口I0分别与忆阻器M73、忆阻器M72的负极相连接，忆阻器M73、忆阻器M72
的正极均与运算放大器OP42的同相输入端相连接，运算放大器OP42的反相输入端连接参考
电压Vref1.17，运算放大器OP42的输出端与第三或门电路相连接；所述第三或门电路包括忆阻
器M74、忆阻器M75和运算放大器OP43，运算放大器OP41的输出端和运算放大器OP42的输出端分
别与忆阻器M74、忆阻器M75的负极相连接，忆阻器M74、忆阻器M75的正极均与运算放大器OP43
的同相输入端相连接，运算放大器OP43的反相输入端连接参考电压Vref2.12，运算放大器OP43
的输出端与第三逻辑与门电路相连接；所述第三逻辑与门电路为以忆阻器为基础的第十二
与门电路，第十二与门电路包括忆阻器M76、忆阻器M77和运算放大器OP44，运算放大器OP38的
输出端和运算放大器OP43的输出端分别与忆阻器M76、忆阻器M77的负极相连接，忆阻器M76、忆
阻器M77的正极均与运算放大器OP44的同相输入端相连接，运算放大器OP44的反相输入端连
接参考电压Vref1.18，运算放大器OP44的输出端与逻辑或门电路相连接；所述逻辑或门电路为
第四或门电路，第四或门电路包括忆阻器M78、忆阻器M79和运算放大器OP45，运算放大器OP33
的输出端和运算放大器OP44的输出端分别与忆阻器M78、忆阻器M79的负极相连接，忆阻器M78、
忆阻器M79的正极均与运算放大器OP45的同相输入端相连接，运算放大器OP45的反相输入端
连接参考电压Vref2.13，运算放大器OP45的输出端位输出端口O2。
三逻辑异或电路的输出端即运算放大器OP43的输出端分别与第七非门电路、第八非门电路
相连接，第七非门电路的输出端和运算放大器OP43的输出端分别与第十三与门电路的两个
输入端相连接，第八非门电路的输出端和运算放大器OP38的输出端分别与第十四与门电路
的两个输入端相连接，第十三与门电路和第十四与门电路的输出端分别与第五或门电路的
两个输入端相连接，第五或门的输出端为输出端口O1；所述第七非门电路包括忆阻器M80和
运算放大器OP46，忆阻器M80的负极与运算放大器OP38的输出端相连接，忆阻器M80的正极与运
算放大器OP46的反相输入端相连接，运算放大器OP39的同相输入端连接参考电压Vref3.12，运
算放大器OP46的输出端连接第十三与门电路的输入端；所述第八非门电路包括忆阻器M81和
运算放大器OP47，忆阻器M81的负极与运算放大器OP43的输出端相连接，忆阻器M81的正极与运
算放大器OP47的反相输入端相连接，运算放大器OP47的同相输入端连接参考电压Vref3.13，运
算放大器OP47的输出端连接第十四与门电路的输入端；所述第十三与门电路包括忆阻器
M82、忆阻器M83和运算放大器OP48，运算放大器OP46和运算放大器OP43的输出端分别与忆阻器
M82、忆阻器M83的负极相连接，忆阻器M82、忆阻器M83的正极均与运算放大器OP48的同相输入
端相连接，运算放大器OP48的反相输入端连接参考电压Vref1.19，运算放大器OP48的输出端与
第五或门电路相连接；所述第十四与门电路包括忆阻器M84、忆阻器M85和运算放大器OP49，运
算放大器OP47和运算放大器OP38的输出端分别与忆阻器M85、忆阻器M84的负极相连接，忆阻器
M84、忆阻器M85的正极均与运算放大器OP49的同相输入端相连接，运算放大器OP49的反相输入
端连接参考电压Vref1.20，运算放大器OP49的输出端与第五或门电路相连接；所述第五或门电
路包括忆阻器M86、忆阻器M87和运算放大器OP50，运算放大器OP48和运算放大器OP49的输出端
分别与忆阻器M86、忆阻器M87的负极相连接，忆阻器M86、忆阻器M87的正极均与运算放大器
OP50的同相输入端相连接，运算放大器OP50的反相输入端连接参考电压Vref2.14，运算放大器
OP50的输出端为输出端口O1。
大器OP51的反相输入端相连接，运算放大器OP51的同相输入端连接参考电压Vref3.14，运算放
大器OP51的输出端为输出端口O0。
电路对输入信号进行编码，经过处理输出一个编码结果，所输出的编码结果表示对输入信
号所作出的编码操作；所输出的结果是基于忆阻器的编码器组合逻辑电路对输入信号进行
编码，能够实现特定编码功能的基于忆阻器的编码器电路具有十分重要的现实意义；拥有4
个输入端口I3、I2、I1、I0，4个输出端口O3、O2、O1、O0，包含以忆阻器为基础的14个与门逻辑功能电路、5个或门逻辑功能电路以及9个非门逻辑功能电路，共使用47个忆阻器、28个运放以
及28个参考电压，构建四条电路通道；第一通道对应输出端口O3，第二条通道对应输出端口
O2，第三条通道对应输出端口O1，第四条通道对应输出端口O0。相对于传统编码器，本发明的
电路集成度更高、运算速度更高、功耗更低，极大的提升了编码器的性能。
附图说明
发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以
根据这些附图获得其他的附图。
具体实施方式
本发明中的实施例，本领域普通技术人员在没有付出创造性劳动前提下所获得的所有其他
实施例，都属于本发明保护的范围。
与输出端口O3相连接，输入端口I3、I2、I1和I0通过基于忆阻器的第二通道电路与输出端口O2
相连接，第二通道电路通过基于忆阻器的第三通道电路与输出端口O1相连接，输入端口I0通
过基于忆阻器的第四通道电路与输出端口O0相连接。本发明的设计思路是确定忆阻器模型
及参数；搭建基于忆阻器的逻辑与门电路、逻辑或门电路、逻辑非门电路；混合实现基于忆
阻器的异或逻辑功能电路；组合实现更加复杂的基于忆阻器的编码器逻辑功能电路。
输入信号为偶数时，输出端口O0输出逻辑“1”，反之当输入信号为奇数时，输出端口O0输出逻
辑“0”。
路包括基于忆阻器的第一逻辑与门电路、第二逻辑与门电路、第三逻辑与门电路、第一逻辑
异或电路、第二逻辑异或电路、第三逻辑异或电路和逻辑或门电路，输入端口I3、I2均与第一
逻辑与门电路相连接，输入端口I1和I0均与第二逻辑与门电路相连接，第一逻辑与门电路和
第二逻辑与门电路均与第一逻辑异或电路相连接，输入端口I3、I2均与第二逻辑异或电路相
连接，输入端口I1和I0均与第三逻辑异或电路相连接，第二逻辑异或电路相连接和第三逻辑
异或电路均与第三逻辑与门电路相连接，第三逻辑与门电路的输出端和第一逻辑异或电路
的输出端均与逻辑或门电路相连接，逻辑或门电路的输出端为输出端口O2；所述第三通道
电路包括基于忆阻器的第四逻辑异或电路，第二逻辑异或电路相连接和第三逻辑异或电路
均与第四逻辑与门电路相连接，第四逻辑与门电路相连接的输出端为输出端口O1；所述第
四通道电路包括基于忆阻器的逻辑非门电路，输入端口I0与逻辑非门电路相连接，逻辑非
门电路的输出端为输出端口O4。本发明包括基于忆阻器的逻辑与门电路、逻辑或门电路、逻
辑非门电路以及逻辑异或电路，拥有两个功能，功能一为逻辑“1”个数统计，能够统计某一
时刻输入端口I3、I2、I1和I0的4个输入信号中逻辑“1”信号的个数，并以二进制形式输出统
计结果，输出结果分别为“000”、“001”、“010”、“011”、“100”，对应输出端口为O3、O2、O1；功能二为四位二进制数的奇偶判断，当输入端口I3、I2、I1和I0组成的输入信号为偶数时，输出信
号为逻辑“1”，反之当输入信号为奇数时，输出信号为逻辑“0”，对应输出端口为O0。
功能，输入端口I3和输入端口I2分别与第一与门电路的两个输入端相连接，输入端口I1和第
一与门电路的输出端分别与第二与门电路的输入端相连接，输入端口I0和第二与门电路的
输出端分别与第三与门电路的两个输入端相连接，第三与门电路的输出端为输出端口O3；
第一与门电路包括忆阻器M43、忆阻器M42和运算放大器OP24，输入端口I3和输入端口I2分别与
忆阻器M43、忆阻器M42的负极即M端口相连接，忆阻器M43、忆阻器M42的正极即P端口均与运算
放大器OP24的同相输入端相连接，运算放大器OP24的反相输入端连接参考电压Vref1.07，实现
了“I3·I2”所示的逻辑“与”运算，运算放大器OP24的输出端与第二与门电路相连接。所述第
二与门电路包括忆阻器M44、忆阻器M45和运算放大器OP25，输入端口I1和运算放大器OP24的输
出端分别与忆阻器M45、忆阻器M44的负极相连接，忆阻器M45、忆阻器M44的正极均与运算放大
器OP25的同相输入端相连接，运算放大器OP25的反相输入端连接参考电压Vref1.08，运算放大
器OP25的输出端与第二与门电路相连接；实现了“I3·I2·I1”所示的逻辑“与”运算。所述第
三与门电路包括忆阻器M47、忆阻器M46和运算放大器OP26，输入端口I0和运算放大器OP25的输
出端分别与忆阻器M47、忆阻器M46的负极相连接，忆阻器M46、忆阻器M47的正极均与运算放大
器OP26的同相输入端相连接，运算放大器OP26的反相输入端连接参考电压Vref1.09，运算放大
器OP26的输出端为输出端口O3，实现了“I3·I2·I1·I0”所示的逻辑“与”运算。第一通道电
路实现了逻辑表达式“O3＝I3·I2·I1·I0”所示的逻辑运算，含有6个忆阻器M42、M43、M44、
M45、M46、M47，3个运算放大器OP24、OP25、OP26以及3个参考电压Vref 1.07、Vref 1.08、Vref 1.09。
所示的逻辑运算。第二通道电路包含32个忆阻
器、19个运算放大器以及19个参考电压，分别是忆阻器M48、M49、M50、......、M78、M79，运算放大器OP27、OP28、OP29、......、OP44、OP45，参考电压Vref 1.10、Vref 1.11、Vref 3.06、Vref 3.07、Vref 1.12、Vref 1.13、Vref 2.10、Vref 3.08、Vref 3.09、Vref 1.14、Vref 1.15、Vref 2.11、Vref 3.10、Vref 3.11、Vref 1.16、Vref 1.17、Vref 2.12、Vref 1.18、Vref 2.13，第二通道电路可被分为四个模块。
门电路包括忆阻器M49、忆阻器M48和运算放大器OP27，输入端口I3和输入端口I2分别与忆阻器
M49、忆阻器M48的负极相连接，忆阻器M49、忆阻器M48的正极均与运算放大器OP27的同相输入
端相连接，运算放大器OP27的反相输入端连接参考电压Vref1.10，实现了“I3·I2”所示的逻辑
“与”运算；运算放大器OP27的输出端与第一逻辑异或电路相连接。所述第二逻辑与门电路为
以忆阻器为基础的第五与门电路，第五与门电路包括忆阻器M51、忆阻器M50和运算放大器
OP28，输入端口I1和输入端口I0分别与忆阻器M51、忆阻器M50的负极相连接，忆阻器M51、忆阻
器M50的正极均与运算放大器OP28的同相输入端相连接，运算放大器OP28的反相输入端连接
参考电压Vref1.11，实现了“I1·I0”所示的逻辑“与”运算；运算放大器OP27的输出端与第一逻
辑异或电路相连接。
与第一非门电路、第二非门电路相连接，第一非门电路和第五与门电路的输出端分别与第
六与门电路的输入端相连接，第二非门电路和第四与门电路的输出端分别与第七与门电路
的输入端相连接，第六与门电路的输出端和第七与门电路的输出端分别与第一或门电路的
两个输入端相连接，第一或门电路的输出端与逻辑或门电路相连接。所述第一非门电路包
括忆阻器M52和运算放大器OP29，忆阻器M52的负极与运算放大器OP27的输出端相连接，忆阻器
M52的正极与运算放大器OP29的反相输入端相连接，运算放大器OP29的同相输入端连接参考
电压Vref3.06，实现了 所示的逻辑“非”运算；运算放大器OP29的输出端连接第六与门
电路的输入端。所述第二非门电路包括忆阻器M53和运算放大器OP30，忆阻器M53的负极与运
算放大器OP28的输出端相连接，忆阻器M53的正极与运算放大器OP30的反相输入端相连接，运
算放大器OP30的同相输入端连接参考电压Vref3.07，实现了 所示的逻辑“非”运算；运
算放大器OP30的输出端连接第七与门电路的输入端；第六与门电路包括忆阻器M54、忆阻器
M55和运算放大器OP31，运算放大器OP29的输出端和运算放大器OP28的输出端分别与忆阻器
M54、忆阻器M55的负极相连接，忆阻器M54、忆阻器M55的正极均与运算放大器OP31的同相输入
端相连接，运算放大器OP31的反相输入端连接参考电压Vref1.12，实现 所示的
逻辑“与”运算；运算放大器OP31的输出端与第一或门电路相连接；所述第七与门电路包括忆
阻器M56、忆阻器M57和运算放大器OP32，运算放大器OP27的输出端和运算放大器OP30的输出端
分别与忆阻器M56、忆阻器M57的负极相连接，忆阻器M56、忆阻器M57的正极均与运算放大器
OP32的同相输入端相连接，运算放大器OP32的反相输入端连接参考电压Vref1.13，实现
所示的逻辑“与”运算；运算放大器OP32的输出端与第一或门电路相连接；所
述第一或门电路包括忆阻器M58、忆阻器M59和运算放大器OP33，运算放大器OP31的输出端和运
算放大器OP32的输出端分别与忆阻器M58、忆阻器M59的负极相连接，忆阻器M58、忆阻器M59的
正极均与运算放大器OP33的同相输入端相连接，运算放大器OP33的反相输入端连接参考电
压Vref2.10，实现了 所示的逻辑“或”运算，即
所示的逻辑“异或”运算；运算放大器OP33的输出端与第三逻辑与门电路相连接。
第二或门电路，输入端口I3和输入端口I2分别与第三非门电路、第四非门电路相连接，第三
非门电路的输出端和输入端口I2分别与第八与门电路的两个输入端相连接，第四非门电路
的输出端和输入端口I3分别与第九与门电路的两个输入端相连接，第八与门电路和第九与
门电路的输出端分别与第二或门电路的两个输入端相连接，第二或门的输出端连接第三逻
辑与门电路；所述第三非门电路包括忆阻器M60和运算放大器OP34，忆阻器M60的负极与输入
端口I3相连接，忆阻器M60的正极与运算放大器OP34的反相输入端相连接，运算放大器OP34的
同相输入端连接参考电压Vref3.08，实现了 所示的逻辑“非”运算，运算放大器OP34的输
出端连接第八与门电路的输入端；所述第四非门电路包括忆阻器M61和运算放大器OP35，忆
阻器M61的负极与输入端口I2相连接，忆阻器M61的正极与运算放大器OP35的反相输入端相连
接，运算放大器OP35的同相输入端连接参考电压Vref3.09，实现了 所示的逻辑“非”运
算；运算放大器OP35的输出端连接第九与门电路的输入端；所述第八与门电路包括忆阻器
M62、忆阻器M63和运算放大器OP36，运算放大器OP34的输出端和输入端口I2分别与忆阻器M62、
忆阻器M63的负极相连接，忆阻器M62、忆阻器M63的正极均与运算放大器OP36的同相输入端相
连接，运算放大器OP36的反相输入端连接参考电压Vref1.14，实现 所示的逻辑“与”运
算；运算放大器OP36的输出端与第二或门电路相连接；所述第九与门电路包括忆阻器M64、忆
阻器M65和运算放大器OP37，运算放大器OP35的输出端和输入端口I3分别与忆阻器M65、忆阻器
M64的负极相连接，忆阻器M65、忆阻器M64的正极均与运算放大器OP37的同相输入端相连接，运
算放大器OP37的反相输入端连接参考电压Vref1.15，实现 所示的逻辑“与”运算；运算
放大器OP37的输出端与第二或门电路相连接；所述第二或门电路包括忆阻器M66、忆阻器M67
和运算放大器OP38，运算放大器OP36的输出端和运算放大器OP37的输出端分别与忆阻器M66、
忆阻器M67的负极相连接，忆阻器M66、忆阻器M67的正极均与运算放大器OP38的同相输入端相
连接，运算放大器OP38的反相输入端连接参考电压Vref2.11，运算放大器OP38的输出端与第三
逻辑与门电路相连接；最终实现了 所示的逻辑“或”运算，即 所示
的逻辑“异或”运算。
输入端口I0和输入端口I1分别与第五非门电路、第六非门电路相连接，第五非门电路的输出
端和输入端口I1分别与第十与门电路的两个输入端相连接，第六非门电路的输出端和输入
端口I3分别与第十一与门电路的两个输入端相连接，第十与门电路和第十一与门电路的输
出端分别与第三或门电路的两个输入端相连接，第三或门的输出端与第三逻辑与门电路相
连接。所述第五非门电路包括忆阻器M68和运算放大器OP39，忆阻器M68的负极与输入端口I0
相连接，忆阻器M68的正极与运算放大器OP39的反相输入端相连接，运算放大器OP39的同相输
入端连接参考电压Vref3.10，实现了 所示的逻辑“非”运算；运算放大器OP39的输出端连
接第十与门电路的输入端；所述第六非门电路包括忆阻器M69和运算放大器OP40，忆阻器M69
的负极与输入端口I1相连接，忆阻器M69的正极与运算放大器OP40的反相输入端相连接，运算
放大器OP40的同相输入端连接参考电压Vref3.11，实现了 所示的逻辑“非”运算；运算放
大器OP40的输出端连接第十一与门电路的输入端。所述第十与门电路包括忆阻器M70、忆阻
器M71和运算放大器OP41，运算放大器OP39的输出端和输入端口I1分别与忆阻器M70、忆阻器M71
的负极相连接，忆阻器M70、忆阻器M71的正极均与运算放大器OP41的同相输入端相连接，运算
放大器OP41的反相输入端连接参考电压Vref1.16，实现 所示的逻辑“与”运算；运算放
大器OP41的输出端与第三或门电路相连接；所述第十一与门电路包括忆阻器M72、忆阻器M73
和运算放大器OP42，运算放大器OP40的输出端和输入端口I0分别与忆阻器M73、忆阻器M72的负
极相连接，忆阻器M73、忆阻器M72的正极均与运算放大器OP42的同相输入端相连接，运算放大
器OP42的反相输入端连接参考电压Vref1.17，运算放大器OP42的输出端与第三或门电路相连
接；实现 所示的逻辑“与”运算。所述第三或门电路包括忆阻器M74、忆阻器M75和运算
放大器OP43，运算放大器OP41的输出端和运算放大器OP42的输出端分别与忆阻器M74、忆阻器
M75的负极相连接，忆阻器M74、忆阻器M75的正极均与运算放大器OP43的同相输入端相连接，运
算放大器OP43的反相输入端连接参考电压Vref2.12，运算放大器OP43的输出端与第三逻辑与门
电路相连接。最终实现了 所示的逻辑“或”运算，即 所示的逻辑“异
或”运算。
M76、忆阻器M77和运算放大器OP44，运算放大器OP38的输出端和运算放大器OP43的输出端分别
与忆阻器M76、忆阻器M77的负极相连接，忆阻器M76、忆阻器M77的正极均与运算放大器OP44的
同相输入端相连接，运算放大器OP44的反相输入端连接参考电压Vref1.18，运算放大器OP44的
输出端与逻辑或门电路相连接；实现了 所示的逻辑“与”运算。所述逻
辑或门电路为第四或门电路，第四或门电路包括忆阻器M78、忆阻器M79和运算放大器OP45，运
算放大器OP33的输出端和运算放大器OP44的输出端分别与忆阻器M78、忆阻器M79的负极相连
接，忆阻器M78、忆阻器M79的正极均与运算放大器OP45的同相输入端相连接，运算放大器OP45
的反相输入端连接参考电压Vref2.13，运算放大器OP45的输出端位输出端口O2。实现了
所示的逻辑“或”运算。
所示的逻辑运算。如图6所示，所述第四逻辑异或电路包括第七
非门电路、第八非门电路、第十三与门电路、第十四与门电路和第五或门电路，第二逻辑异
或电路的输出端即运算放大器OP38的输出端和第三逻辑异或电路的输出端即运算放大器
OP43的输出端分别与第七非门电路、第八非门电路相连接，第七非门电路的输出端和运算放
大器OP43的输出端分别与第十三与门电路的两个输入端相连接，第八非门电路的输出端和
运算放大器OP38的输出端分别与第十四与门电路的两个输入端相连接，第十三与门电路和
第十四与门电路的输出端分别与第五或门电路的两个输入端相连接，第五或门的输出端为
输出端口O1；所述第七非门电路包括忆阻器M80和运算放大器OP46，忆阻器M80的负极与运算
放大器OP38的输出端相连接，忆阻器M80的正极与运算放大器OP46的反相输入端相连接，运算
放大器OP39的同相输入端连接参考电压Vref3.12，运算放大器OP46的输出端连接第十三与门电
路的输入端；实现了 所示的逻辑“非”运算。所述第八非门电路包括忆阻器M81和
运算放大器OP47，忆阻器M81的负极与运算放大器OP43的输出端相连接，忆阻器M81的正极与运
算放大器OP47的反相输入端相连接，运算放大器OP47的同相输入端连接参考电压Vref3.13，运
算放大器OP47的输出端连接第十四与门电路的输入端；实现了 所示的逻辑“非”运
算。所述第十三与门电路包括忆阻器M82、忆阻器M83和运算放大器OP48，运算放大器OP46和运
算放大器OP43的输出端分别与忆阻器M82、忆阻器M83的负极相连接，忆阻器M82、忆阻器M83的
正极均与运算放大器OP48的同相输入端相连接，运算放大器OP48的反相输入端连接参考电
压Vref1.19，运算放大器OP48的输出端与第五或门电路相连接；实现 所示
的逻辑“与”运算。所述第十四与门电路包括忆阻器M84、忆阻器M85和运算放大器OP49，运算放
大器OP47和运算放大器OP38的输出端分别与忆阻器M85、忆阻器M84的负极相连接，忆阻器M84、
忆阻器M85的正极均与运算放大器OP49的同相输入端相连接，运算放大器OP49的反相输入端
连接参考电压Vref1.20，运算放大器OP49的输出端与第五或门电路相连接；实现
所示的逻辑“与”运算。所述第五或门电路包括忆阻器M86、忆阻器M87和
运算放大器OP50，运算放大器OP48和运算放大器OP49的输出端分别与忆阻器M86、忆阻器M87的
负极相连接，忆阻器M86、忆阻器M87的正极均与运算放大器OP50的同相输入端相连接，运算放
大器OP50的反相输入端连接参考电压Vref2.14，运算放大器OP50的输出端为输出端口O1。最终
实现了 所示的逻辑“或”运算，即
所示的逻辑“异或”运算。第三通道电路包含8个忆阻器、5个运算放大
器以及5个参考电压，分别是忆阻器M80、M81、M82、......、M86、M87，运算放大器OP46、OP47、OP48、OP49、OP50，参考电压Vref 3.12、Vref 3.13、Vref 1.19、Vref 1.20、Vref 2.14。
1个参考电压，分别是忆阻器M88，运放OP51以及参考电压Vref 3.14。如图7所示，所述逻辑非门
电路为以忆阻器为基础的第九非门电路，第九非门电路包括忆阻器M88和运算放大器OP51，
输入端口I0与忆阻器M88的负极相连接，忆阻器M88的正极均与运算放大器OP51的反相输入端
相连接，运算放大器OP51的同相输入端连接参考电压Vref3.14，运算放大器OP51的输出端为输
出端口O0。实现了 所示的逻辑“非”运算。
通道电路的忆阻器M80、M81、M82、......、M86、M87，运算放大器OP46、OP47、OP48、OP49、OP50，参考电压Vref 3.12、Vref 3.13、Vref 1.19、Vref 1.20、Vref 2.14实现逻辑异或运算。第四通道电路的忆阻器M88、运算放大器OP51以及参考电压Vref 3.14实现逻辑非运算。
入信号进行编码，经过处理输出一个编码结果，所输出的编码结果表示对输入信号所作出
的编码操作，并运用SPICE仿真软件进行验证，如图8所示。I3、I2、I1、I0为信号的输入端，O3、
O2、O1、O0为信号的输出端。
压，包含以忆阻器为基础的14个与门逻辑功能电路、5个或门逻辑功能电路以及9个非门逻
辑功能电路，其中存在4个异或逻辑功能电路。本发明的编码器电路拥有高集成度、低功耗、
高速的特点，极大的提升了编码器的性能。