一种时间域ADC全摆幅前端电路转让专利
申请号 : CN201910745820.6
文献号 : CN110690900B
文献日 : 2021-07-02
发明人 : 刘马良 , 朱禹 , 朱樟明 , 杨银堂
申请人 : 西安电子科技大学
摘要 :
权利要求 :
1.一种时间域ADC全摆幅前端电路,其特征在于,包括:第一比较器(COM1)、数字编码模块(1)、第一核心电路(2)和第二核心电路(3),其中,所述第一比较器(COM1)的负输入端输入第一差分信号(VIN_N),正输入端输入第二差分信号(VIN_P),输出端连接所述数字编码模块(1)的输入端(in),所述第一比较器(COM1)用于判断所述第一差分信号(VIN_N)和所述第二差分信号(VIN_P)的大小,并输出判断结果;
所述数字编码模块(1)的第一输出端(O1)连接所述第一核心电路(2),第二输出端(O2)连接所述第二核心电路(3),所述数字编码模块(1)用于根据所述判断结果向所述第一核心电路(2)输出第一数字信号,向所述第二核心电路(3)输出第二数字信号;
所述第一核心电路(2)包括第一选择开关(Ssel),所述第一选择开关(Ssel)根据所述第一数字信号选择电压信号,所述第一核心电路(2)根据选择的所述电压信号对输入的所述第一差分信号(VIN_N)进行采样处理并输出Start信号;
所述第二核心电路(3)包括第二选择开关(Ssel’),所述第二选择开关(Ssel’)根据所述第二数字信号选择电压信号,所述第二核心电路(3)根据选择的所述电压信号对输入的所述第二差分信号(VIN_P)进行采样处理并输出Stop信号;
所述第一核心电路(2)还包括第一栅压自举开关单元(21)、第一开关管(S1)、第二开关管(S2)、第一采样电容(C1)、第三开关管(S3)、第四开关管(S4)和第二比较器(COM2),其中,所述第一栅压自举开关单元(21)连接所述第一开关管(S1)的栅极,用于控制所述第一开关管(S1)的开启和关断;
所述第一开关管(S1)的源极输入所述第一差分信号(VIN_N);
所述第一采样电容(C1)连接在所述第一开关管(S1)的漏极与所述第二比较器(COM2)的正输入端之间;
所述第二开关管(S2)的漏极连接所述第一开关管(S1)的漏极,源极连接所述第一选择开关(Ssel)的一端,所述第一选择开关(Ssel)的另一端根据所述第一数字信号选择连接第一电压信号端(‑Vref/2)或接地端(GND);
所述第三开关管(S3)的漏极连接所述第二比较器(COM2)的正输入端,源极连接所述接地端(GND);
所述第二比较器(COM2)的负输入端输入阈值电压(VTH),输出端输出所述Start信号;
所述第四开关管(S4)的一端连接电源电压(Vdd),另一端连接所述第二比较器(COM2)的正输入端;
所述第一选择开关(Ssel)包括第一NMOS管(Mn1)和第二NMOS管(Mn2),所述第一NMOS管(Mn1)和所述第二NMOS管(Mn2)的漏极均连接所述第二开关管(S2)的源极,栅极均连接所述数字编码模块(1)的第一输出端(O1),所述第一NMOS管(Mn1)的源极连接所述第一电压信号端(‑Vref/2),所述第二NMOS管(Mn2)的源极连接所述接地端(GND)。
2.根据权利要求1所述的时间域ADC全摆幅前端电路,其特征在于,所述第二核心电路(3)还包括第二栅压自举开关单元(31)、第五开关管(S5)、第六开关管(S6)、第二采样电容(C2)、第七开关管(S7)、第八开关管(S8)和第三比较器(COM3),其中,所述第二栅压自举开关单元(31)连接所述第五开关管(S5)的栅极,用于控制所述第五开关管(S5)的开启和关断;
所述第五开关管(S5)的源极输入所述第二差分信号(VIN_P);
所述第二采样电容(C2)连接在所述第五开关管(S5)的漏极与所述第三比较器(COM3)的正输入端之间;
所述第六开关管(S6)的漏极连接所述第五开关管(S5)的漏极,源极连接所述第二选择开关(Ssel’)的一端,所述第二选择开关(Ssel’)的另一端根据所述第二数字信号选择连接所述第一电压信号端(‑Vref/2)或所述接地端(GND);
所述第七开关管(S7)的漏极连接所述第三比较器(COM3)的正输入端,源极连接所述接地端(GND);
所述第三比较器(COM3)负输入端输入所述阈值电压(VTH),输出端输出所述Stop信号;
所述第八开关管(S8)的一端连接所述电源电压(Vdd),另一端连接所述第三比较器(COM3)的正输入端。
3.根据权利要求2所述的时间域ADC全摆幅前端电路,其特征在于,所述第二选择开关(Ssel’)包括第三NMOS管(Mn3)和第四NMOS管(Mn4),所述第三NMOS管(Mn3)和所述第四NMOS管(Mn4)的漏极均连接所述第六开关管(S6)的源极,栅极均连接所述数字编码模块(1)的第二输出端(O2),所述第三NMOS管(Mn3)的源极连接所述第一电压信号端(‑Vref/2),所述第四NMOS管(Mn4)的源极连接所述接地端(GND)。
4.根据权利要求2所述的时间域ADC全摆幅前端电路,其特征在于,所述第二开关管(S2)、所述三开关管(S3)、所述六开关管(S6)和所述第七开关管(S7)均为NMOS管,且其衬底均连接负电位。
5.根据权利要求1所述的时间域ADC全摆幅前端电路,其特征在于,所述数字编码模块(1)还包括第三输出端(O3),所述第三输出端(O3)连接后端时间数字转换器。
说明书 :
一种时间域ADC全摆幅前端电路
技术领域
背景技术
使用VTC(Voltage‑to‑Time Converter,电压时间转换器)将电压信号转换为两脉冲沿的时
间差,再由TDC(Time‑to‑Digital Converter,时间数字转换器)量化时间间隔,最终得到数
字码输出。时间域ADC由于面积小、功耗低,同时兼容中速高精度、高速中精度设计等优点,
相较于电压域ADC,具有更优的性能及应用前景。
等,这些噪声是由环境以及制造工艺引入的,如果提高VTC的输入摆幅可以有效压低噪底,
进一步地提高ADC的信噪失真比(SNDR)。而目前,传统的VTC设计电路存在输入摆幅过小的
问题,限制了VTC整体的信噪比特性。
发明内容
第二差分信号的大小,并输出判断结果;
信号,向所述第二核心电路输出第二数字信号;
行采样处理并输出Start信号;
行采样处理并输出Stop信号。
地端;
字编码模块的第一输出端,所述第一NMOS管的源极连接所述第一电压信号端,所述第二
NMOS管的源极连接所述接地端。
或所述接地端;
字编码模块的第二输出端,所述第三NMOS管的源极连接所述第一电压信号端,所述第四
NMOS管的源极连接所述接地端。
字信号,选择开关管根据所述数字信号选择‑Vref/2电压或者0电压,使得A端处的电压始终
在Vref/2以下,从而扩宽了输入信号摆幅。
更明显易懂,以下特举较佳实施例,并配合附图,详细说明如下。
附图说明
具体实施方式
采取的技术手段及功效进行更加深入且具体地了解,然而所附附图仅是提供参考与说明之
用,并非用来对本发明的技术方案加以限制。
一种传统电压时间转换器的电路图,如图所示,传统的时间域ADC全摆幅前端电路的工作过
程如下,当φ1e信号上拉时,A端被置地,φ1信号控制的开关管打开,输入信号Vin给采样电
容C充电,电压信号存储在B端,采集得到此时的电压信息。当φ1e信号下拉时,φ1信号控制
的开关管关断,B端与信号输入端断开。当φ2e信号上拉时,B端被置地,此时采样电容C的两
端全部断开连接,电压信号的负值被顶到A端。随后恒定电流源对A端以恒定速率充电,A端
电压线性上拉,在此过程中,比较器COM得到翻转的脉冲信号。
管在饱和区,电流源大小基本恒定不变。而在深亚微米工艺下,电源电压下非常小,从A端到
电源电压Vdd之间,级联三个晶体管,两个共源共栅的晶体管,一个开关管,由于是三个晶体
管级联,使得A的电压裕度很小,这是因为一方面共源共栅管要保持在饱和区,两个过驱动
电压再加一定冗余量,另一方面,开关管(PMOS管)栅极电压等于电源电压Vdd时,能够工作
在深线性区。由于受到以上两方面因素的限制,使得传统的VTC输入信号范围最多达到0到
500mV(电源电压Vdd典型值为1.05V或者1.1V)。
一核心电路2和第二核心电路3,其中,第一比较器COM1的负输入端输入第一差分信号VIN_
N,正输入端输入第二差分信号VIN_P,输出端连接数字编码模块1的输入端in,第一比较器
COM1用于判断第一差分信号VIN_N和第二差分信号VIN_P的大小,并输出判断结果;数字编
码模块1的第一输出端O1连接第一核心电路2,第二输出端O2连接第二核心电路3,数字编码
模块1用于根据所述判断结果向第一核心电路2输出数字信号,向第二核心电路3输出第二
数字信号;第一核心电路2包括第一选择开关Ssel,第一选择开关Ssel根据所述第一数字信号
选择电压信号,第一核心电路2根据选择的所述电压信号对输入的第一差分信号VIN_N进行
采样处理输出Start信号;第二核心电路3包括第二选择开关Ssel’,第二选择开关Ssel’根据
所述第二数字信号选择电压信号,第二核心电路3根据选择的所述电压信号对输入的第二
差分信号VIN_P进行采样处理输出Stop信号。
那么,第一比较器COM1充当了一个粗量化的一位模数转换器,用于预先判断所述输入信号
的电压范围,并将判断结果传送至数字编码模块1中进行下一步处理。具体地,当第一差分
信号VIN_N大于第二差分信号VIN_P,第一比较器COM1输出的判断结果为1;当第二差分信号
VIN_P大于第一差分信号VIN_N时,第一比较器COM1输出的判断结果为0。当所述判断结果为
1时,表示输入第一核心电路2内的第一差分信号VIN_N的范围在Vref/2到Vref之间,输入第
二核心电路3内的第二差分信号VIN_P的范围在0到Vref/2之间;当所述判断结果为0时,表
示输入第一核心电路2内的第一差分信号VIN_N的0到Vref/2之间,输入第二核心电路3内的
第二差分信号VIN_P的范围在Vref/2到Vref之间。
端O3的输出信号用于表示输入信号电压大小的区间。具体地,当所述判断结果为1,数字编
码模块1的第一输出端O1输出的第一数字信号为1,第二输出端O2输出的第二数字信号为0,
第三输出端O3输出的第三数字信号为1;当所述判断结果为0,数字编码模块1的第一输出端
O1输出的第一数字信号为0,第二输出端O2输出的第二数字信号为1,第三输出端O3输出的
第三数字信号为0。
图。如图所示,第一核心电路2还包括第一栅压自举开关单元21、第一开关管S1、第二开关管
S2、第一采样电容C1、第三开关管S3、第四开关管S4和第二比较器COM2,其中,第一栅压自举
开关单元21连接第一开关管S1的栅极,用于控制第一开关管S1的开启和关断;第一开关管
S1为NMOS管,其源极输入第一差分信号VIN_N;第一采样电容C1连接在第一开关管S1的漏极
与第二比较器COM2的正输入端之间;第二开关管S2的漏极连接第一开关管S1的漏极,源极
连接第一选择开关Ssel的一端,第一选择开关Ssel的另一端根据所述第一数字信号选择连接
第一电压信号端‑Vref/2或接地端GND;第三开关管S3的漏极连接第二比较器COM2的正输入
端,源极连接接地端GND;第二比较器COM2的负输入端输入阈值电压VTH,输出端输出所述
Start信号;第四开关管S4为PMOS管,其源极连接电源电压Vdd,漏极连接第二比较器COM2的
正输入端。
出端O1,第一NMOS管Mn1的源极连接第一电压信号端‑Vref/2,第二NMOS管Mn2的源极连接接
地端GND。第二开关管S2通过开启和关断来控制第一采样电容C1的一端(第一核心电路中B
端)位置的电压大小,第三开关管S3通过开启和关断来控制第一采样电容C1的另一端(第一
核心电路中A端)位置的电压大小。
栅压自举开关单元31连接第五开关管S5的栅极,用于控制第五开关管S5的开启和关断;第
五开关管S5为NMOS管,其源极输入第二差分信号VIN_P;第二采样电容C2连接在第五开关管
S5的漏极与第三比较器COM3的正输入端之间;第六开关管S6的漏极连接第五开关管S5的漏
极,源极连接第二选择开关Ssel’的一端,第二选择开关Ssel’的另一端根据所述第二数字信
号选择连接第一电压信号端‑Vref/2或接地端GND;第七开关管S7的漏极连接第三比较器
COM3的正输入端,源极连接接地端GND;第三比较器COM3负输入端输入阈值电压VTH,输出端
输出所述Stop信号;第八开关管S8为PMOS管,其源极连接电源电压Vdd,漏极连接第三比较
器COM3的正输入端。
出端O2,第三NMOS管Mn3的源极连接第一电压信号端‑Vref/2,第四NMOS管Mn4的源极连接接
地端GND。第六开关管S6通过开启和关断来控制第二采样电容C2的一端(第二核心电路中B
端)位置的电压大小,第七开关管S7通过开启和关断来控制第二采样电容C2的另一端(第二
核心电路中A端)位置的电压大小。
Vdd,即输入电压与电源电压之和,具体结构为本领域常用电路,在此不再赘述。从上述对传
统VTC的工作原理描述中可知,传统结构中的开关管在导通时其栅压信号是恒定的值,源漏
两端电压差很小。开关管在导通时,工作在线性区,此时电流与电压的关系可以表述为,
压自举开关单元控制的开关管,也就是采用栅压自举开关单元控制开关管,经过栅压自举
开关单元处理,电路中开关管的栅压在导通状态下为Vin+Vdd,在关闭状态下为0。由于源漏
电压不变,因此开关管的导通电阻也基本保持不变,即导通电阻是个常数,不会引起信号失
真,保证了VTC电路的线性度。
出1,此时输入第一核心电路2内的第一差分信号VIN_N的范围在Vref/2到Vref之间,数字编
码模块1的第一输出端O1输出的第一数字信号为1,第一选择开关管Ssel选择连接第一电压
信号端‑Vref/2,也就是电压为‑Vref/2,那么根据电荷守恒定律,在充电的初始阶段,A端电
压为‑Vin+Vref/2;当第一差分信号VIN_N小于第二差分信号VIN_P时,第一比较器COM1输出
0,此时输入第一核心电路2内的第一差分信号VIN_N的范围在0到Vref/2之间,数字编码模
块1的第一输出端O1输出的第一数字信号为0,第一选择开关管Ssel选择连接接地端GND,也
就是电压为0,那么根据电荷守恒定律,在充电的初始阶段,A端电压为‑Vin。第二核心电路3
的工作原理与第一核心电路2的工作原理一致,在此不再赘述。
实施例的时间域ADC全摆幅前端电路扩宽了输入信号摆幅。
数字信号,选择开关管根据所述数字信号选择‑Vref/2电压或者0电压,使得A端处的电压始
终在Vref/2以下,从而扩宽了输入信号摆幅。
中,φ1信号输入第一栅压自举开关单元21,第一栅压自举开关单元21对φ1信号进行处理
后控制第一开关管S1的开启和关断,φ2e信号用于控制第二开关管S2的开启和关断,φ1e
信号用于控制第三开关管S3的开启和关断,φ2信号用于控制第四开关管S4的开启和关断。
压信号存储在B端,采集得到此时的电压信息。当φ1e信号下拉时,φ1信号通过第一栅压自
举开关单元21的处理后,控制关断第一开关管S1,B端与信号输入端断开。当φ2e信号上拉
时,B端被拉到第一选择开关Ssel选择的电平上,此时第一采样电容C1的A、B两端全部断开。
当第一选择开关Ssel接收的信号为1时,选择连接第一电压信号端‑Vref/2,即选择输入‑
Vref/2电压,此时A端电压值为‑Vin+Vref/2(Vin表示输入信号的电压);当第一选择开关
Ssel接收的信号为0时,选择连接接地端GND,即选择输入0电压,此时A端电压值为‑Vin。之
后,φ2信号控制第四开关管S4开启,对A端以恒定速率充电,A端电压线性上拉,在此过程
中,第二比较器COM2得到翻转的脉冲信号。
不脱离本发明构思的前提下,还可以做出若干简单推演或替换,都应当视为属于本发明的
保护范围。