本发明公开了一种基于FPGA的数字射频发射机，包括变频及编码模块、射频数模转换模块、合路滤波模块以及电调滤波模块。所述基于FPGA的数字射频发射机主要工作流程如下：数字基带信号经过LUT映射模块的变频和编码处理后得到为特定频段的1比特数字信号，通过射频数模转换模块转变为模拟射频信号，通过合路滤波模块以及电调滤波模块滤除模拟射频信号中噪声成分。本发明除了合路滤波模块和电调滤波模块，其他处理模块都是基于FPGA的数字模块；可定义特定频率和带宽的信号，调频范围宽，集成度高，以满足现代无线通信发射机的需求。
1.一种基于FPGA的数字射频发射机，其特征在于，包括变频及编码模块、射频数模转换模块、合路滤波模块以及电调滤波模块；
所述变频及编码模块，用于将数字基带信号通过基于查找表的编码方法转换成数字射频信号，同时实现将多比特数字信号压缩为1比特数字信号的转换；
所述变频及编码模块包括插值滤波模块、数字搬频模块、极坐标转换模块、LUT映射模块和频率切换模块，其中，
所述插值滤波模块，用于将数字基带信号通过插值以及滤波处理变为采样率较高的数字信号，实现信号的上采样处理；
所述数字搬频模块，利用数字搬频信号与提高采样率后的数字信号进行乘积运算，实现基带信号的搬频处理；
所述极坐标转换模块，利用CORDIC算法将直角坐标系下的信号转换为极坐标系下的信号，转换得到信号的幅度信息与相位信息用于所述LUT映射模块查找地址；
所述LUT映射模块，用于对极坐标系下的信号进行编码转换，通过查找表方法，将信号的每一个复数数据变换为对应的N时间分段1比特数字脉冲信号，而且输出信号可在宽带宽范围内灵活跳频，实现数字射频信号的输出；
所述频率切换模块，用于控制影响载波频率的数字搬频模块和LUT映射模块中与频率相关的变量参数，实现对数字搬频频率和输出信号中心频率的切换；
所述数模转换模块，用于将数字信号转变为模拟信号，实现模拟射频信号的输出；
所述合路滤波模块，用于将所述射频数模转换模块的多路模拟射频信号合路输出，实现对模拟射频信号的近端噪声的抑制；
2.根据权利要求1所述基于FPGA的数字射频发射机，其特征在于，所述插值滤波模块中，所述数字基带信号原始采样率为Fbb，插值滤波器的插值倍数为K，则插值滤波后信号采样率提高为Fupsample＝Fbb*K；
若上采样后采样频率达到GHz以上，为了降低FPGA中的时钟工作频率，则将插值滤波过程进行多相处理，多相处理路数为M时，单路插值滤波的工作频率为Fupsample/M。
3.根据权利要求2所述基于FPGA的数字射频发射机，其特征在于，所述数字搬频模块中，搬频的位置与输出信号的中心频率Fc相关，搬频因子表达式为：j*(n‑1)*mod(k,1)*2πe
其中n为数字信号的时间序号，k是搬频系数，mod()为求余函数，则有中心频率Fc＝k*Fupsample；
若需进行多相处理，所述数字搬频模块对多相插值滤波得到的M路上采样信号分别进行搬频。
4.根据权利要求1所述基于FPGA的数字射频发射机，其特征在于，所述极坐标转换模块中，极坐标转换后信号的幅度值和相位值分别为B1和B2，查找表地址与信号幅度和相位之间满足一定逻辑转换关系，可通过二维转换函数LUT(B1,B2)求得，本质上是每个量化点与每个映射复数点的一一对应关系。
5.根据权利要求4所述基于FPGA的数字射频发射机，其特征在于，所述LUT映射模块中，LUT映射算法的映射关系式为：
其中c(n)为映射复数点，对应基带信号的不同幅度和相位，n为其序号，x(t)为连续时间下的脉冲信号，fc为载波频率，t为脉冲信号的时间，T为一个脉冲信号的周期。
6.根据权利要求5所述基于FPGA的数字射频发射机，其特征在于，所述LUT映射模块中，查找表的制作根据一定规则选取映射复数点及对应脉冲序列进行映射，选取规则满足：min|qi‑c(n)|
其中qi为第i个极坐标量化点，将每个量化点与所有的映射复数点的进行比较，求取每个量化点与之距离最接近的映射点，即可将这些映射点近似等效为理想的量化点，并将选择的映射点对应的脉冲序列存储于查找表中；
在数字系统中时域是离散的，每个脉冲周期都会被量化成N个时间分段，每个映射复数点对应一个N分段的数字脉冲序列；
时间分段N越大，产生数字脉冲序列的种类越多，而且可供选择的映射复数点越多，为2^N个；
时间分段N越大，编码后信号的采样率越高，上采样信号采样率为Fupsample，则编码后数字射频信号采样率为Fs＝Fupsample*N；
当输出信号的中心频率Fc不同时，信号与脉冲序列的映射关系不同，每个频点的映射关系对应一个查找表，通过改变查找表可实现输出信号的中心频率在0～Fs/2范围内灵活变频。
7.根据权利要求1所述基于FPGA的数字射频发射机，其特征在于，所述射频数模转换模块具有基于FPGA的SERDES端口，用于实现并串转换，将低速率并行信号转换为高速串行信号输出，实现数字射频信号到模拟射频信号的转换。
8.根据权利要求1所述基于FPGA的数字射频发射机，其特征在于，所述合路滤波模块具有基于FPGA的多个幅度和相位可以控制的SERDES端口，将所述射频数模转换模块的多路模拟射频信号合路输出，等效FIR滤波器，实现对模拟射频信号的近端滤波；
所述合路滤波模块等效为FIR滤波器的频域表达式为：其中H(f)为合路频率响应，an为每路SERDES输出端口的幅度系数，dn为每路SERDES输出端口的相位系数，f表示频率，M为合路器路数，具体不同频段的系数可根据帕克斯‑麦克莱伦算法进行选择。
9.根据权利要求1或8所述基于FPGA的数字射频发射机，其特征在于，所述合路滤波模块包括相位控制模块、幅度控制模块和合路器，其中，所述相位控制模块，用于对SERDES的高速串行输出进行相位控制，通过并行字令SERDES的串行输出延迟相应的单位时间；
所述幅度控制模块，用于对SERDES输出幅度进行控制；
所述合路器，用于SERDES端口直接与合路器输入进行连接，实现多路模拟射频信号的合路输出。
一种基于FPGA的数字射频发射机
技术领域
[0001] 本发明涉及通信技术领域，具体涉及一种基于FPGA的数字射频发射机。
背景技术
[0002] 随着无线通信系统的发展，出现了对于不同的频段、速率、制式标准的信号进行不同的编码和调制等处理的需求，传统的模拟发射机集成度低，灵活性、扩展性都比较差，难
以满足不同场合的需求。基于数字电路的数字发射机，基带信号处理、信号编码以及搬频操
作等在数字域中处理，且输出信号的中心频率灵活可控。数字发射机的软件开放性打破硬
件对传统发射机的限制，具有更高的灵活性、可重构性以及效率。
[0003] 传统的无线电发射机通常由数模转换器、本地振荡器、搬频器、模拟滤波器等多级模拟器件联合产生模拟中射频信号，这些器件和电路约束了信号的带宽，限制了传输速率，
而且难以实现在不同场景、不同频段的灵活变频。为了提高灵活性，模拟发射机需要增加更
多的硬件电路模块，但导致产品成本增加，设计复杂度提高。
[0004] 目前，数字发射机按照常用调制方式分为基于△Σ调制的数字发射机和基于PWM调制的数字发射机。基于带通△Σ调制的数字发射机只需要调整△Σ调制参数可以实现跳
频，但缺点在于△Σ调制结构中存在反馈环路，因此实现高采样频率的带通△Σ调制十分
困难；基于PWM调制的数字发射机的优点在于PWM调制就是一个简单的前向比较器，PWM逻辑
更容易设计和实现更高的速率，但其噪声整形效果不够好，引入接近载波频率的高功率谐
波噪声，需要外加使用窄带滤波器来抑制带外噪声。
发明内容
[0005] 本发明的目的是为了解决传统无线发射机中的上述缺陷，提出一种FPGA数字射频发射机，以适应不同调制形式的信号和不同的发射频段需求，从而满足现代无线发射机的
需求
[0006] 为了达到上述目的，本发明采用以下技术方案：
[0007] 本发明公开了一种基于FPGA的数字射频发射机，包括变频及编码模块、射频数模转换模块、合路滤波模块以及电调滤波模块；
[0008] 所述变频及编码模块，用于将数字基带信号通过基于查找表的编码方法转换成数字射频信号，同时实现将多比特数字信号压缩为1比特数字信号的转换；
[0009] 所述数模转换模块，用于将数字信号转变为模拟信号，实现模拟射频信号的输出；
[0010] 所述合路滤波模块，用于将所述射频数模转换模块的多路模拟射频信号合路输出，实现对模拟射频信号的近端噪声的抑制；
[0011] 所述电调滤波模块，用于对电调滤波器的通带调节，滤除模拟射频信号的远端噪声。
[0012] 作为优选的技术方案，所述变频及编码模块包括插值滤波模块、数字搬频模块、极坐标转换模块、LUT映射模块和频率切换模块，其中，
[0013] 所述插值滤波模块，用于将数字基带信号通过插值以及滤波处理变为采样率较高的数字信号，实现信号的上采样处理；
[0014] 所述数字搬频模块，利用数字搬频信号与提高采样率后的数字信号进行乘积运算，实现基带信号的搬频处理；
[0015] 所述极坐标转换模块，利用CORDIC算法将直角坐标系下的信号转换为极坐标系下的信号，转换得到信号的幅度信息与相位信息用于所述LUT映射模块查找地址；
[0016] 所述LUT映射模块，用于对极坐标系下的信号进行编码转换，通过查找表方法，将信号的每一个复数数据变换为对应的N时间分段1比特数字脉冲信号，而且输出信号可在宽
带宽范围内灵活跳频，实现数字射频信号的输出；
[0017] 所述频率切换模块，用于控制影响载波频率的数字搬频模块和LUT映射模块中与频率相关的变量参数，实现对数字搬频频率和输出信号中心频率的切换。
[0018] 作为优选的技术方案，所述插值滤波模块中，所述数字基带信号原始采样率为Fbb，插值滤波器的插值倍数为K，则插值滤波后信号采样率提高为Fupsample＝Fbb*K；
[0019] 若上采样后采样频率达到GHz以上，为了降低FPGA中的时钟工作频率，则将插值滤波过程进行多相处理，多相处理路数为M时，单路插值滤波的工作频率为Fupsample/M。
[0020] 作为优选的技术方案，所述数字搬频模块中，搬频的位置与输出信号的中心频率Fc相关，搬频因子表达式为：
[0021] ej*(n‑1)*mod(k,1)*2π
[0022] 其中n为数字信号的时间序号，k是搬频系数，mod()为求余函数，则有中心频率Fc＝k*Fupsample；
[0023] 若需进行多相处理，所述数字搬频模块对多相插值滤波得到的M路上采样信号分别进行搬频。
[0024] 作为优选的技术方案，所述极坐标转换模块中，极坐标转换后信号的幅度值和相位值分别为B1和B2，查找表地址与信号幅度和相位之间满足一定逻辑转换关系，可通过二
维转换函数LUT(B1,B2)求得，本质上是每个量化点与每个映射复数点的一一对应关系。
[0025] 作为优选的技术方案，所述LUT映射模块中，LUT映射算法的映射关系式为：
[0026]
[0027] 其中c(n)为映射复数点，对应基带信号的不同幅度和相位，n为其序号，x(t)为连续时间下的脉冲信号，fc为载波频率，t为脉冲信号的时间，T为一个脉冲信号的周期。
[0028] 作为优选的技术方案，所述LUT映射模块中，查找表的制作根据一定规则选取映射复数点及对应脉冲序列进行映射，选取规则满足：
[0029] min|qi‑c(n)|
[0030] 其中qi为第i个极坐标量化点，将每个量化点与所有的映射复数点的进行比较，求取每个量化点与之距离最接近的映射点，即可将这些映射点近似等效为理想的量化点，并
将选择的映射点对应的脉冲序列存储于查找表中；
[0031] 在数字系统中时域是离散的，每个脉冲周期都会被量化成N个时间分段，每个映射复数点对应一个N分段的数字脉冲序列；
[0032] 时间分段N越大，产生数字脉冲序列的种类越多，而且可供选择的映射复数点越多，为2^N个；
[0033] 时间分段N越大，编码后信号的采样率越高，上采样信号采样率为Fupsample，则编码后数字射频信号采样率为Fs＝Fupsample*N；
[0034] 当输出信号的中心频率Fc不同时，信号与脉冲序列的映射关系不同，每个频点的映射关系对应一个查找表，通过改变查找表可实现输出信号的中心频率在0～Fs/2范围内
灵活变频。
[0035] 作为优选的技术方案，所述射频数模转换模块具有基于FPGA的SERDES端口，用于实现并串转换，将低速率并行信号转换为高速串行信号输出，实现数字射频信号到模拟射
频信号的转换。
[0036] 作为优选的技术方案，所述合路滤波模块具有基于FPGA的多个幅度和相位可以控制的SERDES端口，将所述射频数模转换模块的多路模拟射频信号合路输出，等效FIR滤波
器，实现对模拟射频信号的近端滤波；
[0037] 所述合路滤波模块等效为FIR滤波器的频域表达式为：
[0038]
[0039] 其中H(f)为合路频率响应，M为合路器路数，f表示频率，an为每路SERDES输出端口的幅度系数，dn为每路SERDES输出端口的相位系数，具体不同频段的系数可根据帕克斯‑麦
克莱伦算法进行选择。
[0040] 作为优选的技术方案，所述合路滤波模块包括相位控制模块、幅度控制模块和合路器，其中，
[0041] 所述相位控制模块，用于对SERDES的高速串行输出进行相位控制，通过并行字令SERDES的串行输出延迟相应的单位时间；
[0042] 所述幅度控制模块，用于对SERDES输出幅度进行控制；
[0043] 所述合路器，用于SERDES端口直接与合路器输入进行连接，实现多路模拟射频信号的合路输出。
[0044] 本发明与现有技术相比，具有如下优点和有益效果：
[0045] 1、本发明的FPGA数字射频发射机系统分布模块化，可重构性高，系统主要的信号处理模块均在FPGA平台内实现，外加模拟器件根据不同场景需求可直接更换；
[0046] 2、本发明的FPGA数字射频发射机灵活性高、输出频段范围大，例如基于SERDES接口最高速率可达30Gbps以上，可实现输出信号的中心频率在0～15GHz的范围内灵活调频；
[0047] 3、本发明的FPGA数字射频发射机通用性好，数字基带信号处理模块在FPGA平台内实现，可适用于多种调制方式(如QAM、PSK、OFDM)和不同带宽(5MHz、10MHz、20MHz、40MHz等)
的基带信号的发射传输。
附图说明
[0048] 图1为本发明实施例的FPGA数字射频发射机的结构示意图。
[0049] 图2为本发明实施例变频及编码模块100的组成结构图。
[0050] 图3为本发明实施例LUT映射模块的映射复数点图。
[0051] 图4为本发明实施例映射查找表制作流程图。
[0052] 图5为本发明实施例合路滤波模块300的组成结构图。
[0053] 附图标号说明：100‑变频及编码模块；200‑射频数模转换模块；300‑合路滤波模块；400‑电调滤波模块；101‑插值滤波模块；102‑数字搬频模块；103‑极坐标转换模块；104‑
LUT映射模块；105‑频率切换模块；301‑相位控制模块；302‑幅度控制模块；303‑合路器。
具体实施方式
[0054] 为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是
本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员
在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0055] 本发明实施例公开了基于FPGA的数字射频发射机，其系统结构如图1所示，包括：变频及编码模块100、射频数模转换模块200、合路滤波模块300、以及电调滤波模块400，其
中，变频及编码模块100，用于产生特定频段的数字基带信号，并转换成数字射频信号；射频
数模转换模块200，用于将数字射频信号实现数字射频到模拟射频信号的转换；合路滤波模
块300，将多路模拟射频信号合路输出，用于滤除信号的近端噪声；电调滤波模块400，用于
滤除模拟射频信号的远端噪声。
[0056] 本实施例中，所述变频及编码模块100，如图2所示，包括：插值滤波模块101、数字搬频模块102、极坐标转换模块103、LUT映射模块104和频率切换模块105；
[0057] 所述插值滤波模块101，用于将数字基带信号通过插值以及滤波处理变为采样率较高的数字信号，实现低采样率信号到高采样率信号的转变。例如，基带信号原始采样率为
95MHz，插值滤波路数为4路，单路插值倍数为4，则多相插值滤波处理后的信号采样率为
95MHz*4*4＝1520MHz。
[0058] 若上采样后采样频率达到GHz以上，为了降低FPGA中的时钟工作频率，则将插值滤波过程进行多相处理，多相处理路数为M时，单路插值滤波的工作频率为Fupsample/M
[0059] 所述数字搬频模块102，利用数字本振信号与提高采样率后的数字信号进行乘积运算，实现基带信号的搬频处理。搬频的位置与输出信号的中心频率Fc相关，搬频因子表达
式为：
[0060] ej*(n‑1)*mod(k,1)*2π
[0061] 其中n为数字信号的时间序号，k是搬频系数，mod()为求余函数，则有中心频率Fc＝k*Fupsample；
[0062] 若需进行多相处理，所述数字搬频模块对多相插值滤波得到的M路上采样信号分别进行搬频；多相插值滤波处理后的信号需要乘以搬频因子进行搬频处理。例如，当目标中
心频率Fc＝2GHz，插值滤波后信号采样率Fupsample＝1.52GHz时，则搬频系数k＝2GHz/
1.52GHz＝50/38，对应信号搬移到频点为480MHz处。
[0063] 单路数字搬频将一个完整周期的正弦波或余弦波信号存入查找表中，通过输入初始相位地址和频率控制字，得到累加相位后的地址，输入给正弦波查找表，输出载波信号。
为了降低数字搬频的工作频率，搬频过程通过多速率理论进行相位分解，将多个不同初始
地址的载波信号作为本地振荡器，与多相插值滤波信号进行复数乘法。
[0064] 所述极坐标转换模块103，利用CORDIC算法将直角坐标系下的信号转换为极坐标系下的信号，将复信号实部和虚部的数据转换为信号幅度和相位的数据，用作LUT映射模块
的查找表地址。极坐标转换后信号的幅度值和相位值分别为B1和B2，查找表地址与信号幅
度和相位之间满足一定逻辑转换关系，可通过二维转换函数LUT(B1,B2)求得，本质上是每
个量化点与每个映射复数点的一一对应关系。
[0065] 所述LUT映射模块104，对极坐标系下的信号进行编码转换，通过查找表方法，将信号的每一个复数数据变换为对应的N分段1bit数字脉冲信号，而且输出信号可在0～Fs/2范
围内灵活跳频，实现数字射频信号的输出。
[0066] 所述LUT映射模块中，LUT映射算法的映射关系式为：
[0067]
[0068] 其中c(n)为映射复数点，对应基带信号的不同幅度和相位，n为其序号，x(t)为连续时间下的脉冲信号，fc为载波频率，t为脉冲信号的时间，T为一个脉冲信号的周期。
[0069] 进一步的，查找表的制作根据一定规则选取映射复数点及对应脉冲序列进行映射，选取规则满足：
[0070] min|qi‑c(n)|
[0071] 其中qi为第i个极坐标量化点，将每个量化点与所有的映射复数点的进行比较，求取每个量化点与之距离最接近的映射点，即可将这些映射点近似等效为理想的量化点，并
将选择的映射点对应的脉冲序列存储于查找表中；
[0072] 进一步的，在数字系统中时域是离散的，每个脉冲周期都会被量化成N个时间分段，每个映射复数点对应一个N分段的数字脉冲序列。
[0073] 当时间分段N越大时，产生数字脉冲序列的种类越多。例如，将脉冲信号分为16个时间分段，所有映射复数点的分布如图3所示，映射点数量为2^16＝65536个。当时间分段N
越大时，输出信号采样率越高，可调频范围也越广。例如，经过数字上变频模块后信号采样
率为1.52GHz，时间分段N＝20，则输出信号的采样率Fs＝1.52GHz*20＝30.4GHz，调频范围
为0～15.2GHz。
[0074] LUT映射的每一个可调频点对应一个量化复数表，每个映射查找表的制作流程图如图4所示，包括以下步骤：
[0075] 步骤S1，利用计算机数学软件生成不同频段所有的映射复数点以及对应脉冲信号；
[0076] 步骤S2，利用计算机数学软件，每个量化点选取与之距离最近的映射复数点以及对应脉冲信号作为映射关系对；
[0077] 步骤S3，将选取的脉冲信号存入FPGA查找表中。
[0078] 例如，目标中心频率Fc＝2GHz，根据映射关系式求出所有对应映射复数点。假设经过极坐标转换后信号幅度和相位的数据位宽均为6比特，则在归一化幅度下，选取2^6*(2^
6‑1)+1＝4033个映射点存储于查找表中进行映射。每个时刻极坐标转换后信号的幅度值和
相位值，根据查找表地址转换关系可得地址值及对应的脉冲序列，按照此关系将极坐标转
换后信号通过查找表转换为数字射频信号。
[0079] 所述频率切换模块105，用于控制影响载波频率的数字搬频模块和LUT映射模块中与频率相关的变量参数，对应不同输出频率可实时切换到相应的搬频因子和查找表，实现
对数字搬频频率和输出信号中心频率的切换。例如，当目标中心频率Fc＝2GHz时，选择搬频
系数k＝50/38以及对应频率2GHz的查找表进行映射变换，则输出信号的中心频率即为
2GHz。
[0080] 本实施例中，如图5所示，所述合路滤波模块300包括相位控制模块301、幅度控制模块302和合路器303，其中，相位控制301，用于对SERDES的高速串行输出进行相位控制。通
过对脉冲序列进行多级寄存，并在每个时刻组合相应的寄存并行字，产生新的并行字令
SERDES的串行输出延迟相应的单位时间；所述幅度控制302，SERDES本身具有输出幅度可控
的功能块，这可以通过控制高速收发器IP的控制字txdiffctrl的值来实现；所述合路器
303，多路SERDES端口直接与合路器输入进行连接，实现多路模拟射频信号的合路输出。
[0081] 本实施例中，所述电调滤波器400，用于将整个频率范围合理划分为多块，通过开关控制多路滤波器分别工作，实现宽带宽的中心频率调节。滤波器对输出信号中心频率Fc
±％10以外的噪声有25dB抑制效果，对中心频率Fc±％15以外的噪声有40dB抑制效果，实
现对模拟射频信号的远端噪声抑制，在每个划分频段内保持带宽、插入损耗以及通带形状
的一致性从而确保发射机的整体性能。
[0082] 上述实施例为本发明较佳的实施方式，但本发明的实施方式并不受上述实施例的限制，其他的任何未背离本发明的精神实质与原理下所作的改变、修饰、替代、组合、简化，
均应为等效的置换方式，都包含在本发明的保护范围之内。
