像素驱动电路及其驱动方法、显示装置

摘要

本发明公开了一种像素驱动电路及其驱动方法、显示装置，涉及显示技术领域，像素驱动电路包括：第一电源信号端、第二电源信号端、驱动晶体管，驱动晶体管的栅极连接到第一节点，驱动晶体管的第一极连接第二节点，驱动晶体管的第二极连接第三节点；发光元件；发光控制模块；存储模块，存储模块的第一端与第一电源信号端电连接，存储模块的第二端与第一节点电连接；至少一个开关晶体管模块，开关晶体管模块的第一端连接第一节点，至少部分开关晶体管模块包括串联连接的两个子晶体管，两个子晶体管的极性相反，且在同一时间帧内，两个子晶体管在控制信号的控制下同时导通或同时截止。如此，有利于提升显示装置的显示亮度均一性。

权利要求

1.一种像素驱动电路，其特征在于，包括：第一电源信号端和第二电源信号端；

驱动晶体管，所述驱动晶体管的栅极连接到第一节点，所述驱动晶体管的第一极连接第二节点，所述驱动晶体管的第二极连接第三节点；

发光元件，所述发光元件的阳极连接第四节点，阴极与所述第二电源信号端电连接；

发光控制模块，所述发光控制模块、所述驱动晶体管和所述发光元件串联在所述第一电源信号端和所述第二电源信号端之间；

存储模块，所述存储模块的第一端与所述第一电源信号端电连接，所述存储模块的第二端与所述第一节点电连接；

至少一个开关晶体管模块，所述开关晶体管模块的第一端连接所述第一节点，至少部分所述开关晶体管模块包括串联连接的两个子晶体管，所述两个子晶体管的极性相反，且在同一时间帧内，所述两个子晶体管在控制信号的控制下同时导通或同时截止；

所述开关晶体管模块包括第二数据写入模块，所述第二数据写入模块的第一端连接所述第一节点，第二端连接所述第三节点，所述第二数据写入模块用于将所述第三节点的信号传输至所述第一节点；所述第二数据写入模块包括一个第五晶体管，所述第五晶体管的栅极连接第五控制端，所述第五晶体管的第一极连接所述第一节点；

所述像素驱动电路还包括补偿电容，所述补偿电容的第一极连接所述第一节点，所述补偿电容的第二极连接第六控制端；在同一时间帧内，所述补偿电容的极性与所述第五晶体管的栅极和第一极之间所形成的电容的极性相反。

2.根据权利要求1所述的像素驱动电路，其特征在于，所述开关晶体管模块包括初始化模块，所述初始化模块的第一端连接所述第一节点，第二端连接至参考电压端，所述参考电压端用于向所述第一节点提供参考电压信号，使所述驱动晶体管导通或截止；

所述初始化模块包括第一子晶体管和第二子晶体管，所述第一子晶体管的栅极连接第一控制端，所述第二子晶体管的栅极连接第二控制端；在同一时间帧内，所述第一控制端向所述第一子晶体管所发送控制信号，第二控制端向所述第二子晶体管发送控制信号，使所述第一子晶体管和所述第二子晶体管同时导通或同时截止。

3.根据权利要求1所述的像素驱动电路，其特征在于，所述开关晶体管模块还包括反相器，所述反相器的输入端连接第七控制端；

所述两个子晶体管中，其中一者的栅极连接至所述第七控制端，另一者的栅极连接至所述反相器的输出端。

4.根据权利要求1所述的像素驱动电路，其特征在于，所述两个子晶体管包括P型晶体管和N型晶体管，所述P型晶体管为PMOS管，所述N型晶体管为NMOS管或氧化物薄膜晶体管。

5.根据权利要求4所述的像素驱动电路，其特征在于，所述P型晶体管串联于所述N型晶体管与所述第一节点之间，或者，所述N型晶体管串联于所述P型晶体管与所述第一节点之间。

6.根据权利要求1所述的像素驱动电路，其特征在于，所述发光控制模块包括第六晶体管和第七晶体管，所述第六晶体管的栅极通过第一发光控制线与发光控制信号端电连接，所述第七晶体管的栅极通过第二发光控制线与发光控制信号端电连接，所述发光控制信号端用于向所述第六晶体管和所述第七晶体管提供开关控制信号；

所述第六晶体管的第一极连接第一电源信号端，第二极连接所述第二节点；所述第七晶体管的第一极连接所述第三节点，第二极连接所述第四节点。

7.根据权利要求1所述的像素驱动电路，其特征在于，还包括第三数据写入模块，所述第三数据写入模块包括第八晶体管，所述第八晶体管的栅极与第八控制端电连接，所述第八晶体管的第一极与数据信号端电连接，所述第八晶体管的第二极与所述第二节点电连接，所述数据信号端用于向所述第二节点提供数据信号。

8.根据权利要求1所述的像素驱动电路，其特征在于，还包括复位模块，所述复位模块包括第九晶体管，所述第九晶体管的栅极与第九控制端电连接，所述第九晶体管的第一极与复位电压端电连接，所述第九晶体管的第二极与所述第四节点电连接，所述复位电压端用于向所述第四节点提供复位信号。

9.一种像素驱动电路的驱动方法，其特征在于，所述驱动方法用于驱动权利要求1至8之任一所述的像素驱动电路，所述驱动电路包括第一电源信号端、第二电源信号端、驱动晶体管、发光元件、发光控制模块和至少一个开关晶体管模块，所述开关晶体管模块的第一端连接所述第一节点，至少部分所述开关晶体管模块包括串联连接的两个子晶体管；所述驱动电路包括初始化阶段、数据写入阶段和发光阶段，所述驱动方法包括：在所述初始化阶段，向所述第一节点传输参考电压信号，使所述驱动晶体管导通；

在所述数据写入阶段，所述第一节点和所述第三节点连接，数据信号端的信号传输至所述第二节点，所述第二节点的信号通过所述驱动晶体管传输至所述第三节点，所述第三节点的信号传输至所述第一节点；所述存储模块用于实现所述第一节点的充电，维持第一节点的电压；

在所述发光阶段，所述第一节点和所述第三节点断开，所述发光控制模块导通，所述第一电源信号端的信号传输至所述第二节点，所述驱动晶体管生成用于驱动所述发光元件发光的驱动电流，使所述发光元件发光；

其中，在同一时间帧内，两个子晶体管在控制信号的控制下同时导通或同时截止；

所述开关晶体管模块包括第二数据写入模块，所述第二数据写入模块的第一端连接所述第一节点，第二端连接所述第三节点；所述第二数据写入模块包括一个第五晶体管，所述第五晶体管的栅极连接第五控制端；所述像素驱动电路还包括补偿电容，所述补偿电容的第一极连接所述第一节点，所述补偿电容的第二极连接第六控制端；

在所述数据写入阶段，所述第五控制端向所述第五晶体管发送第五导通控制信号，使所述第五晶体管导通，所述第二数据写入模块将所述第三节点的信号传输至所述第一节点；

在所述发光阶段，所述第五控制端向所述第五晶体管发送第五截止控制信号，使所述第五晶体管截止；同时，所述第六控制端向所述补偿电容发送充电信号，向所述补偿电容充电；在同一时间帧内，所述补偿电容的极性与所述第五晶体管的栅极和第一极之间所形成的电容的极性相反。

10.根据权利要求9所述的像素驱动电路的驱动方法，其特征在于，所述开关晶体管模包括初始化模块，所述初始化模块的第一端连接所述第一节点，第二端连接至参考电压端；

所述初始化模块包括第一子晶体管和第二子晶体管，所述第一子晶体管的栅极连接第一控制端，所述第二子晶体管的栅极连接第二控制端；

在所述初始化阶段，第一控制端向所述第一子晶体管发送第一导通控制信号，同时，所述第二控制端向所述第二子晶体管发送第二导通控制信号，使所述第一子晶体管和所述第二子晶体管同时导通，所述参考电压端向所述第一节点传输参考电压信号，使所述驱动晶体管导通；

在所述数据写入阶段，所述第一控制端向所述第一子晶体管发送第一截止控制信号，同时，所述第二控制端向所述第二子晶体管发送第二截止控制信号，使所述第一子晶体管和所述第二子晶体管同时截止。

11.一种显示装置，其特征在于，所述显示装置包括权利要求1‑8中任一项所述的像素驱动电路。

说明书

像素驱动电路及其驱动方法、显示装置

技术领域

[0001] 本发明涉及显示技术领域，更具体地，涉及一种像素驱动电路及其驱动方法、显示装置。

背景技术

[0002] 有机发光显示装置具有自发光、驱动电压低、发光效率高、响应速度快、轻薄、对比度高等优点，被认为是下一代最具有发展潜力显示装置。

[0003] 有机发光显示装置中的像素包括像素驱动电路，像素驱动电路中的驱动晶体管可产生驱动电流，发光元件响应该驱动电流而发光，其中，驱动晶体管产生的驱动电流与驱动
晶体管栅极和源极之间的电压相关。像素驱动电路中通常还会包括与驱动晶体管的栅极电
连接的开关晶体管，现有的像素驱动电路中，开关晶体管在像素驱动电路的不同工作阶段
会发生导通或截止的动作，开关晶体管从导通到截止的过程中，其栅极和源极之间的电压
会发生变化，开关晶体管即使在截止状态，也会产生耦合电容，例如其栅极和源极或栅极和
漏极之间均有耦合电容的存在。由于开关晶体管是与驱动晶体管的栅极相连的，开关晶体
管的耦合电容的存在，会影响到驱动晶体管的栅极电压的大小，当驱动晶体管的栅极电压
发生变化时，可能会对驱动晶体管产生的驱动电流造成影响，使得驱动晶体管实际产生的
驱动电流与预设的驱动电流之间存在偏差，进而导致显示装置出现显示亮度不均的现象，
影响显示效果。

发明内容

[0004] 有鉴于此，本发明提供了一种像素驱动电路及其驱动方法、显示装置，有利于提升显示装置的显示亮度均一性，提升显示装置的显示效果。

[0005] 第一方面，本申请提供一种像素驱动电路，包括：第一电源信号端和第二电源信号端；

[0006] 驱动晶体管，所述驱动晶体管的栅极连接到第一节点，所述驱动晶体管的第一极连接第二节点，所述驱动晶体管的第二极连接第三节点；

[0007] 发光元件，所述发光元件的阳极连接第四节点，阴极与所述第二电源信号端电连接；

[0008] 发光控制模块，所述发光控制模块、所述驱动晶体管和所述发光元件串联在所述第一电源信号端和所述第二电源信号端之间；

[0009] 存储模块，所述存储模块的第一端与所述第一电源信号端电连接，所述存储模块的第二端与所述第一节点电连接；

[0010] 至少一个开关晶体管模块，所述开关晶体管模块的第一端连接所述第一节点，至少部分所述开关晶体管模块包括串联连接的两个子晶体管，所述两个子晶体管的极性相
反，且在同一时间帧内，所述两个子晶体管在控制信号的控制下同时导通或同时截止。

[0011] 第二方面，本申请提供一种像素驱动电路的驱动方法，所述驱动方法用于驱动本申请中的像素驱动电路，所述驱动电路包括第一电源信号端、第二电源信号端、驱动晶体
管、发光元件、发光控制模块和至少一个开关晶体管模块，所述开关晶体管模块的第一端连
接所述第一节点，至少部分所述开关晶体管模块包括串联连接的两个子晶体管；所述驱动
电路包括初始化阶段、数据写入阶段和发光阶段，所述驱动方法包括：

[0012] 在所述初始化阶段，向所述第一节点传输参考电压信号，使所述驱动晶体管导通；

[0013] 在所述数据写入阶段，所述第一节点和所述第三节点连接，数据信号端的信号传输至所述第二节点，所述第二节点的信号通过所述驱动晶体管传输至所述第三节点，所述
第三节点的信号传输至所述第一节点；所述存储模块用于实现所述第一节点的充电、维持
第一节点的电压；

[0014] 在所述发光阶段，所述第一节点和所述第三节点断开，所述发光控制模块导通，所述第一电源信号端的信号传输至所述第二节点，所述驱动晶体管生成用于驱动所述发光元
件发光的驱动电流，使所述发光元件发光；

[0015] 其中，在同一时间帧内，两个子晶体管在控制信号的控制下同时导通或同时截止。

[0016] 第三方面，本申请还提供一种显示装置，包括本申请所提供的像素驱动电路。

[0017] 与现有技术相比，本发明提供的像素驱动电路及其驱动方法、显示装置，至少实现了如下的有益效果：

[0018] 本申请实施例所提供的像素驱动电路及其驱动方法、显示装置中，像素驱动电路包括驱动晶体管和开关晶体管模块，其中驱动晶体管的栅极连接到第一节点，开关晶体管
模块的第一端也连接至第一节点，即与驱动晶体管的栅极电连接。特别是，至少部分开关晶
体管模块包括串联连接的两个子晶体管，两个子晶体管的极性相反，其在同一时间帧内，两
个子晶体管的栅极在控制信号的控制下同时导通或截止。两个子晶体管在从导通到截止
时，其栅极的电压发生了变化，即使在截止后，两个子晶体管也存在寄生电容；由于两个子
晶体管的极性是相反的，当两个子晶体管均截止后，其中一个子晶体管作用到第一节点的
寄生电容为一正值，假设为第一寄生电容值；另一个子晶体管作用到第一节点的寄生电容
为一负值，假设为第二寄生电容值。将两个子晶体管串联后，相当于作用到第一节点的寄生
电容会变为第一寄生电容值和第二寄生电容值之和，假设为第三寄生电容。由于两个子晶
体管的极性相反，因此该第三寄生电容值的绝对值将小于第一寄生电容值，同时也将小于
该第二寄生电容值的绝对值，也就是说，第三寄生电容值与第一寄生电容值和第二寄生电
容值相比，对第一节点的影响将更小。因此，本申请通过两个极性相反的子晶体管进行串联
的方式，减弱了现有技术中的开关晶体管从导通到截止的过程中寄生电容对驱动晶体管的
栅极造成的影响，使得驱动晶体管所产生的驱动电流更接近于预设的驱动电流，因而有利
于提升显示装置的显示亮度均一性，进而有利于提升显示效果。

[0019] 当然，实施本发明的任一产品必不特定需要同时达到以上所述的所有技术效果。

[0020] 通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。

附图说明

[0021] 被结合在说明书中并构成说明书的一部分的附图示出了本发明的实施例，并且连同其说明一起用于解释本发明的原理。

[0022] 图1是本发明提供的一种像素驱动电路的框架结构示意图；

[0023] 图2是本发明提供的另一种像素驱动电路的框架结构示意图；

[0024] 图3是本发明提供的又一种像素驱动电路的框架结构示意图；

[0025] 图4是本发明提供的再一种像素驱动电路的框架结构示意图；

[0026] 图5是本发明提供的再一种像素驱动电路的框架结构示意图；

[0027] 图6是本发明提供的再一种像素驱动电路的框架结构示意图；

[0028] 图7是本发明提供的一种像素驱动电路的电路示意图；

[0029] 图8是本发明提供的另一种像素驱动电路的电路示意图；

[0030] 图9是本发明提供的像素驱动电路的一种驱动时序图；

[0031] 图10是本发明提供的像素驱动电路的驱动方法的一种工作流程示意图；

[0032] 图11是本发明提供的一种显示装置的平面结构示意图。

具体实施方式

[0033] 现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本
发明的范围。

[0034] 以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。

[0035] 对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。

[0036] 在这里示出和讨论的所有例子中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它例子可以具有不同的值。

[0037] 应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。

[0038] 图1是本发明提供的一种像素驱动电路的框架结构示意图，参考图1，本实施例提供一种像素驱动电路，包括：

[0039] 第一电源信号端PVDD和第二电源信号端PVEE；

[0040] 驱动晶体管M0，驱动晶体管M0的栅极连接到第一节点N1，驱动晶体管M0的第一极连接第二节点N2，驱动晶体管M0的第二极连接第三节点N3；

[0041] 发光元件D1，发光元件D1的阳极连接第四节点N4，阴极与第二电源信号端PVEE电连接；

[0042] 发光控制模块20，发光控制模块20、驱动晶体管M0和发光元件D1串联在第一电源信号端PVDD和第二电源信号端PVEE之间；

[0043] 存储模块30，存储模块30的第一端与第一电源信号端PVDD电连接，存储模块30的第二端与第一节点N1电连接；

[0044] 至少一个开关晶体管模块40，开关晶体管模块40的第一端连接第一节点N1，至少部分开关晶体管模块40包括串联连接的两个子晶体管41，两个子晶体管41的极性相反，且
在同一时间帧内，两个子晶体管41的栅极在控制信号的控制下同时导通或同时截止。

[0045] 需要说明的是，本申请中两个子晶体管41串联连接，指的是两个子晶体管41的中，其中一个子晶体管41的第一极与另一个子晶体管41的第一极或第二极电连接，使得两个子
晶体管41的第一极和第二极串联于同一通路中。本申请中两个子晶体管41的极性相反，指
的是对于施加在两个子晶体管栅极的电压，两个子晶体管中一者是栅极接收高电平时导
通，另外一者是低电平导通，换句话说，二者的导通电压相对于基准电压而言的极性是相反
的，例如假设基准电压为V0，其中一个子晶体管41的导通电压为V0+V1，则另一个子晶体管
41的导通电压可能为V0‑V1。需要说明的，本实施例中晶体管可选的为薄膜晶体管，本实施
例中所说的晶体管的第一极、第二极中，其中一者为晶体管的源极、另一者为晶体管的漏
极。

[0046] 具体地，在初始化阶段，向第一节点N1传输参考电压信号，使驱动晶体管M0导通；在数据写入阶段，第一节点N1和第三节点N3连接，数据信号端Vdata的信号传输至第二节点
N2，第二节点N2的信号通过驱动晶体管M0传输至第三节点N3，第三节点N3的信号传输至第
一节点N1；通过存储模块30用于实现第一节点N1的充电、维持第一节点N1的电压；在发光阶
段，第一节点N1和第三节点N3断开，发光控制模块20导通，第一电源信号端PVDD的信号传输
至第二节点N2，驱动晶体管M0生成用于驱动发光元件D1发光的驱动电流，通过发光控制模
块20使得驱动电流传输至发光元件D1的阳极，使发光元件D1发光。

[0047] 其中，在同一时间帧内，两个子晶体管41在控制信号的控制下同时导通或同时截止。两个子晶体管41在从导通到截止时，其栅极的电压发生了变化，即使在截止后，两个子
晶体管41仍存在寄生电容，子晶体管从导通到截止后，其栅极的电压发生变化，子晶体管截
止后，其栅极与源极之间，以及栅极与漏极之间所形成的电容即为上述寄生电容。由于子晶
体管的源极或漏极是直接或间接与第一节点N1电连接的，因此，上述寄生电容会作用到第
一节点。另外，对于极性相反的两个子晶体管，其中的一个晶体管是栅极接收高电平时导
通，接收低电平信号时截止，从导通到截止，栅极信号从高电平向低电平跳变；而另一个子
晶体管是栅极接收低电平信号时导通，接收高电平信号时截止，从导通到截止，该子晶体管
的栅极信号从低电平向高电平跳变；因此，极性相反的两个子晶体管作用到第一节点的寄
生电容一个为正值一个为负值。由于两个子晶体管41的极性是相反的，当两个子晶体管41
均截止后，其中一个子晶体管41作用到第一节点N1的寄生电容为一正值，假设为第一寄生
电容值；另一个子晶体管41作用到第一节点N1的寄生电容为一负值，假设为第二寄生电容
值。将两个子晶体管41串联后，相当于作用到第一节点N1的寄生电容会变为第一寄生电容
值和第二寄生电容值之和，假设为第三寄生电容。由于两个子晶体管41的极性相反，因此两
个子晶体管可能在第一节点N1产生的寄生电容可以相互抵消，因此该第三寄生电容值的绝
对值将小于第一寄生电容值，同时也将小于该第二寄生电容值的绝对值，也就是说，第三寄
生电容值与第一寄生电容值和第二寄生电容值相比，对第一节点N1的影响将更小。因此，本
申请通过两个极性相反的子晶体管41进行串联的方式，减弱了子晶体管从导通到截止的过
程中寄生电容对驱动晶体管M0的栅极造成的影响，使得驱动晶体管M0所产生的驱动电流更
接近于预设的驱动电流，因而有利于提升显示装置的显示亮度均一性，进而有利于提升显
示效果。

[0048] 可选地，本申请所提供的像素驱动电路中，串联连接的两个子晶体管41包括P型晶体管和N型晶体管，P型晶体管为PMOS管，N型晶体管为NMOS管或氧化物薄膜晶体管。一般P型
晶体管在低电平信号的控制下导通，在高电平信号的控制下截止，一般N型晶体管在高电平
信号的控制下导通，在低电平信号的控制下截止。当两个子晶体管41从导通状态进入截止
状态时，P型晶体管作用到第一节点N1的寄生电容值将为一正电容值，N型晶体管作用到第
一节点N1的寄生电容值将为一负电容值，该正电容值和负电容值叠加后可减小作用于第一
节点N1的寄生电容值，从而减弱了子晶体管41在导通到截止时对驱动晶体管M0的栅极电压
造成的影响，使得驱动晶体管M0产生的驱动电流更接近预设的驱动电流。在理想状态下，上
述正电容值和负电容值之和为0，即可消除子晶体管41在导通到截止时寄生电容对驱动晶
体管M0的栅极电压造成的影响，从而使得驱动晶体管M0产生的驱动电流等于预设的驱动电
流，更加有利于提升显示装置的显示亮度均一性。此外，本申请将N型晶体管选为氧化物薄
膜晶体管时，由于氧化物薄膜晶体管具备漏流小的优势，有利于实现低频驱动，因此将N型
晶体管选为氧化物薄膜晶体管时还有利于减小显示装置中芯片的负载能力。

[0049] 图1示出了串联连接的两个子晶体管41的一种连接关系，可选地，该实施例中，两个子晶体管41分别为N型晶体管和P型晶体管，P型晶体管串联于N型晶体管与第一节点N1之
间。此时，P型晶体管的一极直接与第一节点N1电连接，在P型晶体管和N型晶体管从导通到
截止，P型晶体管作用于第一节点N1的寄生电容值为正，N型节点作用于第一节点N1的寄生
电容值为负，二者叠加的寄生电容值将小于该二者中的任一，因此串联P型晶体管和N型晶
体管的方式有利于减弱晶体管在导通到截止时寄生电容对驱动晶体管M0的栅极电压造成
的影响，使得驱动晶体管M0产生的驱动电流更接近预设的驱动电流，从而有利于提升显示
装置的显示亮度均一性，改善显示装置的显示效果。

[0050] 图2是本发明提供的另一种像素驱动电路的框架结构示意图，该实施例示出了串联连接的两个子晶体管41的另一种连接关系。可选地，该实施例中，两个子晶体管41分别为
P型晶体管和N型晶体管，N型晶体管串联于P型晶体管与第一节点N1之间。此时，N型晶体管
的一极直接与第一节点N1电连接，在N型晶体管和P型晶体管从导通到截止，N型节点作用于
第一节点N1的寄生电容值为负，P型晶体管作用于第一节点N1的寄生电容值为正，二者叠加
的寄生电容值将小于该二者中的任一，因此串联N型晶体管和P型晶体管的方式有利于减弱
晶体管在导通到截止时寄生电容对驱动晶体管M0的栅极电压造成的影响，使得驱动晶体管
M0产生的驱动电流更接近预设的驱动电流，从而有利于提升显示装置的显示亮度均一性，
改善显示装置的显示效果。

[0051] 此外，当串联连接的两个子晶体管41中，N型晶体管串联于P型晶体管与第一节点N1之间时，N型晶体管是与第一节点N1直接连接的，N型晶体管从导通到截止时，其栅极的信
号从高电平变为低电平，其作用于N1节点的信号也将变为低电平信号。当驱动晶体管M0为P
型晶体管时，在串联连接的两个子晶体管41截止时，该驱动晶体管M0是处于导通状态的，即
使串联连接的子晶体管中的N型晶体管会产生作用于N1节点的低电平信号，该低电平信号
也并不会使驱动晶体管进入截止状态(驱动晶体管M0为P型晶体管时，只能在其栅极接收高
电平信号的情况下截止)，而能够使驱动晶体管M0保持导通状态，有效避免驱动晶体管M0由
于受到N1节点的电平信号的影响而发生截止的可能。

[0052] 图3是本发明提供的又一种像素驱动电路的框架结构示意图，本实施例进一步解释说明了开关晶体管包括反相器43时，反相器43与两个子晶体管41的连接关系。

[0053] 可选地，开关晶体管模块40还包括反相器43，反相器43的输入端连接第七控制端S1‑p；两个子晶体管41中，其中一者的栅极连接至第七控制端S1‑p，另一者的栅极连接至反相
器43的输出端。

[0054] 具体地，由于开关晶体管模块40中的两个子晶体管41的极性相反，因此若需要二者同时导通或同时截止时，向二者提供的控制信号一个为高电平信号，另一个为低电平信
号。该实施例中，其中一个子晶体管41的栅极接收第一七控制端S1‑p发送的控制信号，同时，
该第七控制端S1‑p发送的控制信号还输入到反相器43中，通过反相器43进行了反相操作，形
成了与上述控制信号的相位相反的另一控制信号输入至另一子晶体管41的栅极，从而实现
了两个子晶体管41的同时导通或同时截止。如此，两个子晶体管41的栅极无需分别连接至
不同的控制端，利用一个控制端即可实现两种控制信号的输出，因而有利于减少显示装置
中芯片上控制端的数量，有利于节约芯片的生产成本。

[0055] 图4是本发明提供的再一种像素驱动电路的框架结构示意图，该实施例进一步解释说明了开关晶体管模块40包括初始化模块50时，初始化模块50的具体构成和连接关系。

[0056] 可选地，开关晶体管模块40包括初始化模块50，初始化模块50的第一端连接第一节点N1，第二端连接至参考电压端Vref1，参考电压端Vref1用于向第一节点N1提供参考电
压信号，使驱动晶体管M0导通或截止；初始化模块50包括第一子晶体管M1和第二子晶体管
M2，第一子晶体管M1的栅极连接第一控制端S1‑p(与上述的七控制端复用)，第二子晶体管M2
的栅极连接第二控制端S1‑n；在同一时间帧内，第一控制端S1‑p向第一子晶体管M1所发送控
制信号，第二控制端S1‑n向第二子晶体管M2发送控制信号，使第一子晶体管M1和第二子晶体
管M2同时导通或同时截止。

[0057] 需要说明的是，该实施例仅以第一子晶体管M1为P型晶体管、第二子晶体管M2为N型晶体管为例进行说明的，在本申请的一些其他实施例中，第一子晶体管M1还可为N型晶体
管，第二子晶体管M2还可为P型晶体管，本申请对此不进行具体限定。

[0058] 具体地，在初始化阶段，第一控制端S1‑p向第一子晶体管M1的栅极发送低电平控制信号，使第一子晶体管M1导通；同时，第二控制端S1‑n向第二子晶体管M2的栅极发送高电平
控制信号，使第二子晶体管M2导通。参考电压端Vref1的信号通过第一子晶体管M1和第二子
晶体管M2传输至第一节点N1，进而传输至驱动晶体管M0的栅极，使驱动晶体管M0导通。在数
据写入阶段，第一控制端S1‑p向第一子晶体管M1的栅极发送高电平控制信号，第二控制端
S1‑n向第二晶体管的栅极发送低电平控制信号，使得第一子晶体管M1和第二子晶体管M2同
时截止。当第一子晶体管M1和第二晶体管截止时，由于寄生电容的存在，此时，第一子晶体
管M1作用于第一节点N1的寄生电容值为一正值，第二子晶体管M2作用于第一节点N1的寄生
电容值为一负值，二者叠加后寄生电容值对第一节点N1的影响将减小，从而对驱动晶体管
M0的栅极电压的影响将减小，使得驱动晶体管M0所产生的驱动电流与预设的驱动电流值更
加接近，因此有利于提升显示装置的显示亮度均一性，有利于改善显示装置的显示效果。

[0059] 图5是本发明提供的再一种像素驱动电路的框架结构示意图，该实施例进一步解释说明了开关晶体管模块40包括第一数据写入模块61时，第一数据写入模块61的具体构成
和连接关系。

[0060] 可选地，开关晶体管模块40包括第一数据写入模块61，第一数据写入模块61的第一端连接第一节点N1，第二端连接第三节点N3，第一数据写入模块61用于将第三节点N3的
信号传输至第一节点N1；第一数据写入模块61包括第三子晶体管M3和第四子晶体管M4，第
三子晶体管M3的栅极连接第三控制端S2‑p，第四子晶体管M4的栅极连接第四控制端S2‑n；在
同一时间帧内，第三控制端S2‑p向第三子晶体管M3发送控制信号，第四控制端S2‑n向第四子
晶体管M4发送控制信号，使第三子晶体管M3和第四子晶体管M4同时导通或同时截止。

[0061] 需要说明的是，该实施例仅以第三子晶体管M3为P型晶体管、第四子晶体管M4为N型晶体管为例进行说明的，在本申请的一些其他实施例中，第三子晶体管M3还可为N型晶体
管，第四子晶体管M4还可为P型晶体管，本申请对此不进行具体限定。

[0062] 具体地，在数据写入阶段，第三控制端S2‑p向第三子晶体管M3的栅极发送低电平控制信号，使第三子晶体管M3导通；同时，第四控制端S2‑n向第三子晶体管M3的栅极发送高电
平控制信号，使第四子晶体管M4导通。数据信号端Vdata的信号将传输至第二节点N2，第二
节点N2的信号通过驱动晶体管M0传输至第三节点N3，第三节点N3的信号通过第三子晶体管
M3和第四子晶体管M4传输至第一节点N1。在发光阶段，第三控制端S2‑p向第三子晶体管M3的
栅极发送高电平控制信号，第四控制端S2‑n向第三子晶体管M3的栅极发送低电平控制信号，
使第三子晶体管M3和第四子晶体管M4同时截止。第三子晶体管M3和第四子晶体管M4在从导
通到截止时，第三子晶体管M3和第四子晶体管M4的栅极电压均发生了变化，即使截止后，第
三子晶体管M3和第四子晶体管M4的寄生电容均存在。由于第三子晶体管M3和第四子晶体管
M4的极性相反，第三子晶体管M3作用于第一节点N1的寄生电容为一正值，第四子晶体管M4
作用于第一节点N1的寄生电容为一负值，二者叠加后寄生电容值对第一节点N1的影响将减
小，从而对驱动晶体管M0的栅极电压的影响将减小，使得驱动晶体管M0所产生的驱动电流
与预设的驱动电流值更加接近，因此有利于提升显示装置的显示亮度均一性，有利于改善
显示装置的显示效果。

[0063] 继续参见图5，当将初始化模块50和第一数据写入模块61均采用两个极性相反的子晶体管的构成时，有利于减小从初始化阶段到数据写入阶段转变时，初始化模块50中第
一子晶体管M1和第二子晶体管M2的寄生电容对驱动晶体管M0的栅极电压造成的影响，同
时，还有利于减小从数据写入阶段向发光阶段转变时，第一数据写入模块61中的第三子晶
体管M3和第四子晶体管M4的寄生电容对驱动晶体管M0的栅极电压造成影响，如此使得驱动
晶体管M0最终产生的驱动电流更加接近于预设的驱动电流，从而更加有利于提升显示装置
的显示亮度均一性，更有利于提升显示装置的显示效果。

[0064] 继续参见图5，该实施例中的第一数据写入模块61中，第四子晶体管M4的一极直接连接到第一节点N1，由于该第四子晶体管M4为N型晶体管，该第四晶体管M4从导通到截止时
(例如本申请中时序的数据写入阶段T2)，其栅极的信号从高电平变为低电平，其作用于N1
节点的信号也将变为低电平信号或趋于向更低的电位变化。而由于该第四晶体管M4从导通
到截止，此时不会再有Vref信号经过该第四晶体管M4输入到第一节点N1。该第四晶体管M4
从导通到截止时，当驱动晶体管M0为P型晶体管，在第四子晶体管M4截止时，该驱动晶体管
M0是处于导通状态的，即使第四晶体管M4会产生作用于N1节点的低电平信号，该低电平信
号也并不会使驱动晶体管M0进入截止状态(驱动晶体管M0为P型晶体管时，只能在其栅极接
收高电平信号的情况下截止)，而能够使驱动晶体管M0保持导通状态，有效避免驱动晶体管
M0由于受到N1节点的电平信号的影响而发生截止的可能。

[0065] 此外，请继续参见图5，该实施例中的第一数据写入模块61中，第三子晶体管M3的一极直接连接到第三节点N3，即直接与驱动晶体管M0的一极电连接。由于该第三子晶体管
M3为P型晶体管，当驱动晶体管M0为也为P型时，在版图设计以及实际生产过程中，两个P型
晶体管的有源层可在同一膜层结构中实现电连接，无需通过过孔连接，既有利于版图设计，
有利于简化生产工序，提高生产效率。需要说明的是，需要将两个P型晶体管的有源层进行
连接的原因是，通常P型晶体管的有源层为多晶硅层，多晶硅层通过掺杂杂质离子而形成源
极区域和漏极区域，在源极区域和漏极区域之间的区域是沟道区域，其中源极区域和漏极
区域分别形成晶体管的源极和漏极，将两个P型晶体管的有源层进行连接，其实是将其中一
个晶体管的源极或漏极与另一个P型晶体管的源极或漏极进行连接，也就是实现了第三子
晶体管M3晶体管的源极或漏极与驱动晶体管M0的源极或漏极电连接。

[0066] 图6是本发明提供的再一种像素驱动电路的框架结构示意图，该实施例进一步解释说明了开关晶体管模块40包括第二数据写入模块62和补偿电容C0时，第二数据写入模块
62和补偿电容C0的具体连接关系。

[0067] 可选地，开关晶体管模块40包括第二数据写入模块62，第二数据写入模块62的第一端连接第一节点N1，第二端连接第三节点N3，第二数据写入模块62用于将第三节点N3的
信号传输至第一节点N1；第二数据写入模块62包括一个第五晶体管M5，第五晶体管M5的栅
极连接第五控制端(该第五控制端可复用上述第四控制端S2‑n)；像素驱动电路还包括补偿
电容C0，补偿电容C0的第一极连接第一节点N1，补偿电容C0的第二极连接第六控制端(该第
五控制端可复用上述第四控制端S2‑P)；在同一时间帧内，补偿电容C0的极性与所述第五晶
体管M5的栅极和第一极之间所形成的电容的极性相反。

[0068] 需要说明的是，该实施例仅以第二数据写入模块62所包含的第五晶体管M5为N型晶体管为例进行说明，在本申请的一些其他实施例中，第五晶体管M5还可为P型晶体管，本
申请对此不进行具体限定。

[0069] 具体地，在数据写入阶段，第五控制端S2‑n向第五晶体管M5的栅极发送高电平控制信号，使第五晶体管M5导通。数据信号端Vdata的信号将传输至第二节点N2，第二节点N2的
信号通过驱动晶体管M0传输至第三节点N3，第三节点N3的信号通过第五晶体管M5传输至第
一节点N1。在发光阶段，第五控制端S2‑n向第五子晶体管41的栅极发送低电平控制信号，使
第五晶体管M5截至，当第五晶体管M5从导通到截止时，将形成一个负的寄生电容值作用到
第一节点N1；此时，第六控制端S2‑p向补偿电容的第二极发送高电平控制信号，使得补偿电
容形成一个正的电容值作用到第一节点N1，该正的电容值和上述负的寄生电容值叠加后电
容值对第一节点N1的影响将减小，从而对驱动晶体管M0的栅极电压的影响将减小，使得驱
动晶体管M0所产生的驱动电流与预设的驱动电流值更加接近，因此有利于提升显示装置的
显示亮度均一性，有利于改善显示装置的显示效果。

[0070] 图7是本发明提供的一种像素驱动电路的电路示意图，本实施例进一步解释说明了发光控制模块20包括第六晶体管M6和第七晶体管M7时，第六晶体管M6和第七晶体管M7的
电连接关系。

[0071] 可选地，发光控制模块20包括第六晶体管M6和第七晶体管M7，第六晶体管M6的栅极通过第一发光控制线21与发光控制信号端Emit电连接，第七晶体管M7的栅极通过第二发
光控制线22与发光控制信号端Emit电连接，发光控制信号端Emit用于向第六晶体管M6和第
七晶体管M7提供开关控制信号；第六晶体管M6的第一极连接第一电源信号端PVDD，第二极
连接第二节点N2；第七晶体管M7的第一极连接第三节点N3，第二极连接第四节点N4。

[0072] 需要说明的是，该实施例仅以第六晶体管M6和第七晶体管M7同时为P型晶体管为例进行说明，在本申请的一些其他实施例中，第六晶体管M6和第七晶体管M7还可同时为N型
晶体管，当将第六晶体管M6和第七晶体管M7的类型设置为相同时，二者通过发光控制线连
接至同一个发光控制信号端Emit即可，如此有利于减小显示装置的芯片中信号端的数量，
从而有利于节约芯片的生产成本。

[0073] 具体地，在发光阶段，发光控制信号端Emit输入低电平控制信号至第六晶体管M6和第七晶体管M7的栅极，第六晶体管M6和第七晶体管M7导通，第一电源信号端PVDD的信号
通过第六晶体管M6传输至第二节点N2，驱动晶体管M0形成驱动电流，通过第七晶体管M7使
得驱动电流传输至有机发光元件D1的阳极，有机发光元件D1根据驱动电流发光，从而实现
了显示装置的显示功能。

[0074] 请继续参见图7，图7还进一步解释说明了像素驱动电路包括第三数据写入模块63时，第三数据写入模块63的构成及连接关系。

[0075] 可选地，该像素驱动电路还包括第三数据写入模块63，第三数据写入模块63包括第八晶体管M8，第八晶体管M8的栅极与第八控制端(复用上述第三控制端S2‑p)电连接，第八
晶体管M8的第一极与数据信号端Vdata电连接，第八晶体管M8的第二极与第二节点N2电连
接，数据信号端Vdata用于向第二节点N2提供数据信号。

[0076] 需要说明的是，该实施例仅以第三数据写入模块63中的第八晶体管M8为P型晶体管为例进行说明，在本申请的一些其他实施例中，第八晶体管M8还可为N型晶体管，本申请
对此不进行具体限定。

[0077] 具体地，在数据写入阶段，第八控制端S2‑p输入低电平控制信号至第八晶体管M8的栅极，第八晶体管M8导通，第三数据写入模块63将数据信号端Vdata的信号通过第八晶体管
M8传输至第二节点N2，第二节点N2的信号通过驱动晶体管M0传输至第三节点N3，第三节点
N3的电位通过第一数据写入模块61或第二数据写入模块62传输至第一节点N1。该实施例中
的第八控制端与上述第三控制端S2‑p复用，有利于减少显示装置中芯片上的控制端的数量，
从而有利于减小芯片的生产成本。需要说明的是，当第八晶体管M8为N型晶体管时，第八控
制端可复用上述第四控制端S2‑n，以减少显示装置中芯片上的控制端的数量。

[0078] 图8是本发明提供的另一种像素驱动电路的电路示意图，本实施例进一步解释说明了像素驱动电路包括复位模块70时，复位模块70的具体构成及电连接关系。

[0079] 可选地，像素驱动电路还包括复位模块70，复位模块70包括第九晶体管M9，第九晶体管M9的栅极与第九控制端(复用上述第三控制端S2‑p)电连接，第九晶体管M9的第一极与
复位电压端Vref2电连接，第九晶体管M9的第二极与第四节点N4电连接，复位电压端Vref2
用于向第四节点N4提供复位信号。

[0080] 需要说明的是，该实施例仅以复位模块70中的第九晶体管M9为P型晶体管为例进行说明，在本申请的一些其他实施例中，第九晶体管M9还可为N型晶体管，本申请对此不进
行具体限定。当第九晶体管M9为N型晶体管时，第九控制端可复用上述第四控制端S2‑n，以减
少显示装置中芯片上的控制端的数量。

[0081] 在发光阶段之前，例如在数据写入阶段，第九控制端S2‑p输入低电位信号至第九晶体管M9的栅极，第九晶体管M9导通，复位电压端Vref2的信号通过第九晶体管M9传输至第四
节点N4，实现第四节点N4的复位，有效避免有机发光元件D1在数据写入阶段发光。此时，第
九控制端S2‑p可复用第三控制端S2‑p，使得第四节点N4在数据写入阶段实现复位。将第九控
制端S2‑p与第三控制端S2‑p复用的方式，有利于减少显示装置的芯片上控制端的数量，从而
有利于节约芯片的生产成本。

[0082] 以下将结合图8和图9对本申请所提供的像素驱动电路的驱动时序进行说明，其中，图9是本发明提供的像素驱动电路的一种驱动时序图。图8仅以像素驱动电路中的驱动
晶体管M0、第一子晶体管M1、第三子晶体管M3、第六晶体管M6、第七晶体管M7、第八晶体管
M8、第九晶体管M9均为P型晶体管，第二子晶体管M2和第四子晶体管M4为N型晶体管为例进
行说明。在一些可选实施例中，驱动晶体管M0、第一子晶体管M1、第三子晶体管M3、第六晶体
管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9也可为N型晶体管，第二子晶体管M2和第
四子晶体管M4为P型晶体管，此时，本实施例中对应的驱动时序也将发生相应变化，在此不
作赘述。

[0083] 图8所示实施例中，存储模块30体现为第一电容C1。与第三子晶体管M3的栅极电连接的第三控制端、与第八晶体管M8的栅极电连接的第八控制端、与第九晶体管M9电连接的
第九控制端复用同一个控制端S2‑P，如此利于减少显示装置的芯片上控制端的数量，从而有
利于节约芯片的生产成本。

[0084] 在初始化阶段T1，第一控制端S1‑p向第一子晶体管M1的栅极发送低电平控制信号，使第一子晶体管M1导通；同时，第二控制端S1‑n向第二子晶体管M2的栅极发送高电平控制信
号，使第二子晶体管M2导通。参考电压端Vref1的信号通过第一子晶体管M1和第二子晶体管
M2传输至第一节点N1，进而传输至驱动晶体管M0的栅极，使驱动晶体管M0导通。

[0085] 在数据写入阶段T2，第一控制端S1‑p向第一子晶体管M1的栅极发送高电平控制信号，第二控制端S1‑n向第二子晶体管M2的栅极发送低电平控制信号，使得第一子晶体管M1和
第二子晶体管M2同时截止；控制端S2‑p向第八晶体管M8发送低电平控制信号、向第九晶体管
M9发送低电平控制信号、向第三子晶体管M3发送低电平控制信号，同时控制端S2‑n向第四子
晶体管M4发送高电平控制信号，使第八晶体管M8、第九晶体管M9、第三子晶体管M3和第四子
晶体管M4导通，数据信号端Vdata的信号通过第八晶体管M8传输至第二节点N2，第二节点N2
的信号通过驱动晶体管M0传输至第三节点N3，第三节点N3的信号通过第三子晶体管M3和第
四子晶体管M4传输至第一节点N1；第一电容C1实现第一节点N1的充电、维持第一节点N1的
电压；复位电压端Vref2通过第九晶体管M9向第四节点N4提供复位信号；

[0086] 在发光阶段T3，控制端S2‑p向第八晶体管M8发送高电平控制信号、向第九晶体管M9发送高电平控制信号、向第三子晶体管M3发送高电平控制信号，同时控制端S2‑n向第四子晶
体管M4发送低电平控制信号，使第八晶体管M8、第九晶体管M9、第三子晶体管M3和第四子晶
体管M4截止；发光控制信号端Emit向第六晶体管M6和第七晶体管M7发送低电平控制信号，
使第六晶体管M6和第七晶体管M7导通，第一电源信号端PVDD的信号通过第六晶体管M6传输
至第二节点N2，驱动晶体管M0生成驱动电流，通过第七晶体管M7使得驱动电流传输至有机
发光元件D1的阳极，有机发光元件D1根据驱动电流发光。

[0087] 在初始化阶段T1，第一子晶体管M1和第二子晶体管M2同时导通；在数据写入阶段T2，第一子晶体管M1和第二子晶体管M2同时截止。在从导通到截止的过程中，第一子晶体管
M1和第二子晶体管M2的栅极电压均发生变化，即使在截止后，第一子晶体管M1和第二子晶
体管M2也存在寄生电容，第一子晶体管M1作用于第一节点N1的寄生电容为一正值，假设为
第一寄生电容；第二子晶体管M2作用于第一节点N1的寄生电容为一负值，假设为第二寄生
电容；第一寄生电容和第二寄生电容叠加作用到第一节点N1后的寄生电容为第三寄生电
容，该第三寄生电容的绝对值将小于第一寄生电容，同时也小于第二寄生电容的绝对值，相
比于第一寄生电容和第二寄生电容，第三寄生电容对第一节点N1的影响大大减小，减弱了
第一子晶体管M1和第二子晶体管M2从导通到截止的过程中寄生电容对驱动晶体管M0的栅
极造成的影响，使得驱动晶体管M0所产生的驱动电流更接近于预设的驱动电流，因而有利
于提升显示装置的显示亮度均一性，进而有利于提升显示效果。

[0088] 同理，在数据写入阶段T2，第三子晶体管M3和第四子晶体管M4同时导通；在发光阶段T3，第三子晶体管M3和第四子晶体管M4同时截止。在第三子晶体管M3和第四子晶体管M4
截至后，由于寄生电容的存在，第三子晶体管M3和第四子晶体管M4均存在作用于第一节点
N1的寄生电容，其中第三子晶体管M3作用于第一节点N1的寄生电容为一正值，第四子晶体
管M4作用于第一节点N1的寄生电容为一负值，二者叠加后的寄生电容值将减小，如此同样
有利于减弱第三子晶体管M3和第四子晶体管M4从导通到截止的过程中寄生电容对驱动晶
体管M0的栅极造成的影响，使得驱动晶体管M0所产生的驱动电流更接近于预设的驱动电
流，因而有利于提升显示装置的显示亮度均一性，进而有利于提升显示效果。

[0089] 基于同一发明构思，本申请还提供一种像素驱动电路的驱动方法，图10是本发明提供的像素驱动电路的驱动方法的一种工作流程示意图，该驱动方法用于驱动上述实施例
中的像素驱动电路，请结合图1，驱动电路包括第一电源信号端PVDD、第二电源信号端PVEE、
驱动晶体管M0、发光元件D1、发光控制模块20和至少一个开关晶体管模块40，开关晶体管模
块40的第一端连接第一节点N1，至少部分开关晶体管模块40包括串联连接的两个子晶体管
41；驱动电路包括初始化阶段、数据写入阶段和发光阶段，驱动方法包括：

[0090] 在初始化阶段，向第一节点N1传输参考电压信号，使驱动晶体管M0导通；

[0091] 在数据写入阶段，第一节点N1和第三节点N3连接，数据信号端Vdata的信号传输至第二节点N2，第二节点N2的信号通过驱动晶体管M0传输至第三节点N3，第三节点N3的信号
传输至第一节点N1；存储模块30用于实现第一节点N1的充电、维持第一节点N1的电压；

[0092] 在发光阶段，第一节点N1和第三节点N3断开，发光控制模块20导通，第一电源信号端PVDD的信号传输至第二节点N2，驱动晶体管M0生成用于驱动发光元件D1发光的驱动电
流，使发光元件D1发光；

[0093] 其中，在同一时间帧内，两个子晶体管41在控制信号的控制下同时导通或同时截止。

[0094] 具体的，本实施例进一步解释说明了上述实施例中的像素驱动电路的驱动方法，请结合图1和图10，该实施例以包含两个子晶体管41的开关晶体管模块40串联连接在参考
电压端Vref1和第一节点N1之间为例进行说明，该驱动方法包括至少三个步骤：

[0095] 步骤101、在初始化阶段，第一控制端S1‑p和第二控制端S1‑n分别向两个子晶体管41发送控制信号，使得两个子晶体管41同时导通；参考电压端Vref1通过两个子晶体管41向驱
动晶体管M0传输参考电压信号，使得驱动晶体管M0导通；

[0096] 步骤102、在数据写入阶段，第一控制端S1‑p和第二控制端S1‑n分别向两个子晶体管41发送控制信号，使得两个子晶体管41同时截止；第一节点N1和第三节点N3连接，数据信号
端Vdata的信号传输至第二节点N2，第二节点N2的信号通过驱动晶体管M0传输至第三节点
N3，第三节点N3的信号传输至第一节点N1；存储模块30用于实现第一节点N1的充电、维持第
一节点N1的电压；

[0097] 步骤103、在发光阶段，第一节点N1和第三节点N3断开，发光控制模块20导通，第一电源信号端PVDD的信号传输至第二节点N2，驱动晶体管M0生成用于驱动发光元件D1发光的
驱动电流，使发光元件D1发光。

[0098] 本申请所提供的像素驱动电路的驱动方法中，在数据写入阶段，开关晶体管模块40中的两个子晶体管41同时截止。由于两个子晶体管41即使在截止后仍然存在寄生电容，
而且两个子晶体管41的极性是相反的，当两个子晶体管41均截止后，其中一个子晶体管41
作用到第一节点N1的寄生电容为一正值，假设为第一寄生电容值；另一个子晶体管41作用
到第一节点N1的寄生电容为一负值，假设为第二寄生电容值。将两个子晶体管41串联后，相
当于作用到第一节点N1的寄生电容会变为第一寄生电容值和第二寄生电容值之和，假设为
第三寄生电容。由于两个子晶体管41的极性相反，因此该第三寄生电容值的绝对值将小于
第一寄生电容值，同时也将小于该第二寄生电容值的绝对值，也就是说，第三寄生电容值与
第一寄生电容值和第二寄生电容值相比，对第一节点N1的影响将更小。因此，本申请通过两
个极性相反的子晶体管41进行串联的方式，减弱了子晶体管41从导通到截止的过程中寄生
电容对驱动晶体管M0的栅极造成的影响，使得驱动晶体管M0所产生的驱动电流更接近于预
设的驱动电流，因而有利于提升显示装置的显示亮度均一性，进而有利于提升显示效果。

[0099] 请参考图4，可选地，开关晶体管模块40包括初始化模块50，初始化模块50的第一端连接第一节点N1，第二端连接至参考电压端Vref1；初始化模块50包括第一子晶体管M1和
第二子晶体管M2，第一子晶体管M1的栅极连接第一控制端S1‑p，第二子晶体管M2的栅极连接
第二控制端S1‑n；

[0100] 在初始化阶段，第一控制端S1‑p向第一子晶体管M1发送第一导通控制信号，同时，第二控制端S1‑n向第二子晶体管M2发送第二导通控制信号，使第一子晶体管M1和第二子晶
体管M2同时导通，参考电压端Vref1向第一节点N1传输参考电压信号，使驱动晶体管M0导
通；在数据写入阶段，第一控制端S1‑p向第一子晶体管M1发送第一截止控制信号，同时，第二
控制端S1‑n向第二子晶体管M2发送第二截止控制信号，使第一子晶体管M1和第二子晶体管
M2同时截止。

[0101] 需要说明的是，该实施例仅以第一子晶体管M1为P型晶体管、第二子晶体管M2为N型晶体管为例进行说明的，在本申请的一些其他实施例中，第一子晶体管M1还可为N型晶体
管，第二子晶体管M2还可为P型晶体管，本申请对此不进行具体限定。

[0102] 具体地，在初始化阶段，第一控制端S1‑p向第一子晶体管M1的栅极发送低电平控制信号，使第一子晶体管M1导通；同时，第二控制端S1‑n向第二子晶体管M2的栅极发送高电平
控制信号，使第二子晶体管M2导通。参考电压端Vref1的信号通过第一子晶体管M1和第二子
晶体管M2传输至第一节点N1，进而传输至驱动晶体管M0的栅极，使驱动晶体管M0导通。在数
据写入阶段，第一控制端S1‑p向第一子晶体管M1的栅极发送高电平控制信号，第二控制端
S1‑n向第二子晶体管M2的栅极发送低电平控制信号，使得第一子晶体管M1和第二子晶体管
M2同时截止。当第一子晶体管M1和第二晶体管截止时，由于寄生电容的存在，此时，第一子
晶体管M1作用于第一节点N1的寄生电容值为一正值，第二子晶体管M2作用于第一节点N1的
寄生电容值为一负值，二者叠加后寄生电容值对第一节点N1的影响将减小，从而对驱动晶
体管M0的栅极电压的影响将减小，使得驱动晶体管M0所产生的驱动电流与预设的驱动电流
值更加接近，因此有利于提升显示装置的显示亮度均一性，有利于改善显示装置的显示效
果。

[0103] 请参考图5，可选地，开关晶体管模块40包括第一数据写入模块61，第一数据写入模块61的第一端连接第一节点N1，第二端连接第三节点N3；第一数据写入模块61包括第三
子晶体管M3和第四子晶体管M4，第三子晶体管M3的栅极连接第三控制端S2‑p，第四子晶体管
M4的栅极连接第四控制端S2‑n；

[0104] 在数据写入阶段，第三控制端S2‑p向第三子晶体管M3发送第三导通控制信号，同时，第四控制端S2‑n向第四子晶体管M4发送第四导通控制信号，使第三子晶体管M3和第四子
晶体管M4同时导通，第一数据写入模块61将第三节点N3的信号传输至第一节点N1；在发光
阶段，第三控制端S2‑p向第三子晶体管M3发送第三截止控制信号，同时，第四控制端S2‑n向第
四子晶体管M4发送第四截止控制信号，使第三子晶体管M3和第四子晶体管M4同时截止。

[0105] 需要说明的是，该实施例仅以第三子晶体管M3为P型晶体管、第四子晶体管M4为N型晶体管为例进行说明的，在本申请的一些其他实施例中，第三子晶体管M3还可为N型晶体
管，第四子晶体管M4还可为P型晶体管，本申请对此不进行具体限定。

[0106] 具体地，在数据写入阶段，第三控制端S2‑p向第三子晶体管M3的栅极发送低电平控制信号，使第三子晶体管M3导通；同时，第四控制端S2‑n向第三子晶体管M3的栅极发送高电
平控制信号，使第四子晶体管M4导通。数据信号端Vdata的信号将传输至第二节点N2，第二
节点N2的信号通过驱动晶体管M0传输至第三节点N3，第三节点N3的电位通过第三子晶体管
M3和第四子晶体管M4传输至第一节点N1。在发光阶段，第三控制端S2‑p向第三子晶体管M3的
栅极发送高电平控制信号，第四控制端S2‑n向第三子晶体管M3的栅极发送低电平控制信号，
使第三子晶体管M3和第四子晶体管M4同时截止。第三子晶体管M3和第四子晶体管M4在从导
通到截止时，第三子晶体管M3和第四子晶体管M4的栅极电压均发生了变化，即使截止后，第
三子晶体管M3和第四子晶体管M4的寄生电容均存在。由于第三子晶体管M3和第四子晶体管
M4的极性相反，第三子晶体管M3作用于第一节点N1的寄生电容为一正值，第四子晶体管M4
作用于第一节点N1的寄生电容为一负值，二者叠加后寄生电容值对第一节点N1的影响将减
小，从而对驱动晶体管M0的栅极电压的影响将减小，使得驱动晶体管M0所产生的驱动电流
与预设的驱动电流值更加接近，因此有利于提升显示装置的显示亮度均一性，有利于改善
显示装置的显示效果。

[0107] 请参考图6，可选地，开关晶体管模块40包括第二数据写入模块62，第二数据写入模块62的第一端连接第一节点N1，第二端连接第三节点N3；第二数据写入模块62包括一个
第五晶体管M5，第五晶体管M5的栅极连接第五控制端(复用上述第四控制端S2‑n)；像素驱动
电路还包括补偿电容，补偿电容C0的第一极连接第一节点N1，补偿电容C0的第二极连接第
六控制端(复用上述第三控制端S2‑P)；

[0108] 在数据写入阶段，第五控制端S2‑n向第五晶体管M5发送第五导通控制信号，使第五晶体管M5导通，第二数据写入模块62将第三节点N3的信号传输至第一节点N1；在发光阶段，
第五控制端S2‑n向第五晶体管M5发送第五截止控制信号，使第五晶体管M5截止；同时，第六
控制端S2‑P向补偿电容C0发送充电信号，向补偿电容C0充电；在同一时间帧内，补偿电容C0
的极性与所述第五晶体管M5的栅极和第一极之间所形成的电容的极性相反。

[0109] 需要说明的是，该实施例仅以第二数据写入模块62所包含的第五晶体管M5为N型晶体管为例进行说明，在本申请的一些其他实施例中，第五晶体管M5还可为P型晶体管，本
申请对此不进行具体限定。当第五晶体管M5为P型晶体管时，第五控制端可复用上述第三控
制端S2‑P，补偿电容C0连接的第六控制端可复用上述第四控制端S2‑n。

[0110] 具体地，在数据写入阶段，第五控制端S2‑n向第五晶体管M5的栅极发送高电平控制信号，使第五晶体管M5导通。数据信号端Vdata的信号将传输至第二节点N2，第二节点N2的
信号通过驱动晶体管M0传输至第三节点N3，第三节点N3的电位通过第五晶体管M5传输至第
一节点N1。在发光阶段，第五控制端S2‑n向第五子晶体管41的栅极发送低电平控制信号，使
第五晶体管M5截至，当第五晶体管M5从导通到截止时，将形成一个负的寄生电容值作用到
第一节点N1；此时，第六控制端S2‑P向补偿电容C0的第二极发送高电平控制信号，使得补偿
电容C0形成一个正的电容值作用到第一节点N1，该正的电容值和上述负的寄生电容值叠加
后电容值对第一节点N1的影响将减小，从而对驱动晶体管M0的栅极电压的影响将减小，使
得驱动晶体管M0所产生的驱动电流与预设的驱动电流值更加接近，因此有利于提升显示装
置的显示亮度均一性，有利于改善显示装置的显示效果。

[0111] 基于同一发明构思，本发明实施例提供一种显示装置，包括如上的像素驱动电路。

[0112] 请参考图11，图11是本发明提供的一种显示装置100的平面结构示意图。图11提供的显示装置100包括本发明上述任一实施例提供的像素驱动电路。图实施例仅以手机为例，
对显示装置进行说明，可以理解的是，本发明实施例提供的显示装置，可以是电脑、电视、车
载显示装置等其他具有显示功能的显示装置，本发明对此不作具体限制。本发明实施例提
供的显示装置，具有本发明实施例提供的像素驱动电路的有益效果，具体可以参考上述各
实施例对于像素驱动电路的具体说明，本实施例在此不再赘述。

[0113] 通过上述实施例可知，本发明提供的像素驱动电路及其驱动方法、显示装置，至少实现了如下的有益效果：

[0114] 本申请实施例所提供的像素驱动电路及其驱动方法、显示装置中，像素驱动电路包括驱动晶体管和开关晶体管模块，其中驱动晶体管的栅极连接到第一节点，开关晶体管
模块的第一端也连接至第一节点，即与驱动晶体管的栅极电连接。特别是，至少部分开关晶
体管模块包括串联连接的两个子晶体管，两个子晶体管的极性相反，其在同一时间帧内，两
个子晶体管的栅极在控制信号的控制下同时导通或截止。两个子晶体管在从导通到截止
时，其栅极的电压发生了变化，即使在截止后，两个子晶体管也存在寄生电容；由于两个子
晶体管的极性是相反的，当两个子晶体管均截止后，其中一个子晶体管作用到第一节点的
寄生电容为一正值，假设为第一寄生电容值；另一个子晶体管作用到第一节点的寄生电容
为一负值，假设为第二寄生电容值。将两个子晶体管串联后，相当于作用到第一节点的寄生
电容会变为第一寄生电容值和第二寄生电容值之和，假设为第三寄生电容。由于两个子晶
体管的极性相反，因此该第三寄生电容值的绝对值将小于第一寄生电容值，同时也将小于
该第二寄生电容值的绝对值，也就是说，第三寄生电容值与第一寄生电容值和第二寄生电
容值相比，对第一节点的影响将更小。因此，本申请通过两个极性相反的子晶体管进行串联
的方式，减弱了现有技术中的开关晶体管从导通到截止的过程中寄生电容对驱动晶体管的
栅极造成的影响，使得驱动晶体管所产生的驱动电流更接近于预设的驱动电流，因而有利
于提升显示装置的显示亮度均一性，进而有利于提升显示效果。

[0115] 虽然已经通过例子对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上例子仅是为了进行说明，而不是为了限制本发明的范围。本领域的技
术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发
明的范围由所附权利要求来限定。