分栅式非易失性存储器及其制备方法

摘要

本发明提供一种分栅式非易失性存储器及其制备方法，包括如下步骤：1）提供一半导体衬底，于半导体衬底内形成若干个浅沟槽隔离结构，于半导体衬底内隔离出有源区；2）于半导体衬底上形成字线；3）于半导体衬底内形成源极及漏极，并于字线邻近源极一侧的侧壁上形成浮栅，浮栅的顶部与所述字线相接触的部分呈一尖角状凸缘；4）采用刻蚀工艺去除部分字线，使浮栅顶部的尖角状凸缘高于字线顶部；5）于浮栅顶部形成隧穿介质层及擦除栅；6）于漏极上形成导电栓塞，并于导电栓塞上形成金属位线。通过本发明可以显著增加浮栅与擦除栅之间的FN隧穿效应，可以增加擦除栅与浮栅之间的隧穿介质层的厚度，从而避免漏电流的发生。

权利要求

1.一种分栅式非易失性存储器的制备方法，其特征在于，所述分栅式非易失性存储器的制备方法包括如下步骤：

1)提供一半导体衬底，于所述半导体衬底内形成若干个浅沟槽隔离结构，所述浅沟槽隔离结构于所述半导体衬底内隔离出若干个间隔排布的有源区；

2)于所述半导体衬底上形成若干个间隔排布的字线；

3)于所述半导体衬底内形成至少一源极及至少一漏极，并于所述字线邻近所述源极一侧的侧壁上形成浮栅，所述源极与所述漏极分别位于所述字线相对的两侧，所述浮栅的宽度自底部至顶部逐渐减小，以使得所述浮栅的顶部与所述字线相接触的部分呈一尖角状凸缘；

4)采用刻蚀工艺去除部分所述字线，使所述浮栅顶部的尖角状凸缘高于所述字线顶部上缘；

5)于所述浮栅顶部形成隧穿介质层及擦除栅，所述隧穿介质层至少覆盖部分所述浮栅顶部的所述尖角状凸缘，所述擦除栅位于所述隧穿介质层的上表面；及

6)于所述漏极上形成导电栓塞，并于所述导电栓塞上形成若干条间隔排布的金属位线，所述金属位线经由所述导电栓塞与所述漏极电连接；

其中，步骤2)中包括如下步骤：

2‑1)于所述半导体衬底上依次形成上下叠置的第一栅介质层、第一多晶硅层及绝缘层；

2‑2)刻蚀所述绝缘层及所述第一多晶硅层，以形成若干个间隔排布的字线导电层及位于所述字线导电层上表面的顶层绝缘层；

2‑3)于裸露的所述第一栅介质层、所述字线导电层侧壁、所述顶层绝缘层的侧壁及上表面形成侧墙介质层；及

2‑4)刻蚀所述侧墙介质层及所述第一栅介质层，以形成包括由下至上依次叠置的底层介质层、字线导电层、顶层绝缘层的叠层结构及位于所述叠层结构两侧的字线侧墙；其中，在步骤4)中，通过湿法刻蚀工艺去除所述字线中的部分所述顶层绝缘层，暴露出所述浮栅顶部的所述尖角状凸缘，所述浮栅顶部的所述尖角状凸缘与所述顶层绝缘层的上表面具有间距；

其中，所述尖角状凸缘横跨并位于所述字线侧墙的上方。

2.根据权利要求1所述的分栅式非易失性存储器的制备方法，其特征在于，步骤5)中，所述隧穿介质层至少覆盖所述字线部分上表面。

3.根据权利要求1所述的分栅式非易失性存储器的制备方法，其特征在于，步骤4)中，采用刻蚀工艺去除的所述字线的厚度介于10nm～50nm之间。

4.根据权利要求1所述的分栅式非易失性存储器的制备方法，其特征在于，步骤3)中包括如下步骤：

3‑1)于裸露的所述半导体衬底表面形成第二栅介质层；

3‑2)于步骤3‑1)所得结构的表面形成第二多晶硅层，所述第二多晶硅层覆盖所述第二栅介质层的表面及所述字线的侧壁及上表面；

3‑3)刻蚀所述第二多晶硅层，以于所述字线侧墙的外壁形成多晶硅侧墙；

3‑4)依据所述多晶硅侧墙对所述半导体衬底内进行离子注入，以于所述半导体衬底内形成所述源极及所述漏极；及

3‑5)去除所述字线邻近所述漏极一侧的所述多晶硅侧墙、所述第二栅介质层，并去除所述字线邻近所述源极一侧且位于所述浅沟槽隔离结构上方区域的部分所述多晶硅侧墙，保留的所述多晶硅侧墙与位于其下方的所述第二栅介质层构成所述浮栅。

5.根据权利要求4所述的分栅式非易失性存储器的制备方法，其特征在于，接续步骤3‑

5)还包括如下步骤：去除位于所述漏极上方的所述第二栅介质层及邻近所述漏极一侧的所述字线侧墙。

6.根据权利要求4所述的分栅式非易失性存储器的制备方法，其特征在于，步骤5)中，形成所述隧穿介质层及所述擦除栅之后还包括如下步骤：于所述擦除栅的侧壁、所述浮栅的侧壁及所述叠层结构邻近所述漏极的侧壁形成侧墙结构；及

依据所述侧墙结构于所述源极内及所述漏极内形成重掺杂区域，并于所述重掺杂区域外围形成轻掺杂扩散区域。

7.根据权利要求6所述的分栅式非易失性存储器的制备方法，其特征在于，步骤5)中，形成所述重掺杂区域及所述轻掺杂扩散区域之后还包括如下步骤：于所述擦除栅的部分上表面、位于所述擦除栅邻近所述源极一侧的所述侧墙结构表面、位于所述浮栅侧壁的所述侧墙结构表面及所述源极的上表面形成硅化物阻挡层；及于裸露的所述擦除栅的上表面、所述字线的上表面及所述漏极的上表面形成自对准硅化物层。

8.根据权利要求6所述的分栅式非易失性存储器的制备方法，其特征在于，所述半导体衬底包括第一掺杂类型的衬底，所述第一多晶硅层包括第二掺杂类型的多晶硅层，所述第二多晶硅层包括第二掺杂类型的多晶硅层，所述源极及所述漏极均为第二掺杂类型的区域，所述擦除栅包括第二掺杂类型的多晶硅层，所述重掺杂区域及所述轻掺杂扩散区域均为第二掺杂类型的区域；所述第一掺杂类型与所述第二掺杂类型不同。

9.根据权利要求1所述的分栅式非易失性存储器的制备方法，其特征在于，步骤5)包括如下步骤：

5‑1)接续步骤4)所得结构的表面形成隧穿介质材料层，所述隧穿介质材料层覆盖裸露的所述半导体衬底、所述字线及所述浮栅；

5‑2)于所述隧穿介质材料层上形成第三多晶硅层；及

5‑3)刻蚀所述第三多晶硅层及所述隧穿介质材料层，以形成所述隧穿介质层及所述擦除栅。

10.根据权利要求1所述的分栅式非易失性存储器的制备方法，其特征在于，步骤6)中，形成所述导电栓塞之前还包括如下步骤：于步骤5)所得结构的表面形成层间介质层；及于所述层间介质层内形成连接通孔，所述连接通孔暴露出所述漏极。

11.根据权利要求10所述的分栅式非易失性存储器的制备方法，其特征在于，步骤6)中，于所述连接通孔内填充导电材料层以形成所述导电栓塞；于所述层间介质层上形成金属位线。

12.一种分栅式非易失性存储器，其特征在于，所述分栅式非易失性存储器至少包括：一半导体衬底，所述半导体衬底内形成有若干个浅沟槽隔离结构，所述浅沟槽隔离结构于所述半导体衬底内隔离出若干个间隔排布的有源区；

若干个间隔排布的字线；

一源极；

一漏极，所述源极与所述漏极分别位于所述字线相对的两侧；

一浮栅，位于所述字线邻近所述源极的侧壁上，所述浮栅的纵截面宽度自底部至顶部逐渐减小，所述浮栅的顶部呈一尖角状凸缘，所述浮栅顶部的所述尖角状凸缘高于述字线的顶部上缘，且与所述字线的顶部具有预设间距；

一隧穿介质层，至少覆盖部分所述浮栅顶部的所述尖角状凸缘；

一擦除栅，位于所述隧穿介质层上；

一导电栓塞，位于所述漏极上，且与所述漏极电连接；及若干条间隔排布的金属位线，位于所述导电栓塞上，且经由所述导电栓塞与所述漏极电连接；

其中，所述字线包括叠层结构及位于所述叠层结构两侧的字线侧墙；其中，所述叠层结构包括由下至上依次叠置的底层介质层、字线导电层及顶层绝缘层；

其中，所述尖角状凸缘横跨并位于所述字线侧墙的上方。

13.根据权利要求12所述的分栅式非易失性存储器，其特征在于，所述隧穿介质层至少覆盖所述字线的部分上表面。

14.根据权利要求12所述的分栅式非易失性存储器，其特征在于，所述浮栅顶部的尖角状凸缘与所述字线顶部的预设间距介于10nm～50nm之间。

15.根据权利要求12所述的分栅式非易失性存储器，其特征在于，所述浮栅包括浮栅介质层及浮栅导电层，其中，所述浮栅介质层位于所述半导体衬底上，所述浮栅导电层位于所述浮栅介质层上。

16.根据权利要求12所述的分栅式非易失性存储器，其特征在于，所述隧穿介质层的厚度介于8nm～15nm之间。

17.根据权利要求12所述的分栅式非易失性存储器，其特征在于，所述分栅式非易失性存储器还包括侧墙结构，所述侧墙结构位于所述隧穿介质层的侧壁上、所述擦除栅的侧壁上及所述浮栅的侧壁上。

18.根据权利要求17所述的分栅式非易失性存储器，其特征在于，所述分栅式非易失性存储器还包括：

硅化物阻挡层，位于所述擦除栅的部分上表面、所述擦除栅邻近所述源极一侧的所述侧墙结构表面、所述浮栅侧壁的所述侧墙结构表面及所述源极的上表面；及自对准硅化物层，位于裸露的所述擦除栅的上表面、所述字线的上表面及所述漏极的上表面；所述导电栓塞位于所述漏极上表面的所述自对准硅化物层上。

19.根据权利要求12所述的分栅式非易失性存储器，其特征在于，所述分栅式非易失性存储器还包括：重掺杂区域及轻掺杂扩散区域，所述重掺杂区域位于所述源极内及所述漏极内，且位于所述漏极的所述重掺杂区域延伸至所述漏极的外侧，所述轻掺杂扩散区域位于所述重掺杂区域的外围。

20.根据权利要求19所述的分栅式非易失性存储器，其特征在于，所述半导体衬底包括第一掺杂类型的衬底，所述浮栅包括第二掺杂类型的多晶硅层，所述擦除栅包括第二掺杂类型的多晶硅层，所述源极、所述漏极、所述重掺杂区域及所述轻掺杂扩散区域均为第二掺杂类型的区域；所述第二掺杂类型与所述第一掺杂类型不同。

21.根据权利要求12所述的分栅式非易失性存储器，其特征在于，所述分栅式非易失性存储器还包括层间介质层，所述层间介质层覆盖于所述半导体衬底的表面，并包覆所述字线、所述浮栅及所述擦除栅；所述导电栓塞位于所述层间介质层内，所述金属位线位于所述层间介质层上。

说明书

分栅式非易失性存储器及其制备方法

技术领域

[0001] 本发明属于半导体技术领域，特别是涉及一种分栅式非易失性存储器及其制备方法。

背景技术

[0002] 在现有的分栅式存储器中，由于浮栅与擦除栅之间的隧穿效应有限，为了便于在小功率的情况下实现快捷擦除，浮栅与擦除栅之间的隧穿介质层的厚度一般比较薄，然而，
现有的隧穿介质层的材料一般为氧化硅或氮化硅，而氧化硅及氮化硅并非为完全的绝缘
体，当隧穿介质层的厚度比较薄时，很容易造成漏电流，保存于浮栅中的电荷会泄露到擦除
栅而被擦除，从而存在数据保持力较差的问题。

发明内容

[0003] 鉴于以上所述现有技术的缺点，本发明的目的在于提供一种分栅式非易失性存储器及其方法用于解决现有技术中的分栅式存储器为了确保擦除隧穿介质层的厚度较薄而
存在的容易造成漏电，从而导致存储器存在数据保持力较差的问题。

[0004] 为实现上述目的及其他相关目的，本发明提供一种分栅式非易失性存储器的制备方法，所述分栅式非易失性存储器的制备方法包括如下步骤：

[0005] 1)提供一半导体衬底，于所述半导体衬底内形成若干个浅沟槽隔离结构，所述浅沟槽隔离结构于所述半导体衬底内隔离出若干个间隔排布的有源区；

[0006] 2)于所述半导体衬底上形成若干个间隔排布的字线；

[0007] 3)于所述半导体衬底内形成至少一源极及至少一漏极，并于所述字线邻近所述源极一侧的侧壁上形成浮栅，所述源极与所述漏极分别位于所述字线相对的两侧，所述浮栅
的纵截面宽度自底部至顶部逐渐减小，以使得所述浮栅的顶部呈与所述字线相接触的部分
呈一尖角状凸缘；

[0008] 4)采用刻蚀工艺去除部分所述字线，使所述浮栅顶部的尖角状凸缘高于所述字线顶部上缘；

[0009] 5)于所述浮栅顶部形成隧穿介质层及擦除栅，所述隧穿介质层至少覆盖部分所述浮栅顶部的所述尖角状凸缘，所述擦除栅位于所述隧穿介质层的上表面；及

[0010] 6)于所述漏极上形成导电栓塞，并于所述导电栓塞上形成若干条间隔排布的金属位线，所述金属位线经由所述导电栓塞与所述漏极电连接。

[0011] 优选地，步骤5)中，所述隧穿介质层至少覆盖所述字线部分上表面。

[0012] 优选地，步骤4)中，采用刻蚀工艺去除的所述字线的厚度介于10nm～50nm之间。

[0013] 优选地，步骤2)中包括如下步骤：

[0014] 2‑1)于所述半导体衬底上依次形成上下叠置的第一栅介质层、第一多晶硅层及绝缘层；

[0015] 2‑2)刻蚀所述绝缘层及所述第一多晶硅层，以形成若干个间隔排布的字线导电层及位于所述字线导电层上表面的顶层绝缘层；

[0016] 2‑3)于裸露的所述第一栅介质层、所述字线导电层侧壁、所述顶层绝缘层的侧壁及上表面形成侧墙介质层；及

[0017] 2‑4)刻蚀所述侧墙介质层及所述第一栅介质层，以形成包括由下至上依次叠置的底层介质层、字线导电层、顶层绝缘层的叠层结构及位于所述叠层结构两侧的字线侧墙。

[0018] 优选地，步骤3)中包括如下步骤：

[0019] 3‑1)于裸露的所述半导体衬底表面形成第二栅介质层；

[0020] 3‑2)于步骤3‑1)所得结构的表面形成第二多晶硅层，所述第二多晶硅层覆盖所述第二栅介质层的表面及所述字线的侧壁及上表面；

[0021] 3‑3)刻蚀所述第二多晶硅层，以于所述字线侧墙的外壁形成多晶硅侧墙；

[0022] 3‑4)依据所述多晶硅侧墙对所述半导体衬底内进行离子注入，以于所述半导体衬底内形成所述源极及所述漏极；及

[0023] 3‑5)去除所述字线邻近所述漏极一侧的所述多晶硅侧墙、所述第二栅介质层，并去除所述字线邻近所述源极一侧且位于所述浅沟槽隔离结构上方区域的部分所述多晶硅
侧墙，保留的所述多晶硅侧墙与位于其下方的所述第二栅介质层构成所述浮栅。

[0024] 优选地，接续步骤3‑5)还包括如下步骤：去除位于所述漏极上方的所述第二栅介质层及邻近所述漏极一侧的所述字线侧墙。

[0025] 优选地，步骤5)中，所述隧穿介质层至少覆盖所述字线部分上表面。

[0026] 优选地，步骤5)中，形成所述隧穿介质层及所述擦除栅之后还包括如下步骤：

[0027] 于所述擦除栅的侧壁、所述浮栅的侧壁及所述叠层结构邻近所述漏极的侧壁形成侧墙结构；及

[0028] 依据所述侧墙结构于所述源极内及所述漏极内形成重掺杂区域，并于所述重掺杂区域外围形成轻掺杂扩散区域。

[0029] 优选地，步骤5)中，形成所述重掺杂区域及所述轻掺杂扩散区域之后还包括如下步骤：

[0030] 于所述擦除栅的部分上表面、位于所述擦除栅邻近所述源极一侧的所述侧墙结构表面、位于所述浮栅侧壁的所述侧墙结构表面及所述源极的上表面形成硅化物阻挡层；及

[0031] 于裸露的所述擦除栅的上表面、所述字线的上表面及所述漏极的上表面形成自对准硅化物层。

[0032] 优选地，所述半导体衬底包括第一掺杂类型的衬底，所述第一多晶硅层包括第二掺杂类型的多晶硅层，所述第二多晶硅层包括第二掺杂类型的多晶硅层，所述源极及所述
漏极均为第二掺杂类型的区域，所述擦除栅包括第二掺杂类型的多晶硅层，所述重掺杂区
域及所述轻掺杂扩散区域均为第二掺杂类型的区域；所述第一掺杂类型与所述第二掺杂类
型不同。

[0033] 优选地，步骤5)包括如下步骤：

[0034] 5‑1)接续步骤4)所得结构的表面形成隧穿介质材料层，所述隧穿介质材料层覆盖裸露的所述半导体衬底、所述字线及所述浮栅；

[0035] 5‑2)于所述隧穿介质材料层上形成第三多晶硅层；及

[0036] 5‑3)刻蚀所述第三多晶硅层及所述隧穿介质材料层，以形成所述隧穿介质层及所述擦除栅。

[0037] 优选地，步骤6)中，形成所述导电栓塞之前还包括如下步骤：

[0038] 于步骤5)所得结构的表面形成层间介质层；及

[0039] 于所述层间介质层内形成连接通孔，所述连接通孔暴露出所述漏极。

[0040] 优选地，步骤6)中，

[0041] 于所述连接通孔内填充导电材料层以形成所述导电栓塞；于所述层间介质层上形成金属位线。

[0042] 本发明还提供一种分栅式非易失性存储器，所述分栅式非易失性存储器至少包括：

[0043] 一半导体衬底，所述半导体衬底内形成有若干个浅沟槽隔离结构，所述浅沟槽隔离结构于所述半导体衬底内隔离出若干个间隔排布的有源区；

[0044] 若干个间隔排布的字线；

[0045] 一源极；

[0046] 一漏极，所述源极与所述漏极分别位于所述字线相对的两侧；

[0047] 一浮栅，位于所述字线邻近所述源极的侧壁上，所述浮栅的纵截面宽度自底部至顶部逐渐减小，以使得所述浮栅的顶部呈一尖角状凸缘，所述浮栅顶部的所述尖角状凸缘
高于所述字线的顶部上缘，且与所述字线的顶部具有预设间距；

[0048] 一隧穿介质层，至少覆盖部分所述浮栅顶部的所述尖角状凸缘；

[0049] 一擦除栅，位于所述隧穿介质层上；

[0050] 一导电栓塞，位于所述漏极上，且与所述漏极电连接；及

[0051] 若干条间隔排布的金属位线，位于所述导电栓塞上，且经由所述导电栓塞与所述漏极电连接。

[0052] 优选地，所述隧穿介质层至少覆盖所述字线的部分上表面。

[0053] 优选地，所述浮栅顶部的尖角状凸缘与所述字线顶部的预设间距介于10nm～50nm之间。

[0054] 优选地，所述字线包括叠层结构及位于所述叠层结构两侧的字线侧墙；其中，所述叠层结构包括由下至上依次叠置的底层介质层、字线导电层及顶层绝缘层。

[0055] 优选地，所述浮栅包括浮栅介质层及浮栅导电层，其中，所述浮栅介质层位于所述半导体衬底上，所述浮栅导电层位于所述浮栅介质层上。

[0056] 优选地，所述隧穿介质层的厚度介于8nm～15nm之间。

[0057] 优选地，所述隧穿介质层至少覆盖所述字线部分上表面。

[0058] 优选地，所述分栅式非易失性存储器还包括侧墙结构，所述侧墙结构位于所述隧穿介质层的侧壁上、所述擦除栅的侧壁上及所述浮栅的侧壁上。

[0059] 优选地，所述分栅式非易失性存储器还包括：

[0060] 硅化物阻挡层，位于所述擦除栅的部分上表面、所述擦除栅邻近所述源极一侧的所述侧墙结构表面、所述浮栅侧壁的所述侧墙结构表面及所述源极的上表面；及

[0061] 自对准硅化物层，位于裸露的所述擦除栅的上表面、所述字线的上表面及所述漏极的上表面；所述导电栓塞位于所述漏极上表面的所述自对准硅化物层上。

[0062] 优选地，所述分栅式非易失性存储器还包括：重掺杂区域及轻掺杂扩散区域，所述重掺杂区域位于所述源极内及所述漏极内，且位于所述漏极的所述重掺杂区域延伸至所述
漏极的外侧，所述轻掺杂扩散区域位于所述重掺杂区域的外围。

[0063] 优选地，所述半导体衬底包括第一掺杂类型的衬底，所述浮栅包括第二掺杂类型的多晶硅层，所述擦除栅包括第二掺杂类型的多晶硅层，所述源极、所述漏极、所述重掺杂
区域及所述轻掺杂扩散区域均为第二掺杂类型的区域；所述第二掺杂类型与所述第一掺杂
类型不同。

[0064] 优选地，所述分栅式非易失性存储器还包括层间介质层，所述层间介质层覆盖于所述半导体衬底的表面，并包覆所述字线、所述浮栅及所述擦除栅；所述导电栓塞位于所述
层间介质层内，所述金属位线位于所述层间介质层上。

[0065] 如上所述，本发明的一种分栅式非易失性存储器及其制备方法，具有以下有益效果：通过将浮栅的顶部设计为尖角状凸缘，可以显著增加浮栅与擦除栅之间的FN隧穿效应；
由于所述浮栅的顶部为尖角状凸缘，可以增加擦除栅与浮栅之间的隧穿介质层的厚度，从
而避免漏电流的发生，使得分栅式非易失性存储器具有较好的数据保持力。

附图说明

[0066] 图1显示为本发明实施例一中提供的分栅式非易失性存储器的制备方法的流程图。

[0067] 图2显示为本发明提供的分栅式非易失性存储器的俯视结构示意图。

[0068] 图3至图4显示为本发明实施例一中提供的分栅式非易失性存储器的制备方法的步骤1)所得结构的结构示意图，其中，图3显示为沿图2中AA’方向的截面结构示意图，图4显
示为沿图2中BB’方向的截面结构示意图。

[0069] 图5至图11显示为本发明实施例一中提供的分栅式非易失性存储器的制备方法的步骤2)所得结构的示意图，其中，图5显示为于半导体衬底上依次形成上下叠置的第一栅介
质层、第一多晶硅层及绝缘层后所得结构的截面结构示意图，图6显示为沿图2中AA’方向的
截面结构示意图，图7显示为沿图2中BB’方向的截面结构示意图，图8显示为沿图2中AA’方
向刻蚀形成字线导电层及顶层绝缘层后所得结构的截面结构示意图，图9显示为沿图2中
AA’方向形成侧墙介质层后所得结构的截面结构示意图，图10显示为沿图2中AA’方向的截
面结构示意图，图11显示为沿图2中BB’方向的截面结构示意图。

[0070] 图12至图18显示为本发明实施例一中提供的分栅式非易失性存储器的制备方法的步骤3)所得结构的示意图，其中，图12显示为沿图2中AA’方向于步骤2)所得结构表面形
成第二栅介质层及第二多晶硅层后所得结构的截面结构示意图，图13显示为沿图2中AA’方
向的截面结构示意图，图14显示为沿图2中BB’方向的截面结构示意图，图15及图16分别显
示为沿图2中AA’方向及BB’方向形成源极及漏极后的截面结构示意图，图17显示为沿图2中
AA’方向的截面结构示意图，图18显示为沿图2中BB’方向的截面结构示意图。

[0071] 图19显示为本发明实施例一中提供的分栅式非易失性存储器的制备方法的步骤4)所得结构的局部截面结构示意图。

[0072] 图20至图24显示为本发明实施例一中提供的分栅式非易失性存储器的制备方法的步骤3)所得结构的示意图，其中，图20显示为沿图2中AA’方向的截面结构示意图，图21显
示为沿图2中BB’方向的截面结构示意图，图22显示依据第三图形化光刻胶层刻蚀第三多晶
硅层及隧穿介质材料层后所得结构的截面结构示意图，图23显示为沿图2中AA’方向的截面
结构示意图，图24显示为沿图2中BB’方向的截面结构示意图。

[0073] 图25显示为本发明实施例一中提供的分栅式非易失性存储器的制备方法中形成重掺杂区域及轻掺杂扩散区域后所得结构的截面结构示意图。

[0074] 图26至图27显示为本发明实施例一中提供的分栅式非易失性存储器的制备方法中步骤6)所得结构的截面结构示意图，其中，图26显示为沿图2中AA’方向的截面结构示意
图，

[0075] 图27显示为沿图2中BB’方向的截面结构示意图。

[0076] 图28显示为本发明的分栅式非易失性存储器的等效电路图。

[0077] 图29及图30显示为本发明提供的分栅式非易失性存储器的工作原理图。

[0078] 元件标号说明

[0079] 10         半导体衬底

[0080] 11         浅沟槽隔离结构

[0081] 12         有源区

[0082] 13         字线

[0083] 131        第一栅介质层

[0084] 132        第一多晶硅层

[0085] 133        绝缘层

[0086] 134        叠层结构

[0087] 1341       字线导电层

[0088] 1342       顶层绝缘层

[0089] 1343       底层介质层

[0090] 135        字线侧墙

[0091] 1351       侧墙介质层

[0092] 14         源极

[0093] 141        源极线

[0094] 15         漏极

[0095] 16         浮栅

[0096] 161        第二栅介质层

[0097] 162        第二多晶硅层

[0098] 163        多晶硅侧墙

[0099] 164        浮栅介质层

[0100] 165        浮栅导电层

[0101] 166        尖角状凸缘

[0102] 17         隧穿介质层

[0103] 171        隧穿介质材料层

[0104] 18         擦除栅

[0105] 181        第三多晶硅层

[0106] 19         侧墙结构

[0107] 20         重掺杂区域

[0108] 21         轻掺杂扩散区域

[0109] 22         硅化物阻挡层

[0110] 23         自对准硅化物层

[0111] 24         层间介质层

[0112] 25         导电栓塞

[0113] 26         第一图形化光刻胶层

[0114] 27         第二图形化光刻胶层

[0115] 28         第三图形化光刻胶层

[0116] 29         金属位线

[0117] α          第一角度

[0118] d          浮栅顶部的尖角状凸缘至字线顶部的间距

[0119] S1～S6     步骤

具体实施方式

[0120] 以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实
施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离
本发明的精神下进行各种修饰或改变。

[0121] 请参阅图2至图30。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数
目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其
组件布局形态也可能更为复杂。

[0122] 实施例一

[0123] 请参阅图1，本发明提供一种分栅式非易失性存储器的制备方法，所述分栅式非易失性存储器的制备方法包括如下步骤：

[0124] 1)提供一半导体衬底，于所述半导体衬底内形成若干个浅沟槽隔离结构，所述浅沟槽隔离结构于所述半导体衬底内隔离出若干个间隔排布的有源区；

[0125] 2)于所述半导体衬底上形成若干个间隔排布的字线；

[0126] 3)于所述半导体衬底内形成至少一源极及至少一漏极，并于所述字线邻近所述源极一侧的侧壁上形成浮栅，所述源极与所述漏极分别位于所述字线相对的两侧，所述浮栅
的纵截面宽度自底部至顶部逐渐减小，以使得所述浮栅的顶部呈与所述字线相接触的部分
呈一尖角状凸缘；

[0127] 4)采用刻蚀工艺去除部分所述字线，使所述浮栅顶部的尖角状凸缘高于所述字线顶部上缘；

[0128] 5)于所述浮栅顶部形成隧穿介质层及擦除栅，所述隧穿介质层至少覆盖部分所述浮栅顶部的所述尖角状凸缘，所述擦除栅位于所述隧穿介质层的上表面；及

[0129] 6)于所述漏极上形成导电栓塞，并于所述导电栓塞上形成若干条间隔排布的金属位线，所述金属位线经由所述导电栓塞与所述漏极电连接。

[0130] 本发明所述的分栅式非易失性存储器的制备方法制备的分栅式非易失性存储器的俯视图如图2所示，所述分栅式非易失性存储器至少包括：包括金属位线29、字线13、源极
线141、浮栅16、擦除栅18、有源区12及导电栓塞25。图2还用虚线示出了两个截面方向，包括
从A到A'的第一条虚线和从B到B’的第二条虚线。

[0131] 在步骤1)中，请参阅图1中的S1步骤及图3至图4，提供一半导体衬底10，于所述半导体衬底10内形成若干个浅沟槽隔离结构11，所述浅沟槽隔离结构11于所述半导体衬底内
隔离出若干个间隔排布的有源区12。

[0132] 作为示例，所述半导体衬底10的材料可以包括但不仅限于单晶或多晶半导体材料，所述半导体衬底10还可以包括本征单晶硅衬底或掺杂的硅衬底；优选地，所述半导体衬
底10包括第一掺杂类型的衬底，所述第一掺杂类型可以为P型，也可以为N型，本实施例中仅
以所述第一掺杂类型为P型作为示例，即本实施例中，所述半导体衬底10仅以P型衬底作为
示例。

[0133] 作为示例，所述浅沟槽隔离结构11可以通过在所述半导体衬底10内形成沟槽(未示出)后，再在所述沟槽内填充隔离材料层而形成。所述浅沟槽隔离结构11的材料可以包括
氮化硅、氧化硅或氮氧化硅等，优选地，本实施例中，所述浅沟槽隔离结构11的材料包括氧
化硅。所述浅沟槽隔离结构11纵截面的形状可以根据实际需要进行设定，图4中以所述浅沟
槽隔离结构11纵截面的形状包括倒梯形作为示例；当然，在其他示例中，所述浅沟槽隔离结
构11纵截面的形状还可以为U形等等。

[0134] 需要说明的是，所述半导体衬底10内由所述浅沟槽隔离结构11隔离出的所述有源区12的具体数量可以根据实际需要进行设定，此处不做限定。图3中仅以示意出所述半导体
衬底10内的两个所述有源区12作为示例。

[0135] 需要进一步说明的是，若干个所述有源区12可以平行间隔排布，也可以根据实际需要任意排布。

[0136] 在步骤2)中，请参阅图1中的S2步骤及图5至图11，于所述半导体衬底10上形成若干个间隔排布的字线13。

[0137] 作为示例，于所述半导体衬底10上形成若干个间隔排布的字线13具体包括如下步骤：

[0138] 2‑1)于所述半导体衬底10上依次形成上下叠置的第一栅介质层131、第一多晶硅层132及绝缘层133，如图5所示；

[0139] 2‑2)刻蚀所述绝缘层133及所述第一多晶硅层132，以形成若干个间隔排布的字线导电层1341及位于所述字线导电层1341上表面的顶层绝缘层1342；

[0140] 2‑3)于裸露的所述第一栅介质层131表面、所述字线导电层1341侧壁、所述顶层绝缘层1342的侧壁及上表面形成侧墙介质层1351，即所述侧墙介质层1351覆盖裸露的所述第
一栅介质层131、所述字线导电层1341的侧壁、所述顶层绝缘层1342的侧壁及上表面，如图9
所示；及

[0141] 2‑4)刻蚀所述侧墙介质层1351及所述第一栅介质层131，以形成包括由下至上依次叠置的底层介质层1343、字线导电层1341、顶层绝缘层1342的叠层结构134及位于所述叠
层结构134两侧的字线侧墙135，如图10至图11所示。

[0142] 作为示例，步骤2‑1)中，所述第一栅介质层131的材料可以包括但不仅限于氧化硅或氮氧化硅等等；所述第一栅介质层131的厚度可以根据实际需要进行设定，优选地，本实
施例中，所述第一栅介质层131的厚度可以介于2nm～18nm之间；所述第一多晶硅层132可以
为第二掺杂类型的多晶硅层，即所述第一多晶硅层132的掺杂类型与所述半导体衬底10的
掺杂类型不同；所述第二掺杂类型可以为P型，也可以为N型，当所述第一掺杂类型为P型时，
所述第二掺杂类型为N型，当所述第一掺杂类型为N型时，所述第二掺杂类型为P型；所述第
一多晶硅层132的厚度可以根据实际需要进行设定，优选地，本实施例中，所述第一多晶硅
层132的厚度可以介于200nm～500nm之间；所述绝缘层133的材料可以包括但不仅限于氧化
硅或氮化硅，所述绝缘层133的厚度可以根据实际需要进行设定，优选地，本实施例中，所述
绝缘层133的厚度可以介于50nm～200nm之间。

[0143] 作为示例，步骤2‑2)中，首先，于所述绝缘层133上形成第一图形化光刻胶层26，所述第一图形化光刻胶层26定义出所述字线13的位置及形状，如图6及图7所示，然后，依据所
述第一图形化光刻胶层26依次刻蚀所述绝缘层133及所述第一多晶硅层132，以形成所述字
线导电层1341及所述顶层绝缘层1342，如图8所示；可以采用干法刻蚀工艺、湿法刻蚀工艺
或干法刻蚀工艺与湿法刻蚀工艺相结合来依次刻蚀所述绝缘层133及所述第一多晶硅层
132，优选地，采用干法刻蚀工艺依次各向异性刻蚀所述绝缘层133及所述第一多晶硅层
132，图8中竖直向下的箭头表示干法刻蚀过程中等离子体的方向；刻蚀所述绝缘层133及所
述第一多晶硅层133的刻蚀气体及相关刻蚀工艺条件为本领域技术人员所知晓，此处不再
累述。

[0144] 作为示例，步骤2‑3)中，所述侧墙介质层1351的材料可以包括但不仅限于氧化硅及氮化硅二者中的至少一种；所述侧墙介质层1351的厚度可以根据实际需要进行设定，优
选为，本实施例中，所述侧墙介质层1351的厚度可以介于10nm～40nm之间。

[0145] 作为示例，在步骤2‑4)中，可以采用光刻‑刻蚀工艺刻蚀去除位于所述叠层结构134之间的部分所述侧墙介质层1351及部分所述第一栅介质层131，以形成括由下至上依次
叠置的底层介质层1343、字线导电层1341、顶层绝缘层1342的叠层结构134及位于所述叠层
结构134两侧的字线侧墙135。优选地，采用干法刻蚀工艺依次各向异性刻蚀所述侧墙介质
层1351及所述第一栅介质层131，图10及图11中竖直向下的箭头表示干法刻蚀过程中等离
子体的方向。

[0146] 作为示例，本实施例中的所述字线13同时作为存储单元的栅极结构，即所述字线13包括字线栅极结构。若干个所述字线13可以平行间隔排布。

[0147] 作为示例，所述字线13的延伸方向与所述有源区12的延伸方向相交，优选地，所述字线13的延伸方向与所述有源区12的延伸方向具有第一角度α，所述第一角度α的数值范围
可以介于0°～90°之间的任意数值，优选地，本实施例中，所述第一角度α等于90°，即所述字
线13的延伸方向与所述有源区12的延伸方向相垂直。

[0148] 需要说明的是，上述及后续的“介于…之间”为均包括两个数值端点的数值范围。

[0149] 在步骤3)中，请参阅图1中的S3步骤及图12至图18，于所述半导体衬底10内形成至少一源极14及至少一漏极15，并于所述字线13邻近所述源极14一侧的侧壁上形成浮栅16，
所述源极14与所述漏极15分别位于所述字线相对的两侧，所述浮栅16的纵截面宽度自底部
至顶部逐渐减小，以使得所述浮栅16的顶部呈与所述字线13相接触的部分呈一尖角状凸
缘。

[0150] 作为示例，于所述半导体衬底10内形成源极14及漏极15，并于所述字线13邻近所述源极14一侧的侧壁上形成浮栅16具体包括如下步骤：

[0151] 3‑1)于裸露的所述半导体衬底10表面形成第二栅介质层161；

[0152] 3‑2)于步骤3‑1)所得结构的表面形成第二多晶硅层162，所述第二多晶硅层162覆盖所述第二栅介质层161的表面及所述字线13的侧壁及上表面，如图12所示；

[0153] 3‑3)刻蚀所述第二多晶硅层162，以于所述字线侧墙135的外壁形成多晶硅侧墙163；优选地，采用干法刻蚀工艺各向异性刻蚀所述第二多晶硅层162，刻蚀后形成的所述多
晶硅侧墙163远离所述字线13的外侧壁呈现为由下至上延伸的弧形，即所述多晶硅侧墙163
的纵截面宽度自底部至顶部逐渐减小，以使得所述多晶硅侧墙163的顶部呈与所述字线13
相接触的尖角状凸缘166，如图13所示；

[0154] 3‑4)依据所述多晶硅侧墙163对所述半导体衬底10内进行离子注入，以于所述半导体衬底10内形成所述源极14及所述漏极15，如图14所示；及

[0155] 3‑5)去除所述字线13邻近所述漏极15一侧的所述多晶硅侧墙163、所述第二栅介质层161，并去除所述字线13邻近所述源极14一侧且位于所述浅沟槽隔离结构11上方区域
的部分所述多晶硅侧墙163，保留的所述多晶硅侧墙163与位于其下方的所述第二栅介质层
161构成所述浮栅16，如图15至图18所示；具体的，保留的所述多晶硅侧墙163作为浮栅导电
层165，保留的位于所述浮栅导电层165下方的所述第二栅介质层161作为浮栅介质层164。

[0156] 作为示例，步骤3‑1)中，所述第二栅介质层161的材料可以包括但不仅限于氧化硅或氮氧化硅等等；所述第二栅介质层161的厚度可以根据实际需要进行设定，优选地，本实
施例中，所述第二栅介质层161的厚度可以介于5nm～12nm之间。

[0157] 作为示例，步骤3‑2)中，所述第二多晶硅层162可以为第二掺杂类型的多晶硅层，即所述第二多晶硅层162的掺杂类型与所述第一多晶硅层132的掺杂类型相同，且与所述半
导体衬底10的掺杂类型不同；所述第二多晶硅层162的厚度可以根据实际需要进行设定，优
选地，本实施例中，所述第二多晶硅层162的厚度可以介于200nm～500nm之间。

[0158] 作为示例，步骤3‑4)中，对所述半导体衬底10进行第二掺杂类型的离子注入，以形成第二掺杂类型的所述源极14及所述漏极15；所述第二掺杂类型的离子可以包括但不仅限
于磷(P)离子或砷(As)离子。对所述半导体衬底10进行离子注入以形成所述源极14及所述
漏极15的具体方法为本领域技术人员所知晓，此处不再累述。需要说明的是，图13中竖直向
下的箭头表示离子注入的方向。

[0159] 作为示例，步骤3‑5)中，首先，于步骤3‑4)所得结构的表面形成第二图形化光刻胶层27，所述第二图形化光刻胶层27至少覆盖需要保留以形成所述浮栅16的所述多晶硅侧墙
163及所述第二栅介质层161，如图15及图16所示；其次，依据所述第二图形化光刻胶层27刻
蚀去除所述字线13邻近所述漏极15一侧的所述多晶硅侧墙163，并去除所述字线13邻近所
述源极14一侧且位于所述浅沟槽隔离结构11上方区域的部分所述多晶硅侧墙163，如图15
及图16所示，具体的，采用干法刻蚀工艺各向异性刻蚀去除所述多晶硅侧墙163，其中，图15
及图16中竖直向下的箭头表示干法刻蚀过程中等离子的方向；最后，去除所述第二图形化
光刻胶层27，并去除暴露出的所述第二栅介质层161(暴露出的所述第二栅介质层161包括
位于所述漏极15上方的所述第二栅介质层161及位于相邻所述浮栅13之间的所述第二栅介
质层161)，即得到所述浮栅16，如图17至图18所示。需要说明的是，去除需要去除的所述第
二栅介质层161的同时，去除位于邻近所述漏极15一侧的所述字线侧墙135。

[0160] 作为示例，所述浮栅16的长度可以根据实际需要进行设定，优选地，本实施例中，所述浮栅16的长度大于后续形成的金属位线的宽度，且小于所述金属位线的宽度与相邻所
述金属位线之间的间距之和，以确保横跨相邻所述金属位线的所述浮栅16之间具有间距，
使得二者实现电隔离。

[0161] 在步骤4)中，请参阅图1中的S4步骤及图19，采用刻蚀工艺去除部分所述字线13，使所述浮栅16顶部的尖角状凸缘(Sharp tips)166高于所述字线13顶部上缘。

[0162] 作为示例，可以采用湿法刻蚀工艺中去除的具体为所述字线13中部分的所述顶层绝缘层1342，由于所述顶层绝缘层1342的材料优选为氧化硅，本实施例中，可以采用氢氟酸
去除部分所述顶层绝缘层1342，当然，在其他示例中，也可以采用任意一种在可以去除所述
顶层绝缘层1342的同时又不会对所述浮栅导电层165造成刻蚀去除的湿法刻蚀液。在湿法
刻蚀工艺中，所述氢氟酸的温度、湿法刻蚀的时间等等不做具体限定，在本实施例中，湿法
刻蚀后，只要暴露出位于所述浮栅16顶部的所述尖角状凸缘166即可，即湿法刻蚀后，所述
浮栅16顶部的所述尖角状凸缘166需要与保留的所述顶层绝缘层1342的上表面具有间距d；
优选地，采用湿法刻蚀工艺去除的所述字线13中的所述顶层绝缘层1342的厚度介于10nm～
50nm之间，即湿法刻蚀后，所述浮栅16顶部的所述尖角状凸缘166与保留的所述顶层绝缘层
1342的上表面的间距d介于10nm～50nm之间；更为优选地，本实施例中，采用湿法刻蚀工艺
去除的所述字线13中的所述顶层绝缘层1342的厚度可以包括10nm、20nm、30nm、40nm或
50nm。

[0163] 在其他示例中，还可以采用任意一种可以去除所述顶层绝缘层1342的同时又不会对所述浮栅导电层165造成刻蚀的干法刻蚀工艺刻蚀去除部分所述字线13，也可以采用湿
法刻蚀与干法刻蚀相结合的工艺去除部分所述字线13，但必须确保去除所述顶层绝缘层
1342的同时又不会对所述浮栅导电层165造成刻蚀。

[0164] 需要说明的是，该步骤无论是采用湿法刻蚀工艺、干法刻蚀工艺或者二者相结合的工艺都仅仅为去除部分所述顶层绝缘层1342从而释放出所述尖角状凸缘166，在刻蚀过
程中，并不会对所述浮栅16及所述尖角状凸缘166有任何加工处理。

[0165] 在步骤5)中，请参阅图1中的S5步骤及图20至图24，于所述浮栅16顶部形成隧穿介质层17及擦除栅18，所述隧穿介质层17至少覆盖部分所述浮栅16顶部的所述尖角状凸缘
166，所述擦除栅18位于所述隧穿介质层17的上表面；优选地，所述隧穿介质层17至少覆盖
所述字线13的部分上表面。

[0166] 作为示例，于所述字线13顶部及所述浮栅16顶部形成隧穿介质层17及擦除栅18具体包括如下步骤：

[0167] 5‑1)接续步骤4)所得结构的表面形成隧穿介质材料层171，所述隧穿介质材料层171覆盖裸露的所述半导体衬底10、所述字线13及所述浮栅16；

[0168] 5‑2)于所述隧穿介质材料层171上形成第三多晶硅层181；及

[0169] 5‑3)刻蚀所述第三多晶硅层181及所述隧穿介质材料层171，以形成所述隧穿介质层17及所述擦除栅18，如图20至图24所示。

[0170] 作为示例，在步骤5‑1)中，所述隧穿介质材料层171的材料可以包括但不仅限于氧化硅，具体的，可以采用高温氧化(High Temperature Oxidation，HTO)及热氧化相结合工
艺形成所述隧穿介质材料层171，并将形成的所述隧穿介质材料层171置于NO或N2O氛围下
进行退火处理。所述隧穿介质材料层171的厚度可以根据实际需要进行设定，优选地，所述
隧穿介质材料层171的厚度可以介于8nm～15nm之间，更为优选地，本实施例中，所述隧穿介
质材料层171的厚度为12nm。由于本发明的所述浮栅16的顶部为尖角状凸缘166，由于尖端
放电效应，可以大大增强所述浮栅16与所述擦除栅18之间的FN(Flowler‑Nordheim 
tunneling)隧穿效应，这样就可以在保证所述分栅式非易失性存储器的性能的前提下显著
增加所述隧穿介质材料层171的厚度(现有技术中的隧穿介质层的厚度普遍为7nm‑9nm，而
本申请中的隧穿介质材料层171的厚度可以达到8nm～15nm)，由于所述浮栅16与所述擦除
栅18之间的所述隧穿介质层17的材料一般为氧化硅或氮化硅，而氧化硅及氮化硅并不能做
到绝对的绝缘，所述隧穿介质层17的厚度较薄很容易造成漏电，从而影响器件的性能，本申
请中增加所述隧穿介质材料层171的厚度，可以有效避免漏电流的产生，使得分栅式非易失
性存储器具有较好的数据保持力，从而提高所述分栅式非易失性存储器的性能。

[0171] 作为示例，步骤5‑2)中，所述第三多晶硅层181可以为第二掺杂类型的多晶硅层，即所述第三多晶硅层181的掺杂类型与所述第二多晶硅层162及所述第一多晶硅层132的掺
杂类型相同，且与所述半导体衬底10的掺杂类型不同；所述第二掺杂类型可以为P型，也可
以为N型；所述第三多晶硅层181的厚度可以根据实际需要进行设定，优选地，本实施例中，
所述第三多晶硅层181的厚度可以介于200nm～500nm之间。

[0172] 作为示例，步骤5‑3)中，具体包括如下步骤：首先，于所述第三多晶硅层181的上表面形成第三图形化光刻胶层28，所述第三图形化光刻胶层28定义出所述擦除栅18及所述隧
穿介质层17的位置及形状，如图20至图21所示；其次，依据所述第三图形化光刻胶层28刻蚀
依次刻蚀所述第三多晶硅层181及所述隧穿介质材料层17，优选地，本实施例中，采用干法
刻蚀工艺各向同性依次刻蚀所述第三多晶硅层181及所述隧穿介质材料层17，如图22所示，
图22中竖直向下的箭头表示干法刻蚀工艺中等离子体的方向；然后，去除所述第三图形化
光刻胶层28即得到所述隧穿介质层17及所述擦除栅18，如图23至图24所示。

[0173] 作为示例，步骤5)中，形成所述隧穿介质层17及所述擦除栅18之后，还包括如下步骤：

[0174] 于所述擦除栅18的侧壁、所述浮栅16的侧壁及所述叠层结构134邻近所述漏极15的侧壁形成侧墙结构19；具体的，所述侧墙结构19的材料可以包括但不仅限于氧化硅及氮
化硅二者中的至少一种；

[0175] 依据所述侧墙结构19于所述源极14内及所述漏极15内形成重掺杂区域20，并于所述重掺杂区域20外围形成轻掺杂扩散区域21，如图25所示。所述重掺杂区域20及所述轻掺
杂扩散区域21的掺杂类型可以为第二掺杂类型，即所述重掺杂区域20及所述轻掺杂扩散区
域21均为与所述第一多晶硅层132、所述第二多晶硅层162及所述第三多晶硅层181的掺杂
类型相同的第二掺杂类型区域。需要说明的是，此处所谓的“重掺杂”及“轻掺杂”是一个相
对的概念，即掺杂剂量大于所述源极14及所述漏极15的掺杂剂量时此处即可称为重掺杂，
掺杂剂量小于所述源极14及所述漏极15的掺杂剂量时此处即可称为轻掺杂。形成所述重掺
杂区域20及所述轻掺杂扩散区域21的具体方法为本领域技术人员所知晓，此处不再累述。

[0176] 作为示例，步骤5)中，形成所述重掺杂区域20及所述轻掺杂扩散区域21之后还包括如下步骤：

[0177] 于所述擦除栅18的部分上表面、位于所述擦除栅18邻近所述源极14一侧的侧墙结构19表面、位于所述浮栅16侧壁的侧墙结构19表面及所述源极14的上表面形成硅化物阻挡
层22，所述硅化物阻挡层22定义出后续形成的自对准硅化物层的位置及形状；及

[0178] 于裸露的所述擦除栅16的上表面、所述字线13的上表面及所述漏极15的上表面形成自对准硅化物层23，如图26所示。所述自对准硅化物层23的材料可以包括金属硅化物，譬
如，硅化钨等，所述自对准硅化物层23用于降低形成所述器件结构(譬如，漏极、字线及擦除
栅)与金属引出结构(譬如，导电栓塞)的接触电阻。

[0179] 在步骤6)中，请参阅图1中的S1步骤及图26至图27，于所述漏极15上形成导电栓塞25，并于所述导电栓塞25上形成若干条间隔排布的金属位线29，所述金属位线29经由所述
导电栓塞25与所述漏极15电连接。

[0180] 作为示例，步骤6)中，形成所述导电栓塞25之前还包括如下步骤：

[0181] 于步骤5)所得结构的表面形成层间介质层24；所述层间介质层24的材料可以包括但不仅限于氧化硅、氮化硅或氮氧化硅，所述层间介质层24的上表面高于所述擦除栅18的
上表面，以确保所述层间介质层24可以完全包覆所述擦除栅18、所述字线13及所述浮栅16；
及

[0182] 于所述层间介质层24内形成连接通孔(未示出)，所述连接通孔暴露出所述漏极14，具体的，可以采用光刻刻蚀工艺形成所述连接通孔，所述连接通孔作为将所述漏极14的
引出通孔。

[0183] 作为示例，于所述连接通孔内填充导电材料层以形成所述导电栓塞25；于所述层间介质层24上形成金属位线29。所述导电栓塞25可以包括钨插塞或铜插塞。若干个所述金
属位线29可以平行间隔排布。

[0184] 作为示例，所述金属位线29的延伸方向与所述有源区12的延伸方向相交，优选地，所述金属位线29的延伸方向与所述有源区12的延伸方向具有第二角度，所述第二角度可以
介于0°～90°之间的任意数值，优选地，本实施例中，所述第二角度为0°，即所述金属位线29
的延伸方向与所述有源区12的延伸方向相同。

[0185] 实施例二

[0186] 结合图2至图25继续参阅图26至图27，本发明还提供一种分栅式非易失性存储器，所述分栅式非易失性存储器可以采用但不仅限于实施例一中所述的分栅式非易失性存储
器的制备方法制备而得到，所述分栅式非易失性存储器至少包括：一半导体衬底10，所述半
导体衬底10内形成有若干个浅沟槽隔离结构11，所述浅沟槽隔离结构11于所述半导体衬底
10内隔离出若干个间隔排布的有源区12；若干个间隔排布的字线13；一源极14；一漏极15，
所述源极14与所述漏极15分别位于所述字线13相对的两侧；一浮栅16，所述浮栅16位于所
述字线13邻近所述源极14的侧壁上，所述浮栅16的纵截面宽度自底部至顶部逐渐减小，以
使得所述浮栅16的顶部呈一尖角状凸缘166，所述浮栅16顶部的所述尖角状凸缘166高于所
述字线13的顶部上缘，且与所述字线13的顶部具有预设间距；一隧穿介质层17，所述隧穿介
质层17至少覆盖部分所述浮栅16顶部的所述尖角状凸缘166；擦除栅18，所述擦除栅18位于
所述隧穿介质层17上；一导电栓塞25，所述导电栓塞25位于所述漏极15上，且与所述漏极15
电连接；及若干条间隔排布的金属位线29，所述金属位线29位于所述导电栓塞25上，且经由
所述导电栓塞25与所述漏极15电连接。

[0187] 作为示例，所述半导体衬底10的材料可以包括但不仅限于单晶或多晶半导体材料，所述半导体衬底10还可以包括本征单晶硅衬底或掺杂的硅衬底；优选地，所述半导体衬
底10包括第一掺杂类型的衬底，所述第一掺杂类型可以为P型，也可以为N型，本实施例中仅
以所述第一掺杂类型为P型作为示例，即本实施例中，所述半导体衬底10仅以P型衬底作为
示例。

[0188] 作为示例，所述浅沟槽隔离结构11可以通过在所述半导体衬底10内形成沟槽(未示出)后，再在所述沟槽内填充隔离材料层而形成。所述浅沟槽隔离结构11的材料可以包括
氮化硅、氧化硅或氮氧化硅等，优选地，本实施例中，所述浅沟槽隔离结构11的材料包括氧
化硅。所述浅沟槽隔离结构11纵截面的形状可以根据实际需要进行设定，图4中以所述浅沟
槽隔离结构11纵截面的形状包括倒梯形作为示例；当然，在其他示例中，所述浅沟槽隔离结
构11纵截面的形状还可以为U形等等。

[0189] 需要说明的是，所述半导体衬底10内由所述浅沟槽隔离结构11隔离出的所述有源区12的具体数量可以根据实际需要进行设定，此处不做限定。图3中仅以示意出所述半导体
衬底10内的两个所述有源区12作为示例。

[0190] 需要进一步说明的是，若干个所述有源区12可以平行间隔排布，也可以根据实际需要任意排布。

[0191] 作为示例，所述字线13包括叠层结构134及位于所述叠层结构134两侧的字线侧墙135；其中，所述叠层结构134包括由下至上依次叠置的底层介质层1343、字线导电层1341及
顶层绝缘层1342。

[0192] 作为示例，所述底层介质层1343的材料可以包括但不仅限于氧化硅或氮氧化硅等等，所述底层介质层1343的厚度可以根据实际需要进行设定，优选地，本实施例中，所述底
层介质层1343的厚度可以介于2nm～18nm之间；所述字线导电层1341的材料可以包括第二
掺杂类型的多晶硅，即所述字线导电层1341的掺杂类型与所述半导体衬底10的掺杂类型不
同，所述第二掺杂类型可以为P型，也可以为N型，当所述第一掺杂类型为P型时，所述第二掺
杂类型为N型，当所述第一掺杂类型为N型时，所述第二掺杂类型为P型，所述字线导电层
1341的厚度可以根据实际需要进行设定，优选地，本实施例中，所述字线导电层1341的厚度
可以介于200nm～500nm之间；所述顶层绝缘层1342的材料可以包括但不仅限于氧化硅或氮
化硅，所述顶层绝缘层1342的厚度可以根据实际需要进行设定，优选地，本实施例中，所述
顶层绝缘层1342的厚度可以介于50nm～200nm之间。

[0193] 作为示例，所述字线侧墙135的材料可以包括但不仅限于氧化硅及氮化硅二者中的至少一种；所述字线侧墙135的厚度可以根据实际需要进行设定，优选为，本实施例中，所
述字线侧墙135的厚度可以介于10nm～40nm之间。

[0194] 作为示例，本实施例中的所述字线13同时作为存储单元的栅极结构，即所述字线13包括字线栅极结构。若干个所述字线13可以平行间隔排布。

[0195] 作为示例，所述字线13的延伸方向与所述有源区12的延伸方向相交，优选地，所述字线13的延伸方向与所述有源区12的延伸方向具有第一角度α，所述第一角度α的数值范围
可以介于0°～90°之间的任意数值，优选地，本实施例中，所述第一角度α等于90°，即所述字
线13的延伸方向与所述有源区12的延伸方向相垂直。

[0196] 需要说明的是，上述及后续的“介于…之间”为均包括两个数值端点的数值范围。

[0197] 作为示例，所述浮栅16包括浮栅介质层164及浮栅导电层165，其中，所述浮栅介质层164位于所述半导体衬底10上，所述浮栅导电层165位于所述浮栅介质层164上。

[0198] 作为示例，所述浮栅介质层164的材料可以包括但不仅限于氧化硅或氮氧化硅等等，所述浮栅介质层164的厚度可以根据实际需要进行设定，优选地，本实施例中，所述浮栅
介质层164的厚度可以介于5nm～12nm之间；所述浮栅导电层165的材料可以包括第二掺杂
类型的多晶硅，即所述浮栅导电层165的掺杂类型与所述字线导电层134的掺杂类型相同，
且与所述半导体衬底10的掺杂类型不同，所述浮栅导电层165的厚度可以根据实际需要进
行设定，优选地，本实施例中，所述浮栅导电层165的厚度可以介于200nm～500nm之间。

[0199] 作为示例，所述源极14及所述漏极15均为第二掺杂类型的区域，所述源极14及所述漏极15的掺杂磷离子或砷离子。

[0200] 作为示例，所述浮栅16的长度可以根据实际需要进行设定，优选地，本实施例中，所述浮栅16的长度大于金属位线29的宽度，且小于所述金属位线29的宽度与相邻所述金属
位线29之间的间距之和，以确保横跨相邻所述金属位线29的所述浮栅16之间具有间距，使
得二者实现电隔离。

[0201] 作为示例，所述浮栅16顶部的所述尖角状凸缘166与保留的所述顶层绝缘层1342的上表面的间距d介于10nm～50nm之间，优选地，本实施例中，所述浮栅16顶部的所述尖角
状凸缘166与保留的所述顶层绝缘层1342的上表面的间距d可以包括10nm、20nm、30nm、40nm
或50nm。

[0202] 作为示例，所述隧穿介质层17的材料可以包括但不仅限于氧化硅，所述隧穿介质层17的厚度可以根据实际需要进行设定，优选地，所述隧穿介质层17的厚度可以介于8nm～
15nm之间，更为优选地，本实施例中，所述隧穿介质层17的厚度为12nm。由于本发明的所述
浮栅16的顶部为尖角状凸缘166，由于尖端放电效应，可以大大增强所述浮栅16与所述擦除
栅18之间的FN(Flowler‑Nordheim tunneling)隧穿效应，这样就可以在保证所述分栅式非
易失性存储器的性能的前提下显著增加所述隧穿介质层17的厚度(现有技术中的隧穿介质
层的厚度普遍为7nm‑9nm，而本申请中的所述隧穿介质层17的厚度可以达到8nm～15nm)，由
于所述浮栅16与所述擦除栅18之间的所述隧穿介质层17的材料一般为氧化硅或氮化硅，而
氧化硅及氮化硅并不能做到绝对的绝缘，所述隧穿介质层17的厚度较薄很容易造成漏电，
从而影响器件的性能，本申请中增加所述隧穿介质层17的厚度，可以有效避免漏电流的产
生，使得分栅式非易失性存储器具有较好的数据保持力，从而提高所述分栅式非易失性存
储器的性能。

[0203] 作为示例，所述隧穿介质层17至少覆盖所述字线13的部分上表面。

[0204] 作为示例，所述擦除栅18的材料可以包括第二掺杂类型的多晶硅，所述擦除栅18的厚度可以根据实际需要进行设定，优选地，本实施例中，所述擦除栅18的厚度可以介于
200nm～500nm之间。

[0205] 作为示例，所述分栅式非易失性存储器还包括侧墙结构19，所述侧墙结构19位于所述隧穿介质层17的侧壁上、所述擦除栅18的侧壁上及所述浮栅16的侧壁上。所述侧墙结
构19的材料可以包括但不仅限于氧化硅及氮化硅二者中的至少一种。

[0206] 作为示例，所述分栅式非易失性存储器还包括：重掺杂区域20及轻掺杂扩散区域21，所述重掺杂区域20位于所述源极14内及所述漏极15内，且位于所述漏极15的所述重掺
杂区域19延伸至所述漏极15的外侧，所述轻掺杂扩散区域20位于所述重掺杂区域19的外
围。所述重掺杂区域20及所述轻掺杂扩散区域21的掺杂类型可以为第二掺杂类型，即所述
重掺杂区域20及所述轻掺杂扩散区域21均为第二掺杂类型的区域。需要说明的是，此处所
谓的“重掺杂”及“轻掺杂”是一个相对的概念，即掺杂剂量大于所述源极14及所述漏极15的
掺杂剂量时此处即可称为重掺杂，掺杂剂量小于所述源极14及所述漏极15的掺杂剂量时此
处即可称为轻掺杂。

[0207] 作为示例，所述分栅式非易失性存储器还包括：硅化物阻挡层22，所述硅化物阻挡层22位于所述擦除栅18的部分上表面、所述擦除栅18邻近所述源极14一侧的所述侧墙结构
19表面、所述浮栅16侧壁的所述侧墙结构19表面及所述源极14的上表面；所述硅化物阻挡
层22定义出所述自对准硅化物层23的形状及位置；及自对准硅化物层23，所述自对准硅化
物层23位于裸露的所述擦除栅18的上表面、所述字线13的上表面及所述漏极15的上表面；
所述导电栓塞25位于所述漏极15上表面的所述自对准硅化物层23上；所述自对准硅化物层
23的材料可以包括金属硅化物，譬如，硅化钨等，所述自对准硅化物层23用于降低形成所述
器件结构(譬如，漏极、字线及擦除栅)与金属引出结构(譬如，导电栓塞)的接触电阻。

[0208] 作为示例，所述分栅式非易失性存储器还包括层间介质层24，所述层间介质层24覆盖于所述半导体衬底10的表面，并包覆所述字线13、所述浮栅16及所述擦除栅18；所述导
电栓塞25位于所述层间介质层24内，所述金属位线29位于所述层间介质层24上。所述层间
介质层24的材料可以包括但不仅限于氧化硅、氮化硅或氮氧化硅，所述层间介质层24的上
表面高于所述擦除栅18的上表面。

[0209] 作为示例，所述导电栓塞25可以包括钨插塞或铜插塞。若干个所述金属位线29可以平行间隔排布。

[0210] 作为示例，所述金属位线29的延伸方向与所述有源区12的延伸方向相交，优选地，所述金属位线29的延伸方向与所述有源区12的延伸方向具有第二角度，所述第二角度可以
介于0°～90°之间的任意数值，优选地，本实施例中，所述第二角度为0°，即所述金属位线29
的延伸方向与所述有源区12的延伸方向相同。

[0211] 本发明中，所述字线13、位于所述字线13一侧的所述浮栅16、位于所述字线13与所述浮栅16上方的所述擦除栅18、位于所述字线13两侧的所述源极14及所述漏极15共同构成
一个存储单元，本发明所述的分栅式非易失性存储器包括若干个所述存储单元，若干个所
述存储单元呈多行多列的阵列排布，且位于同一列中的各所述存储单元的所述漏极15经由
一条所述金属位线29依次相串接，位于同一行中的各所述存储单元的所述字线13依次相串
接，位于同一行中的各所述存储单元的所述擦除栅18依次相串接，相邻两行中的的各所述
存储单元的所述源极依次相串接后共同构成源极线141。

[0212] 本发明所述的分栅式非易失性存储器的等效电路图如图28所示，由图28可知，所述分栅式非易失性存储器包括若干个呈多行多列排布的存储晶体管及若干条平行间隔排
布的所述金属位线29、若干条平行间隔排布的所述字线13及若干条平行间隔排布的所述源
极线141；其中，所述字线13与与其位于同一行的各所述存储晶体管的栅极均相连接，位于
同一行的各所述存储晶体管的所述擦除栅18依次串接，所述源极线141与与其位于同一行
的各所述存储晶体管的所述源极14均相连接，所述金属位线29与与其位于同一列的各所述
存储晶体管的所述漏极15均相连接。

[0213] 请参阅图29及图30，在编程时，以图29中左侧的存储单元被选中而图29中右侧的存储单元未被选中作为示例，本发明所述的分栅式非易失性存储器的工作原理为：编程
(Program)时，如图29所示，通过热电子注入的方式从所述字线13底部形成的沟道将电荷注
入到所述浮栅16中的所述浮栅导电层165内实现存储，图29中的箭头表示电荷的移动方向，
图29中的标号“e”表示电荷；擦除(Erase)时，如图30所示，存储于所述浮栅导电层165内的
电荷通过FN隧穿的方式穿过所述隧穿介质层17进入所述擦除栅18中实现擦除，图30中的箭
头表示电荷的移动方向，图30中的标号“e”表示电荷。

[0214] 综上所述，本发明分栅式非易失性存储器及其制备方法，所述分栅式非易失性存储器的制备方法包括如下步骤：1)提供一半导体衬底，于所述半导体衬底内形成若干个浅
沟槽隔离结构，所述浅沟槽隔离结构于所述半导体衬底内隔离出若干个间隔排布的有源
区；2)于所述半导体衬底上形成若干个间隔排布的字线；3)于所述半导体衬底内形成源极
及漏极，并于所述字线邻近所述源极一侧的侧壁上形成浮栅，所述源极与所述漏极分别位
于所述字线相对的两侧，所述浮栅的纵截面宽度自底部至顶部逐渐减小，以使得所述浮栅
的顶部与所述浮栅的顶部与所述字线相接触的部分呈一尖角状凸缘；4)采用湿法刻蚀工艺
去除部分所述字线，使所述浮栅顶部的尖角状凸缘高于所述字线顶部上缘；5)于所述浮栅
顶部形成隧穿介质层及擦除栅，所述隧穿介质层至少覆盖部分所述浮栅顶部的所述尖角状
凸缘，所述擦除栅位于所述隧穿介质层的上表面；及6)于所述漏极上形成导电栓塞，并于所
述导电栓塞上形成若干条间隔排布的金属位线，所述金属位线经由所述导电栓塞与所述漏
极电连接。通过将浮栅的顶部设计为尖角状凸缘，可以显著增加浮栅与擦除栅之间的FN隧
穿效应；由于所述浮栅的顶部为尖角状凸缘，可以增加擦除栅与浮栅之间的隧穿介质层的
厚度，从而避免漏电流的发生，使得分栅式非易失性存储器具有较好的数据保持力。

[0215] 上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因
此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完
成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。