每个通路的占空比校正

摘要

本申请涉及每个通路的占空比校正。本发明大体上涉及用于控制存储器装置中的一或多个计时信号的改进的系统和方法。更确切地说，本发明涉及在所述存储器装置的一或多个DQ引脚(例如，数据输入/输出I/O引脚)处的可配置占空比校正。举例来说，所述存储器装置可包含经实施以在所述存储器装置的制造期间和/或在所述存储器装置的制造之后调节在一或多个DQ引脚处的计时信号的所述占空比的可配置相位分离器和/或选择性电容加载电路。相应地，所述存储器装置可包含控制所述一或多个计时信号的增大灵活性和精细度。

权利要求

1.一种用于占空比校正的装置，其包括：

可配置逻辑电路，其经配置以在所述装置的制造期间、在所述装置基于从用户接收的输入的运行时间期间、在所述装置的重置之后或其组合产生输入信号并调节所述输入信号；

可配置计时电路，其以通信方式耦合到所述可配置逻辑电路并且经配置以至少部分地基于在所述可配置逻辑电路处产生的所述输入信号调节计时信号的占空比，其中调节所述计时信号的所述占空比包括相对于所述计时信号的第二相位延迟所述计时信号的第一相位或相对于所述计时信号的所述第二相位提前所述计时信号的所述第一相位；以及DQ引脚，其以通信方式耦合到所述可配置计时电路并且经配置以至少部分地基于所述计时信号的所述占空比输出DQ信号。

2.根据权利要求1所述的装置，其中所述可配置逻辑电路包括模式寄存器、保险丝、反熔丝，或其组合。

3.根据权利要求1所述的装置，其中所述可配置逻辑电路经配置以响应于在所述装置的所述制造期间、在所述装置的所述运行时间期间、在所述装置的所述重置之后或其组合调节所述可配置逻辑电路而调节所述输入信号。

4.根据权利要求1所述的装置，其中所述可配置计时电路包括可配置相位分离器和选择性电容加载电路中的一或两个。

5.根据权利要求4所述的装置，其中所述可配置相位分离器包括：

第一信号路径，其经配置以接收所述计时信号并且部分地基于所述计时信号的所述第一相位输出上升边缘信号；

第二信号路径，其经配置以接收所述计时信号并且部分地基于所述计时信号的所述第二相位输出下降边缘信号，其中所述第二信号路径包括以通信方式耦合到所述可配置逻辑电路的可配置级电路，其中所述可配置级电路经配置以：从所述可配置逻辑电路接收所述输入信号；以及

至少部分地基于所述输入信号相对于所述上升边缘信号延迟或提前所述下降边缘信号。

6.根据权利要求4所述的装置，其中所述选择性电容加载电路经配置以选择性地调节被供应给第一信号路径或第二信号路径中的一或两个的电容以相对于所述计时信号的所述第二相位延迟所述计时信号的所述第一相位或相对于所述计时信号的所述第二相位提前所述计时信号的所述第一相位，其中所述第一信号路径经配置以接收所述计时信号的所述第一相位并且所述第二信号路径经配置以接收所述计时信号的所述第二相位。

7.根据权利要求1所述的装置，其包括经配置以将所述计时信号路由到所述DQ引脚和额外DQ引脚的时钟树，其中所述可配置计时电路安置在所述时钟树内并且经配置以在所述计时信号被路由到所述额外DQ引脚之后并且在所述计时信号被路由到所述DQ引脚之前调节所述计时信号的所述占空比。

8.根据权利要求1所述的装置，其包括：

额外可配置逻辑电路，其经配置以在所述装置的所述制造期间、在所述装置的所述运行时间期间、在所述装置的所述重置之后或其组合产生额外输入信号并调节所述输入信号；

额外可配置计时电路，其以通信方式耦合到所述额外可配置逻辑电路并且经配置以至少部分地基于在所述额外可配置逻辑电路处产生的所述额外输入信号调节额外计时信号的额外占空比，其中调节所述额外计时信号的所述额外占空比包括相对于所述额外计时信号的第二相位延迟所述额外计时信号的第一相位或相对于所述额外计时信号的所述第二相位提前所述额外计时信号的所述第一相位；以及额外DQ引脚，其以通信方式耦合到所述额外可配置计时电路并且经配置以至少部分地基于所述额外计时信号的所述额外占空比输出额外DQ信号。

9.根据权利要求1所述的装置，其中相对于所述计时信号的第二相位延迟所述计时信号的所述第一相位包括减小所述计时信号的所述占空比。

10.根据权利要求1所述的装置，其包括经配置以将所述装置通信地耦合到外部装置的输入/输出I/O接口电路，其中所述I/O接口电路包括所述可配置逻辑电路、所述可配置计时电路、所述DQ引脚，或其组合。

11.根据权利要求1所述的装置，其中所述装置包括双数据速率类型五同步动态随机存取存储器DDR5 SDRAM装置。

12.一种用于占空比校正的装置，其包括：

第一信号路径，其经配置以接收计时信号并且部分地基于所述计时信号的第一相位输出上升边缘信号；

第二信号路径，其经配置以接收所述计时信号并且部分地基于所述计时信号的第二相位输出下降边缘信号，其中所述第二信号路径包括以通信方式耦合到可配置逻辑电路的可配置级电路，其中所述可配置逻辑电路经配置以在所述装置的制造期间、在所述装置基于接收到的用户输入的运行时间期间、在所述装置的重置之后或其组合产生输入信号并调节所述输入信号，其中所述可配置级电路经配置以：从所述可配置逻辑电路接收所述输入信号；以及

部分地基于所述输入信号相对于所述上升边缘信号延迟或提前所述下降边缘信号；以及DQ引脚，其以通信方式耦合到所述第一信号路径和所述第二信号路径两者并且经配置以部分地基于所述上升边缘信号和所述下降边缘信号两者的计时输出DQ信号。

13.根据权利要求12所述的装置，其中所述第一信号路径包括以通信方式耦合到额外可配置逻辑电路的额外可配置级电路，其中所述额外可配置级电路经配置以：从所述额外可配置逻辑电路接收额外输入信号；以及

部分地基于所述额外输入信号相对于所述下降边缘信号延迟或提前所述上升边缘信号。

14.根据权利要求12所述的装置，其中可配置级电路包括一或多个互补型金属氧化物半导体场效应晶体管MOSFET对。

15.根据权利要求14所述的装置，其中所述输入信号包括经配置以控制所述一或多个互补MOSFET对中的一或多个的操作的栅极电压。

16.一种用于占空比校正的装置，其包括：

相位分离器电路，其经配置以接收计时信号、部分地基于所述计时信号的第一相位将上升边缘信号输出到第一信号路径，以及部分地基于所述计时信号的第二相位将下降边缘信号输出到第二信号路径；

选择性电容加载电路，其包括：

第一选择性电路，其以通信方式耦合到所述第一信号路径并且耦合到电容元件的第一集合；以及可配置逻辑电路，其以通信方式耦合到所述第一选择性电路，其中所述第一选择性电路经配置以通过至少部分地基于所述可配置逻辑电路的状态选择性地启用所述电容元件的第一集合中的一或多个来控制所述上升边缘信号的延迟；以及DQ引脚，其以通信方式耦合到所述第一信号路径和所述第二信号路径并且经配置以部分地基于所述上升边缘信号和所述下降边缘信号两者的计时输出DQ信号。

17.根据权利要求16所述的装置，其中所述相位分离器电路包括可配置相位分离器。

18.根据权利要求16所述的装置，其中所述选择性电容加载电路包括：

第二选择性电路，其以通信方式耦合到所述第二信号路径并且耦合到电容元件的第二集合；以及额外可配置逻辑电路，其以通信方式耦合到所述第二选择性电路，其中所述第二选择性电路经配置以通过至少部分地基于所述额外可配置逻辑电路的额外状态选择性地启用所述电容元件的第二集合中的一或多个来控制所述下降边缘信号的额外延迟。

19.根据权利要求16所述的装置，其中所述选择性电容加载电路包括以通信方式耦合到所述第一信号路径的一或多个缓冲器。

20.根据权利要求16所述的装置，其中所述第一选择性电路包括多路复用器电路。

说明书

每个通路的占空比校正

技术领域

[0001] 本发明的实施例大体上涉及半导体存储器装置的领域。更确切地说，本发明的实施例涉及在存储器装置的每个DQ引脚(例如，数据输入输出(I/O)引脚)处的占空比校正。

背景技术

[0002] 为了控制包含在存储器装置中的电路的操作，存储器装置可使用一或多个计时和/或控制信号。举例来说，存储器装置可产生相位控制内部时钟信号LCLK，所述信号被供应到存储器装置的输入/输出(I/O)接口。更确切地说，存储器装置的I/O接口可与耦合到存储器装置的外部装置交换(例如，接收和发射)信号并且可使用相位控制内部时钟信号LCLK以确定来自存储器装置10的读取数据的输出计时。然而，在一些实施例中，在存储器装置的生产之后，由存储器装置使用以产生和/或调节相位控制内部时钟信号的电路可以是固定的(例如，非可配置的)。另外，就电流、功率和/或面积消耗而言电路的实施可能是繁琐的。

发明内容

[0003] 在一个方面中，本申请涉及一种装置，其包括：可配置逻辑电路，其经配置以在装置的制造期间、在装置的运行时间期间、在装置的重置之后或其组合得到调节；可配置计时电路，其以通信方式耦合到可配置逻辑电路并且经配置以至少部分地基于在可配置逻辑电路处产生的输入信号调节计时信号的占空比，其中调节计时信号的占空比包括相对于计时信号的第二相位延迟计时信号的第一相位或相对于计时信号的第二相位提前计时信号的第一相位；以及DQ引脚，其以通信方式耦合到可配置计时电路并且经配置以至少部分地基于计时信号的占空比控制DQ信号的输出。

[0004] 在一个方面中，本申请涉及一种装置，其包括：第一信号路径，其经配置以接收计时信号并且部分地基于计时信号的第一相位输出上升边缘信号；第二信号路径，其经配置以接收计时信号并且部分地基于计时信号的第二相位输出下降边缘信号，其中第二信号路径包括以通信方式耦合到可配置逻辑电路的可配置级电路，其中可配置级电路经配置以：从可配置逻辑电路接收输入信号；以及部分地基于输入信号相对于上升边缘信号延迟或提前下降边缘信号；以及DQ引脚，其以通信方式耦合到第一信号路径和第二信号路径并且经配置以部分地基于上升边缘信号和下降边缘信号两者的计时输出DQ信号。

[0005] 在一个方面中，本申请涉及一种装置，其包括：相位分离器电路，其经配置以接收计时信号、部分地基于计时信号的第一相位将上升边缘信号输出到第一信号路径，以及部分地基于计时信号的第二相位将下降边缘信号输出到第二信号路径；选择性电容加载电路，其包括：第一选择性电路，其以通信方式耦合到第一信号路径并且耦合到电容元件的第一集合；以及可配置逻辑电路，其以通信方式耦合到第一选择性电路，其中第一选择性电路经配置以通过至少部分地基于可配置逻辑电路的状态选择性地启用电容元件的第一集合中的一或多个来控制上升边缘信号的延迟；以及DQ引脚，其以通信方式耦合到第一信号路径和第二信号路径并且经配置以部分地基于上升边缘信号和下降边缘信号两者的计时输出DQ信号。

附图说明

[0006] 在阅读以下详细描述并且参考附图之后可以更好地理解本发明的各个方面，在附图中：

[0007] 图1是根据本发明的实施例说明存储器装置的某些特性的简化框图；

[0008] 图2是根据本发明的实施例说明具有50％的占空比的相位控制内部时钟信号LCLK与由相位控制内部时钟信号LCLK引起的并且具有50％的占空比的上升边缘信号CLKR和下降边缘信号CLKF之间的关系的时序图；

[0009] 图3是根据本发明的实施例说明具有50％的占空比的相位控制内部时钟信号LCLK与由相位控制内部时钟信号LCLK引起的并且具有大于50％的占空比的上升边缘信号CLKR和下降边缘信号CLKF之间的关系的时序图；

[0010] 图4是根据本发明的实施例说明具有50％的占空比的相位控制内部时钟信号LCLK与由相位控制内部时钟信号LCLK引起的并且具有小于50％的占空比的上升边缘信号CLKR和下降边缘信号CLKF之间的关系的时序图；

[0011] 图5是根据本发明的实施例说明具有以第一量大于50％的占空比的相位控制内部时钟信号LCLK与由相位控制内部时钟信号LCLK引起的并且具有以第一量大于50％的占空比的上升边缘信号CLKR和下降边缘信号CLKF之间的关系的时序图；

[0012] 图6是根据本发明的实施例说明具有以第一量大于50％的占空比的相位控制内部时钟信号LCLK与由相位控制内部时钟信号LCLK引起的并且具有以第二量大于50％的占空比的上升边缘信号CLKR和下降边缘信号CLKF之间的关系的时序图，其中第二量大于第一量；

[0013] 图7是根据本发明的实施例说明具有以第一量大于50％的占空比的相位控制内部时钟信号LCLK与由相位控制内部时钟信号LCLK引起的并且具有以第三量大于50％的占空比的上升边缘信号CLKR和下降边缘信号CLKF之间的关系的时序图，其中第三量小于第一量；

[0014] 图8说明根据本发明的实施例的图1的存储器装置的一部分的电路图；

[0015] 图9说明根据本发明的实施例的可配置相位分离器的实施例的框图；以及[0016] 图10说明根据本发明的实施例的选择性电容加载电路的实施例。

具体实施方式

[0017] 下文将描述一或多个具体实施例。在努力提供这些实施例的简明描述的过程中，并非实际实施方案的所有特性都在说明书中进行描述。应了解，在任何此类实际实施方案的发展中，如同在任何工程或设计项目中，必须制定众多的实施方案特定决策以实现研发者的特定目标，例如与系统相关和企业相关约束的一致性，这可能从一个实施方案到另一实施方案有所变化。此外，应了解，此类开发工作可能是复杂且耗时的，然而对于受益于本发明的所属领域的技术人员来说，这些都是设计、制造和生产中的例程。

[0018] 如下文进一步详细描述，本发明的实施例大体上涉及在存储器装置的每个DQ引脚(例如，数据输入/输出(I/O)引脚)处的占空比校正。更确切地说，本发明涉及相位控制内部时钟信号LCLK的可配置调节，所述信号由存储器装置的I/O接口使用以确定来自存储器装置的DQ信号的计时，例如，读取数据。在一些实施例中，存储器装置可包含电路以在相位控制内部时钟信号LCLK被传送到一或多个DQ引脚之前全局地调节相位控制内部时钟信号LCLK。虽然此电路在存储器装置的制造期间可以被调谐以产生具有计时特征(例如，占空比)的特定集合的相位控制内部时钟信号LCLK，但是在制造存储器装置之后电路可以是固定的(例如，非可配置的)。因为I/O接口可使用相位控制内部时钟信号LCLK以与耦合到存储器装置的外部装置交换(例如，接收和发射)信号，所以可以部分地基于外部装置的操作选择计时特征的特定集合。也就是说，举例来说，可以基于实施为在外部装置处接收的存储器装置的输出选择特定计时特征。然而，在一些实施例中，例如，噪音、串扰和/或类似者的信道效应可改变从I/O接口到外部装置的一或多个信号输出的计时特征，这可能影响外部装置的操作。

[0019] 相应地，为了根据外部装置的操作调节计时特征，存储器装置可包含可配置计时电路，例如，可配置相位分离器和/或选择性电容加载电路，其可以是在存储器装置的制造之后调节的。此外，为了改进对信号的计时特征的控制的精细度，存储器装置可包含在DQ引脚中的一或多个处的可配置计时电路。举例来说，在一些实施例中，存储器装置可包含在DQ引脚中的每一个处的可配置计时电路。另外，在一些实施例中，存储器装置可包含占空比校正电路，所述电路经实施以在相位控制内部时钟信号LCLK被传送到DQ引脚(例如，全局地)之前调节相位控制内部时钟信号LCLK的占空比。然而，因为占空比校正电路可使用大量面积、电流和/或功率，所以可配置计时电路可以经实施以在一或多个DQ引脚处以减小的面积、电流和/或功率调节相位控制内部时钟信号LCLK的占空比(例如，计时特征)。也就是说，举例来说，为了适配存储器装置中的可配置计时电路用于一或多个DQ引脚，可配置计时电路的面积与占空比校正电路相比可以是减小的。

[0020] 现在转而参考附图，图1是说明存储器装置10的某些特性的简化的框图。确切地说，图1的框图是说明存储器装置10的某些功能性的功能框图。根据一个实施例，存储器装置10可以是双数据速率类型五同步动态随机存取存储器(DDR5SDRAM)装置。DDR5SDRAM的各种特性允许与先前各代DDR SDRAM相比减少的功率消耗、更多的带宽以及更多的存储容量。

[0021] 存储器装置10可包含多个存储器组12。举例来说，存储器组12可以是DDR5 SDRAM存储器组。存储器组12可以提供于布置在双列直插式存储器模块(DIMMS)上的一或多个芯片(例如，SDRAM芯片)上。每个DIMM可以包含多个SDRAM存储器芯片(例如，x8或x16存储器芯片)，如将了解。每个SDRAM存储器芯片可包含一或多个存储器组12。存储器装置10表示具有多个存储器组12的单个存储器芯片(例如，SDRAM芯片)的一部分。对于DDR5，存储器组12可以进一步经布置以形成组群。举例来说，对于8千兆位(Gb)DDR5SDRAM，存储器芯片可包含16个存储器组12，布置成8个组群，每个组群包含2个存储器组。举例来说，对于16GB DDR5SDRAM，存储器芯片可包含32个存储器组12，布置成8个组群，每个组群包含4个存储器组。取决于总体系统的应用和设计，可以利用存储器装置10上的存储器组12的各种其它配置、组织和大小。

[0022] 存储器装置10可包含经配置以与外部装置交换(例如，接收和发射)信号的命令接口14和输入/输出(I/O)接口16。命令接口14经配置以提供来自外部装置(未示出)的多个信号(例如，信号15)，所述外部装置例如处理器或控制器。处理器或控制器可以将各种信号15提供到存储器装置10以促进待写入到存储器装置10或从存储器装置10读取的数据的发射和接收。

[0023] 如将了解，命令接口14可包含多个电路，例如，时钟输入电路18和命令地址输入电路20，例如，以确保信号15的恰当处理。命令接口14可以从外部装置接收一或多个时钟信号。一般而言，双数据速率(DDR)存储器利用系统时钟信号的差分对，在本文中被称作真时钟信号(Clk_t/)和互补时钟信号(Clk_c)。DDR的正时钟边缘是指上升真时钟信号Clk_t/与下降互补时钟信号Clk_c交叉的点，而负时钟边缘指示下降真时钟信号Clk_t的转变和互补时钟信号Clk_c的上升。命令(例如，读取命令、写入命令等)通常在时钟信号的正边缘输入并且数据在正和负时钟边缘两者上发射或接收。

[0024] 时钟输入电路18接收真时钟信号(Clk_t/)和互补时钟信号(Clk_c)且产生内部时钟信号CLK。内部时钟信号CLK被供应到内部时钟产生器30，例如，延迟锁定环路(DLL)电路。内部时钟产生器30基于接收到的内部时钟信号CLK产生相位控制内部时钟信号LCLK。相位控制内部时钟信号LCLK被供应到例如I/O接口16，且用作用于确定读取数据的输出计时的计时信号。

[0025] 内部时钟信号CLK也可以被提供到存储器装置10内的各种其它组件，且可用于产生各种额外内部时钟信号。举例来说，内部时钟信号CLK可以被提供到命令解码器32。命令解码器32可以从命令总线34接收命令信号，且可以对命令信号进行解码以提供各种内部命令。举例来说，命令解码器32可以在总线36上将命令信号提供到内部时钟产生器30，例如，延迟锁定环路(DLL)，以协调相位控制内部时钟信号LCLK的产生。相位控制内部时钟信号LCLK可用于例如通过I/O接口16对数据进行定时。另外，在一些实施例中，内部时钟产生器30和/或存储器装置可包含占空比校正电路，所述电路经实施以在相位控制内部时钟信号LCLK被路由到I/O接口16之前调节相位控制内部时钟信号LCLK的一或多个计时特征，例如，占空比，以及其它电路。

[0026] 另外，命令解码器32可对命令进行解码，例如，读取命令、写入命令、模式寄存器集命令、激活命令等，并且经由总线路径40提供对应于命令的特定存储器组12的存取。如将了解，存储器装置10可包含各种其它解码器，例如，行解码器和列解码器，以促进对存储器组12的存取。在一个实施例中，每个存储器组12包含组控制块22，所述组控制块提供必需的解码(例如，行解码器和列解码器)以及其它特征，例如，计时控制和数据控制，以促进到存储器组12和来自存储器组12的命令的执行。总起来说，存储器组12和组控制块22可被称作存储器阵列23。

[0027] 存储器装置10基于从例如处理器的外部装置接收的命令/地址信号而执行例如读取命令和写入命令的操作。在一个实施例中，命令/地址总线可以是用以容纳命令/地址信号(CA<13:0>)的14位总线。使用时钟信号(Clk_t/和Clk_c)将命令/地址信号定时到命令接口14。命令接口可包含命令地址输入电路20，其经配置以通过例如命令解码器32而接收和发射命令以提供对存储器组12的存取。另外，命令接口14可以接收芯片选择信号(CS_n)。CS_n信号使得存储器装置10能够处理传入CA<13:0>总线上的命令。对存储器装置10内的特定存储器组12的存取通过命令编码于CA<13:0>总线上。

[0028] 另外，命令接口14可经配置以接收多个其它命令信号。举例来说，可以提供裸片终端(CA_ODT)信号上的命令/地址以促进存储器装置10内的恰当阻抗匹配。举例来说，在加电期间重置命令(RESET_n)可用于重置命令接口14、状态寄存器、状态机及类似者。命令接口14也可接收命令/地址倒置(CAI)信号，可以提供所述信号以倒置命令/地址总线上的命令/地址信号CA<13:0>的状态，例如，取决于针对特定存储器装置10路由的命令/地址。也可以提供镜像(MIR)信号以促进镜像功能。基于特定应用中的多个存储器装置的配置，MIR信号可用于多路复用信号以使得它们可调换以用于实现信号到存储器装置10的某些路由。还可提供用以促进存储器装置10的测试的各种信号，例如，测试启用(TEN)信号。举例来说，TEN信号可用于使存储器装置10进入测试模式以用于连接性测试。

[0029] 命令接口14也可用于针对可以检测的某些错误将警告信号(ALERT_n)提供到系统处理器或控制器。举例来说，警告信号(ALERT_n)可在检测到循环冗余检查(CRC)错误的情况下从存储器装置10发射。也可以产生其它警告信号。另外，用于从存储器装置10发射警告信号(ALERT_n)的总线和引脚可以在某些操作期间被用作输入引脚，所述操作例如如上文所描述的使用TEN信号执行的连接性测试模式。

[0030] 利用上文所论述的命令和定时信号，数据可以发送到存储器装置10并且从存储器装置10发送数据，方法是通过I/O接口16发射和接收数据信号44。更确切地说，数据可经由包含多个双向数据总线的数据总线46发送到存储器组12或从存储器组12检索数据。通常被称作DQ信号的数据I/O信号通常在一或多个双向数据总线中发射和接收。在所说明的实施例中，存储器装置10经实施以在I/O接口16处接收DQ信号DQ<7:0>。在其它实施例中，存储器装置10可包含更大数量的DQ信号或更少的DQ信号。另外，对于例如DDR5SDRAM存储器装置的某些存储器装置，I/O信号可划分成上部和下部字节。举例来说，对于x16存储器装置，I/O信号可以划分成例如对应于数据信号的上部和下部字节的上部和下部I/O信号(例如，DQ<15:8>和DQ<7:0>)。

[0031] 为了允许存储器装置10内的较高数据速率，例如DDR存储器装置的某些存储器装置可以利用数据选通信号，通常被称作DQS信号。DQS信号通过发送数据的外部处理器或控制器驱动(例如，用于写入命令)或通过存储器装置10驱动(例如，用于读取命令)。对于读取命令，DQS信号有效地是具有预定模式的额外数据输出(DQ)信号。对于写入命令，DQS信号被用作时钟信号以俘获对应的输入数据。如同时钟信号(Clk_t/和Clk_c)，可提供数据选通(DQS)信号作为数据选通信号的差分对(DQS_t/和DQS_c)以在读取和写入期间提供差分对信令。

[0032] 另外，在一些实施例中，I/O接口16可包含I/O电路48，所述电路可将相位控制内部时钟信号LCLK路由到对应于DQ信号DQ<7:0>的相应的DQ信号的DQ引脚的集合中的每一个。此外，I/O电路48可在将相位控制内部时钟信号LCLK供应到DQ引脚的集合中的一或多个之前调节相位控制内部时钟信号LCLK。如下文进一步详细描述，通过调节相位控制内部时钟信号LCLK，I/O电路48可调谐存储器装置10以提供适合于输出到例如接收器(例如，外部装置)的信号的占空比校正。

[0033] 如将了解，例如电源电路(用于接收外部VDD和VSS信号)、模式寄存器(以定义可编程操作和配置的各种模式)、读取/写入放大器(以在读取/写入操作期间放大信号)、温度传感器(用于感测存储器装置10的温度)等的各种其它组件也可以并入到存储器装置10中。相应地，应理解，仅提供图1的框图以突出显示存储器装置10的某些功能特征以辅助后续详细描述。

[0034] 考虑到上述内容，图2说明指示相位控制内部时钟信号LCLK(例如，计时信号)的占空比与相位控制内部时钟信号LCLK的转变(例如，上升和下降边缘)之间的关系的时序图60。相应地，时序图60包含相位控制内部时钟信号LCLK波形62。如由相位控制内部时钟信号波形62所说明，相位控制内部时钟信号LCLK包含50％占空比。相应地，相位控制内部时钟信号LCLK的周期66的第一半在第一逻辑状态，并且周期68的第二半在第二逻辑状态。也就是说，举例来说，周期64包含在第一逻辑状态和第二逻辑状态中的时间的相等持续时间。

[0035] 另外，时序图60包含上升边缘信号CLKR波形70和下降边缘信号CLKF波形72。上升边缘信号CLKR波形70可表示上升边缘信号CLKR，其可响应于相位控制内部时钟信号LCLK中的上升边缘74在逻辑状态之间转变。类似地，下降边缘信号CLKF波形72可表示下降边缘信号CLKF，其可响应于下降边缘76在逻辑状态之间转变。相应地，上升边缘信号CLKR可表示相位控制内部时钟信号LCLK的第一相位，并且下降边缘信号CLKF可表示相位控制内部时钟信号LCLK的第二相位。

[0036] 在一些实施例中，在跟随上升边缘74的第一延迟78之后上升边缘信号CLKR可从第一逻辑状态转变到第二逻辑状态。举例来说，如通过时序图60所说明，相位控制内部时钟信号LCLK可包含在第一时间点t1的上升边缘74。响应于上升边缘74，在第二时间点t2上升边缘信号CLKR 70可从第一逻辑状态转变到第二逻辑状态。在一些实施例中，第二时间点t2可以第一延迟78跟随第一时间点t1。

[0037] 另外，在跟随上升边缘76的第二延迟80之后下降边缘信号CLKF可从第一逻辑状态转变到第二逻辑状态。举例来说，相位控制内部时钟信号LCLK可在第三时间点t3包含下降边缘76。响应于下降边缘76，在第四时间点t4下降边缘信号CLKF 76可从第一逻辑状态转变到第二逻辑状态。在一些实施例中，第四时间点t4可以第二延迟80跟随第三时间点t3。

[0038] 在将相位控制内部时钟信号LCLK拆分成第一相位(例如，上升边缘信号CLKR)和第二相位(例如，下降边缘信号)之后，可以确定所引起的计时信号的占空比。也就是说，举例来说，可以是确定上升边缘信号CLKR与下降边缘信号CLKF之间的占空比。在一些实施例中，可以基于时间81来确定所引起的上升边缘信号CLKR和下降边缘信号CLKF的占空比。时间81可表示对应于相位控制内部时钟信号LCLK的上升边缘的上升边缘信号CLKR的上升边缘82与对应于相位控制内部时钟信号LCLK的下降边缘的下降边缘信号CLKF的上升边缘83之间的持续时间，其跟随相位控制内部时钟信号LCLK的上升边缘。另外，上升边缘信号CLKR和下降边缘信号CLKF的占空比可以通过用相位控制内部时钟信号LCLK的周期64除以时间81来确定。相应地，因为时间81等于周期64的一半，所以所说明的实施例的所引起的占空比是50％。

[0039] 然而，在一些实施例中，在将相位控制内部时钟信号LCLK拆分成第一相位和第二相位之后，可以引入相位控制内部时钟信号LCLK的占空比的改变。举例来说，相位分离器电路可将相位控制内部时钟信号LCLK拆分成上升边缘信号CLKR和下降边缘信号CLKF。在一些实施例中，相位分离器可产生上升边缘信号CLKR和下降边缘信号CLKF使得所引起的相位控制内部时钟信号LCLK的占空比保持与输入到相位分离器的相位控制内部时钟信号LCLK的原始占空比相同。在其它实施例中，另一方面，相位分离器可在上升边缘信号CLKR与下降边缘信号CLKF之间引入不相等的延迟。也就是说，举例来说，相位分离器可调节相位控制内部时钟信号LCLK的占空比。

[0040] 相应地，可以至少部分地基于第一延迟78与第二延迟80之间的持续时间的差异确定占空比的改变。因为所说明的实施例的第一延迟78等于第二延迟80，所以在相位控制内部时钟信号LCLK分成不同相位之后相位控制内部时钟信号LCLK的占空比保持50％。然而，在一些实施例中，第一延迟78与第二延迟80之间的持续时间的差异可指示相位控制内部时钟信号LCLK的占空比已经发生改变。

[0041] 作为说明性实例，图3的时序图90包含延迟下降边缘信号CLKF 92的波形。更确切地说，时序图90说明相位控制内部时钟信号LCLK的波形，其具有50％的占空比。时序图90还说明上升边缘信号CLKR 70的波形，其在以第一延迟78跟随第一时间点t1从第一逻辑状态转变到第二逻辑状态，如上文参考图2所描述。另外，延迟下降边缘信号CLKF 92的波形说明相对于下降边缘信号CLKF(相对于图2描述)延迟的下降边缘信号CLKF。相应地，时序图90说明下降边缘信号CLKF在以大于图2的第二延迟80的第三延迟94跟随第三时间点t3(例如，在第五时间点t5)从第一逻辑状态转变到第二逻辑状态。

[0042] 因为第三延迟94的持续时间超过第一延迟78的持续时间，所以由包含上升边缘信号CLKR和下降边缘信号CLKF两者的计时信号引起的占空比可能超过50％。也就是说，举例来说，第一延迟78与第三延迟94之间的差异可指示由将相位控制内部时钟信号LCLK分成相位引起的相位控制内部时钟信号LCLK的占空比的改变。另外，上升边缘信号CLKR的上升边缘的上升边缘82与下降边缘信号CLKF的上升边缘83之间的时间95超过相位控制内部时钟信号LCLK的周期64的一半，其指示占空比已经被调节到超过50％。

[0043] 现在转而参考图4，时序图110说明由将具有50％的占空比的相位控制内部时钟信号LCLK拆分成上升边缘信号CLKR和下降边缘信号CLKF引起的小于50％的占空比。时序图110包含上文参考图2和3所描述的相位控制内部时钟信号LCLK 62的波形和上升边缘信号CLKR的波形。另外，时序图110包含提前下降边缘信号CLKF 112的波形。相应地，提前下降边缘信号CLKF 112的波形在以小于图2的第二延迟80的第四延迟114跟随第三时间点t3(例如，在第六时间点t6)从第一逻辑状态转变到第二逻辑状态。更确切地说，提前下降边缘信号CLKF 112的波形与下降边缘信号CLKF 72的波形相比跟随相位控制内部时钟信号LCLK的下降边缘76更快速的并且与延迟下降边缘信号CLKF 92的波形相比更快速的转变状态。另外，因为第四延迟114小于第一延迟78，所以上升边缘信号CLKR 70的波形和提前下降边缘信号CLKF 112的波形的所引起的占空比小于50％。

[0044] 现在转而参考图5，相位控制内部时钟信号LCLK的占空比在它分裂成上升边缘信号CLKR和下降边缘信号CLKF之前可以大于或小于50％。为了有助于说明，时序图130包含具有大于50％的占空比的相位控制内部时钟信号LCLK 132的波形。因为相位控制内部时钟信号LCLK的占空比大于50％，所以在相位控制内部时钟信号LCLK的周期64期间计时信号在第一逻辑状态与在第二逻辑状态相比达更多的时间(例如，计时信号是逻辑高与计时信号是逻辑低相比达更长的持续时间)。

[0045] 时序图130还包含由具有大于50％的占空比的相位控制内部时钟信号LCLK引起的上升边缘信号CLKR 134的波形。另外，时序图包含由具有大于50％的占空比的相位控制内部时钟信号LCLK引起的下降边缘信号CLKF 136的波形。在跟随上升边缘74的第一延迟138之后(例如，在第二时间点t2)上升边缘信号CLKR可从第一逻辑状态转变到第二逻辑状态。另外，在跟随下降边缘76的第二延迟140之后(例如，在第四时间点t4)下降边缘信号CLKF可从第一逻辑状态转变到第二逻辑状态。

[0046] 另外，如参考图2所描述，因为第一延迟138可与第二延迟140匹配，所以相位控制内部时钟信号LCLK的占空比可保持不变。也就是说，举例来说，相位控制内部时钟信号LCLK 132的波形可描绘以第一量大于50％的占空比，并且通过上升边缘信号CLKR和下降边缘信号CLKF所确定的占空比可以相同量超过50％。相应地，上升边缘信号CLKR的上升边缘144与下降边缘信号CLKF的上升边缘146之间的时间142可超过相位控制内部时钟信号LCLK的周期64的一半。

[0047] 现在转而参考图6，时序图150说明具有大于50％的占空比的相位控制内部时钟信号LCLK分裂成具有大于相位控制内部时钟信号LCLK的原始占空比的占空比的上升边缘信号CLKR和下降边缘信号CLKF。相应地，时序图150包含相位控制内部时钟信号LCLK 132的波形、上升边缘信号CLKR 134的波形和延迟下降边缘信号CLKF 152的波形。更确切地说，时序图150包含由将相位控制内部时钟信号LCLK拆分成单独的相位(例如，上升边缘信号和下降边缘信号CLKF)引起的增大的占空比的说明性实例。

[0048] 如上文参考图5所描述，上升边缘信号CLKR 134的波形可在以第一延迟138跟随第一时间点t1(例如，在第二时间点t2)从第一逻辑状态转变到第二逻辑状态。另一方面，下降边缘信号CLKF可在以可超过第二延迟140的第三延迟154跟随第三时间点t3(例如，在第五时间点t5)从第一逻辑状态转变到第二逻辑状态。因为第三延迟154的持续时间超过第一延迟138的持续时间，所以由上升边缘信号CLKR和下降边缘信号CLKF引起的占空比可超过相位控制内部时钟信号LCLK的原始占空比(例如，以第一量大于50％)。也就是说，举例来说，第一延迟138与第三延迟154之间的差异可指示由将相位控制内部时钟信号LCLK分成相位引起的相位控制内部时钟信号LCLK的占空比的改变。另外，上升边缘信号CLKR的上升边缘的上升边缘144与下降边缘信号CLKF的上升边缘146之间的时间156超过相位控制内部时钟信号LCLK的周期64的一半，其指示占空比已经被调节到以大于第一量的第二量超过50％。

[0049] 作为额外的说明性实例，图7包含相位控制内部时钟信号LCLK的经调节占空比的时序图110。更确切地说，时序图说明具有大于50％的占空比的分裂成上升边缘信号CLKR和下降边缘信号CLKF的相位控制内部时钟信号LCLK，这可能引起减小的占空比。时序图170包含上文参考图5和6所描述的相位控制内部时钟信号LCLK 132的波形和上升边缘信号CLKR 134的波形。另外，时序图170包含提前下降边缘信号CLKF 172的波形。相应地，提前下降边缘信号CLKF 172的波形在以可以小于第二延迟140的第四延迟174跟随第三时间点t3(例如，在第六时间点t6)从第一逻辑状态转变到第二逻辑状态。更确切地说，提前下降边缘信号CLKF 112的波形与下降边缘信号CLKF 136的波形相比跟随相位控制内部时钟信号LCLK的下降边缘76更快速的并且与延迟下降边缘信号CLKF 152的波形相比更快速的转变状态。
另外，因为第四延迟174小于第一延迟138，所以上升边缘信号CLKR 134的波形和提前下降边缘信号CLKF 172的波形的所引起的占空比小于相位控制内部时钟信号LCLK的原始占空比。

[0050] 举例来说，在所说明的实施例中，相位控制内部时钟信号LCLK的占空比以第一量大于50％，而上升边缘信号CLKR和下降边缘信号CLKF的所引起的占空比近似地等于50％，或以小于第一量的第三量大于50％。也就是说，举例来说，上升边缘信号CLKR的上升边缘的上升边缘144与下降边缘信号CLKF的上升边缘146之间的时间176近似地等于相位控制内部时钟信号LCLK的周期64的一半，这指示占空比已经被调节到约50％。

[0051] 如上文所描述，I/O电路48可将相位控制内部时钟信号LCLK路由到对应于DQ信号DQ<7:0>的DQ引脚198(例如，DQ衬垫)的集合中的一或多个。相应地，如由图8所说明，I/O电路48可包含经实施以将相位控制内部时钟信号LCLK提供到DQ引脚198中的每一个的时钟树200。虽然所说明的时钟树200通过平衡拓扑结构实施，但是时钟树200也可以通过非平衡拓扑结构实施。此外，在一些实施例中，时钟树200可以通过H树形拓扑结构、网络拓扑结构和/或类似者构造。相应地，本文中所描述的实施例意图是说明性的而非限制性的。

[0052] I/O电路48在将相位控制内部时钟信号LCLK供应到DQ引脚198之前可调节相位控制内部时钟信号LCLK。在一些实施例中，I/O电路48和/或内部时钟产生器30可在相位控制内部时钟信号LCLK被路由到时钟树200的根202(例如，基底)时和/或在相位控制内部时钟信号LCLK被路由到时钟树200的根202(例如，基底)之前调节相位控制内部时钟信号LCLK。相应地，I/O电路48和/或内部时钟产生器30可包含占空比校正电路，其可调节传播到DQ引脚198中的每一个的相位控制内部时钟信号LCLK的占空比。

[0053] 另外或替代地，I/O电路48可调节用于单独的DQ引脚198和/或DQ引脚198的子集的相位控制内部时钟信号LCLK。相应地，在一些实施例中，时钟树200可包含一或多个延迟元件，例如，缓冲器、转发器和/或类似者。更确切地说，时钟树200可包含在一或多个节点204和/或在时钟树200中的其它合适的位置处的一或多个延迟元件，使得相位控制内部时钟信号LCLK可以经调谐用于DQ引脚198的子集。举例来说，时钟树200可包含在以通信方式耦合到第一DQ引脚198的节点204处的一或多个延迟元件，而时钟树200可在以通信方式耦合到第二DQ引脚198的节点204处省略延迟元件。相应地，与第二DQ引脚198相比传送到第一DQ引脚198的相位控制内部时钟信号LCLK可包含不同计时特征，例如，占空比。

[0054] 另外，在一些实施例中，I/O电路48可包含可配置相位分离器220，如图9中所说明。可配置相位分离器220可基于一或多个用户输入调节信号的占空比，例如，相位控制内部时钟信号LCLK。相应地，通过在一或多个DQ引脚198处包含可配置相位分离器220，相应的相位控制内部时钟信号LCLK的占空比和/或其它特征可以在对应的DQ引脚198处微调。此外，因为一或多个用户输入可以是经过更新的，所以可以调节可配置相位分离器220的行为，如下文更详细描述。

[0055] 可配置相位分离器220可包含一或多个信号路径222以将信号、相位控制内部时钟信号LCLK和/或合适的计时信号拆分成一或多个相位。使用相位控制内部时钟信号LCLK作为说明性实例，可配置相位分离器220可包含第一信号路径222以产生上升边缘信号CLKR。相位分离器也可包含第二信号路径222以产生下降边缘信号CLKF。此外，可以是实施信号路径222中的每一个以产生具有特定对准的所引起的信号。举例来说，如上文参考图2到7所论述，可配置相位分离器220可接收具有特定占空比的相位控制内部时钟信号LCLK，并且可配置相位分离器220可在信号路径222中的相应一个上产生上升边缘信号和下降边缘信号。所引起的上升边缘信号和下降边缘信号可以基于通过相应的信号路径222中的每一个引入的延迟对准，其可改变或维持相位控制内部时钟信号LCLK的占空比。另外，为了将相位控制内部时钟信号LCLK拆分成单独的相位，每个信号路径222可包含金属氧化物半导体场效应晶体管(MOSFET)223的一或多个互补对(例如，n型MOSFET和p型MOSFET的一或多个对)。

[0056] 在一些实施例中，可配置相位分离器220可包含可配置级224(例如，可配置级电路)，其可调节信号的延迟和/或边缘速率。可配置级224可包含一或多个互补MOSFET对223，其可部分地基于一或多个用户输入操作。更确切地说，相应的栅极电压，例如，可以部分地基于一或多个用户输入被供应给可配置级224内的MOSFET。相应地，可以部分地基于一或多个用户输入调节互补MOSFET对223的输出。因而，可以调节具有可配置级224的信号路径222上的信号的占空比(例如，计时特征)。

[0057] 在所说明的实施例中，例如，通过将栅极电压设置到在p型MOSFET A处的逻辑低状态并且将栅极电压设置到在n型MOSFET B处的逻辑高，使得p型MOSFET A和n型MOSFET B两者都关闭，行进穿过可配置级的信号(例如，下降边缘信号CLKF)与绕过可配置级的信号(例如，上升边缘信号CLKR)相比可以是延迟的。另外，通过将栅极电压设置到在p型MOSFET C处的逻辑高状态并且将栅极电压设置到在n型MOSFET D处的逻辑低，使得p型MOSFET C和n型MOSFET D两者都开启，行进穿过可配置级的信号(例如，下降边缘信号CLKF)与绕过可配置级的信号(例如，上升边缘信号CLKR)相比可以是提前的。

[0058] 在一些实施例中，可配置逻辑电路226，例如，模式寄存器、反熔丝和/或合适的数字控制输入，可设置或调节可配置级224内的MOSFET的一或多个栅极电压。相应地，I/O电路48和/或存储器装置10可包含以通信方式耦合到可配置级224的可配置逻辑电路226。另外，当制造存储器装置10时可以实施可配置逻辑电路226使得一或多个栅极电压可以在可配置逻辑电路226处经编程为默认值。另外或替代地，可配置逻辑电路226可以经实施使得在存储器装置10的重置和/或类似者之后在存储器装置10的运行时间期间一或多个栅极电压可以经编程和/或经过更新。相应地，响应于接收到合适的输入，存储器装置10可更新可配置逻辑电路226以调节一或多个栅极电压。因而，可配置逻辑电路可以部分地基于来自存储器装置10和/或额外计算装置的输入来更新。

[0059] 当在装置制造期间调谐相位控制内部时钟信号LCLK的计时特征时，可以将通过存储器装置10输出的信号(例如，DQ信号DQ<7:0>)的计时特征调节到特定设置。相应地，存储器装置10可以在装置制造期间测试和/或调节以将一或多个信号的计时特征调谐到特定设置，其可以适合于以通信方式耦合到存储器装置的主机装置(例如，外部装置和/或接收器)。为了在装置制造期间调谐计时特征，制造商可在存储器装置上对例如反熔丝、保险丝、模式寄存器和/或类似者的电路进行设置和/或编程。举例来说，制造商可能烧断一或多个保险丝使得存储器装置10输出用于信号的特定波形。然而，在一些实施例中，此电路可以是不可用于额外的配置(例如，编程)和/或可在制造存储器装置10之后提供有限的配置。

[0060] 相应地，在一些实施例中，为了在存储器装置10的制造之后调谐一或多个信号的计时特征，可以调节可配置逻辑电路226。也就是说，举例来说，在存储器装置10的运行时间期间和/或在存储器装置10的重置时可以调节可配置逻辑电路226。相应地，在运行时间期间和/或在存储器装置10的重置之后可以调节例如相位控制内部时钟信号LCLK的一或多个信号的计时特征。因而，在一些实施例中，可以调节一或多个信号的计时特征到适合于以通信方式耦合到存储器装置10的主机装置的设置。另外或替代地，可以响应于主机装置的配置的改变调节一或多个信号的计时特征。也就是说，举例来说，替代或补充于在存储器装置的输出处调谐一或多个信号的计时特征，计时特征可以经调谐到以通信方式耦合到存储器装置10的装置的操作和/或操作的改变。

[0061] 在一些实施例中，可配置级224可包含任何数量的级。也就是说，举例来说，可配置级可包含任何数量的互补MOSFET对223和/或转发器。另外，虽然所说明的可配置级224和可配置相位分离器220是通过MOSFET实施的，但是可配置级224和/或可配置相位分离器220可以通过一或多个双极结晶体管(BJT)、另一合适的场效应晶体管的合适的组合和/或类似者实施。此外，可配置相位分离器220可包含在信号路径222中的一或多个中的可配置级224。相应地，在一些实施例中，第一信号路径222可另外或替代地包含可配置级224。因此，本文中所描述的实施例意图是说明性的而非限制性的。

[0062] 现在转而参考图10，I/O电路48可另外或替代地包含以通信方式耦合到一或多个DQ引脚198的选择性电容加载电路250。选择性电容加载电路250可控制相位控制内部时钟信号LCLK的一或多个特征，例如，占空比。相应地，选择性电容加载电路250可包含多个电容元件252，例如，NMOS电容器、PMOS电容器，和/或另一合适的电容元件。另外，如下文更详细地描述，为了在由电容元件252中的一或多个供应的电容之间进行选择，选择性电容加载电路250可包含多个多路复用器(muxes)254。另外，在一些实施例中，选择性电容加载电路250可包含多个缓冲器256(例如，延迟元件)，例如，转发器。

[0063] 如所说明，选择性电容加载电路250可包含多个信号路径222。相应地，选择性电容加载电路250可以通信方式耦合到相位分离器，例如，图9的可配置相位分离器220。也就是说，举例来说，选择性电容加载电路250可进一步调节通过可配置相位分离器220输出的上升边缘信号CLKR和/或下降边缘信号CLKF。替代地，选择性电容加载电路250可耦合到相位分离器，所述相位分离器省略可配置级224和/或经实施以提供固定调节到上升边缘信号CLKR和/或下降边缘信号CLKF。

[0064] 通过耦合到合适的相位分离器，选择性电容加载电路250可在第一信号路径222上接收上升边缘信号CLKR并且可在第二信号路径222上接收下降边缘信号CLKF。耦合到第一信号路径222的多路复用器254可各自经实施以控制是否启用相应的电容元件252，其可调节上升边缘信号CLKR的计时。类似地，耦合到第二路径222的多路复用器254可各自经实施以控制是否启用相应的电容元件252，其可调节下降边缘信号CLKF的计时。更确切地说，在一些实施例中，例如，模式寄存器的可配置逻辑电路226(未示出)可以通信方式耦合到每个信号路径222的多路复用器254以控制多路复用器254的相应的状态。也就是说，举例来说，多路复用器254中的每一个可以经实施以接收可配置选择信号，其可确定多路复用器254的相应的输出。在多路复用器254处所选择的输出可继而通过选择性地启用耦合到多路复用器254的电容元件252来控制应用到信号路径222的电容的一部分。

[0065] 通过增大在选择性电容加载电路250的信号路径222上选择性地启用的电容，对应的信号的计时可以是延迟的。举例来说，如果与第二信号路径222相比较高的电容负载经由一或多个多路复用器254被应用到第一信号路径222，那么上升边缘信号CLKR可以是相对于下降边缘信号CLKF延迟的。另外，在一些实施例中，多路复用器254的集合可默认启用相应的电容元件252。举例来说，到电容元件252C2、C5、C8和C11的多路复用路径可各自默认地启用，使得默认电容负载被应用到选择性电容加载电路250中的信号路径222中的每一个。相应地，禁用默认电容元件252可减小信号路径222上的电容负载，这可提前对应的信号的计时。因而，如果与第二信号路径222相比应用到第一信号路径222的电容负载减小，那么上升边缘信号CLKR可以是相对于下降边缘信号CLKF提前的。另外或替代地，上升边缘信号CLKR和/或下降边缘信号CLKF可以相对于它们自身提前的，因为它们的相应的信号路径222上的电容负载是减小的。

[0066] 在一些实施例中，启用的电容元件252可以毫微微法拉到微微法拉的数量级应用电容。另外，在一些实施例中，由电容元件252应用的电容可近似是应用到信号路径222的总电容的10％到20％。另外，在一些实施例中，电容元件252中的每一个的电容可不同于其它电容元件252中的至少一个。在其它实施例中，另一方面，每个电容元件252的电容可近似等于其它电容元件252中的每一个。此外，虽然所说明的实施例包含12个电容元件252，但是选择性电容加载电路250可包含更少或额外的电容元件。另外，电容元件252和它们的相关联的多路复用器254可以耦合到信号路径222的任何合适的部分(例如，缓冲器路径)。

[0067] 在一些实施例中，第一信号路径222和第二信号路径222可包含通过它们的相应的缓冲器256提供的等效默认缓冲(例如，延迟)。也就是说，举例来说，第一信号路径222和第二信号路径222可各自包含具有相同缓冲容量的相同数量的缓冲器256和/或可包含其总计的缓冲容量相等的不同数量的缓冲器256。在其它实施例中，第一信号路径222可相对于第二信号路径222实施增大或减小的默认缓冲。

[0068] 另外，虽然所说明的实施例描绘了单独的多路复用器254以控制电容元件252中的每一个，但是选择性电容加载电路250可包含更少的多路复用器254。举例来说，在一些实施例中，基于具有一或多个位的可配置选择信号单个多路复用器254可以实施一或多个电容元件252中的两个的控制。另外，选择性电容加载电路250可另外或替代地包含例如一或多个开关的其它逻辑电路，其经实施以控制由电容元件应用的电容负载。

[0069] 此外，虽然本文中所描述的技术可调节相位控制内部时钟信号LCLK的占空比，但是所述技术可另外或替代地调节存储器装置中的另一合适的信号。举例来说，在一些实施例中，可配置相位分离器220和/或选择性电容加载电路250可经实施以调节存储器装置10中的另一计时信号、控制信号和/或数据信号的占空比。相应地，本文中所描述的实施例意图是说明性的而非限制性的。

[0070] 虽然本发明可以易有各种修改以及替代形式，但是特定实施例已经在图式中借助于实例示出并且已经在本文中详细描述。然而，应理解，本发明并不意图限于所公开的特定形式。实际上，本发明意图涵盖属于如由所附权利要求书限定的本发明的精神和范围内的所有修改、等效物和替代方案。

[0071] 本文中提出且主张的技术参考且应用于具有实践性质的实质对象和具体实例，所述实质对象和具体实例以可论证方式改进本技术领域且因此不是抽象的、无形的或纯理论的。另外，如果随附于本说明书的末尾的任何权利要求项含有表示为“用于执行功能的装置……”或“用于执行功能的步骤……”的一或多个元件，那么意图将依照35U.S.C.112(f)解译此类元件。然而，对于含有以任何其它方式指定的元件的任何权利要求项，意图将不会依照35U.S.C.112(f)解译此类元件。