具有各种线宽的半导体器件及其制造方法

摘要

提供了具有各种线宽的半导体器件以及制造该半导体器件的方法。该半导体器件包括：衬底，包括第一区域和第二区域；多条第一栅极线，在第一区域中在第一方向上延伸，并且每条第一栅极线在第二方向上具有第二宽度；多条第二栅极线，在第二区域中在第一方向上延伸，并且每条第二栅极线在第二方向上具有与第一宽度不同的第二宽度，该多条第二栅极线在第二方向上具有与多条第一栅极线在第二方向上的节距相同的节距；间隔物层，覆盖所述多条第一栅极线中的每条和所述多条第二栅极线中的每条的相反侧壁；以及第一基层，布置在第一区域中的衬底和间隔物层之间。

权利要求

1.一种制造半导体器件的方法，该方法包括：

在衬底上形成多个虚设栅极结构，所述衬底包括第一区域和第二区域，所述多个虚设栅极结构在第一方向上延伸并布置在所述第一区域和所述第二区域中，所述第一区域和所述第二区域中的所述多个虚设栅极结构在第二方向上具有均一的节距，所述第二方向与所述第一方向不同，所述第一区域和所述第二区域中的所述多个虚设栅极结构在所述第二方向上具有均一的宽度；

形成第一覆盖层，所述第一覆盖层共形地覆盖所述第一区域中的所述衬底和所述多个虚设栅极结构；

形成第二覆盖层，所述第二覆盖层共形地覆盖所述第一区域中的所述第一覆盖层并共形地覆盖所述第二区域中的所述衬底和所述多个虚设栅极结构；

形成间隔物层，所述间隔物层覆盖：a)覆盖所述第一区域中的所述多个虚设栅极结构的相反侧壁的所述第二覆盖层，和b)覆盖所述第二区域中的所述多个虚设栅极结构的相反侧壁的所述第二覆盖层；

通过从所述第一区域和所述第二区域一起去除所述多个虚设栅极结构、所述第一覆盖层的一部分以及所述第二覆盖层的一部分，在所述第一区域中形成多个第一栅极空间并在所述第二区域中形成多个第二栅极空间；以及形成a)分别填充所述多个第一栅极空间的多条第一栅极线和b)分别填充所述多个第二栅极空间的多条第二栅极线。

2.根据权利要求1所述的方法，其中形成所述第一覆盖层包括：

在所述第一区域和所述第二区域两者中形成所述第一覆盖层，所述第一覆盖层共形地覆盖所述第一区域和所述第二区域中的所述衬底和所述多个虚设栅极结构；以及去除形成在所述第二区域中的所述第一覆盖层。

3.根据权利要求1所述的方法，其中，在所述第二方向上，所述多个第一栅极空间中的每个的第一间隙大于所述多个第二栅极空间中的每个的第二间隙。

4.根据权利要求1所述的方法，其中，在所述第二方向上，所述多条第一栅极线中的每条的第一宽度大于所述多条第二栅极线中的每条的第二宽度。

5.根据权利要求4所述的方法，其中所述第一宽度和所述第二宽度之差是所述第一覆盖层的厚度的两倍。

6.根据权利要求1所述的方法，其中所述衬底还包括第三区域，

形成所述多个虚设栅极结构包括在所述第三区域中形成所述多个虚设栅极结构，a.形成所述第一覆盖层包括，在所述第一区域、所述第二区域和所述第三区域中形成所述第一覆盖层，所述第一覆盖层共形地覆盖所述第一区域、所述第二区域和所述第三区域中的所述衬底和所述多个虚设栅极结构，以及去除形成在所述第二区域和所述第三区域中的所述第一覆盖层，

b.形成所述第二覆盖层包括，

形成共形地覆盖所述第一区域中的所述第一覆盖层并共形地覆盖所述第二区域和所述第三区域中的所述衬底和所述多个虚设栅极结构的所述第二覆盖层，以及去除形成在所述第三区域中的所述第二覆盖层。

7.根据权利要求6所述的方法，其中形成所述多个第一栅极空间和所述多个第二栅极空间还包括：去除所述第三区域中的所述多个虚设栅极结构以在所述第三区域中进一步形成多个第三栅极空间；以及形成分别填充所述多个第三栅极空间的多条第三栅极线。

8.根据权利要求7所述的方法，其中所述多条第一栅极线、所述多条第二栅极线和所述多条第三栅极线被同时分别形成在所述第一区域、所述第二区域和所述第三区域中。

9.根据权利要求7所述的方法，其中所述多条第一栅极线中的每条在所述第二方向上的第一宽度大于所述多条第二栅极线中的每条的第二宽度，并且每条所述第二栅极线的所述第二宽度大于所述多条第三栅极线中的每条的第三宽度。

10.根据权利要求9所述的方法，其中所述第一宽度、所述第二宽度和所述第三宽度之间的差异分别与所述第一区域、所述第二区域和所述第三区域中的所述衬底的上表面和所述间隔物层的底表面之间的距离成比例。

11.一种制造半导体器件的方法，该方法包括：

提供包括第一区域、第二区域、第三区域和第四区域的衬底；

在所述第一区域和所述第二区域中形成多个第一虚设栅极结构，所述多个第一虚设栅极结构在第一方向上延伸并在第二方向上具有第一节距，所述第二方向与所述第一方向不同，所述多个第一虚设栅极结构的每个在所述第二方向上具有第一宽度；

在所述第三区域和所述第四区域中形成多个第二虚设栅极结构，所述多个第二虚设栅极结构在所述第一方向上延伸并在所述第二方向上具有第二节距，所述第二节距不同于所述第一节距，所述多个第二虚设栅极结构的每个在所述第二方向上具有第二宽度；

在所述第一区域和所述第三区域中形成第一覆盖层，所述第一覆盖层共形地覆盖所述第一区域和所述第三区域中的所述衬底和所述多个第一虚设栅极结构；

形成第二覆盖层，该第二覆盖层共形地覆盖：a)所述第一区域和所述第三区域中的所述第一覆盖层，以及b)所述第二区域和所述第四区域中的所述衬底以及所述第二区域中的所述多个第一虚设栅极结构和所述第四区域中的所述多个第二虚设栅极结构；

形成间隔物层，该间隔物层覆盖所述第一区域中的所述多个第一虚设栅极结构和所述第三区域中的所述多个第二虚设栅极结构中的每个的相反侧壁，并覆盖所述第二区域中的所述多个第一虚设栅极结构和所述第四区域中的所述多个第二虚设栅极结构中的每个的相反侧壁；

通过去除所述多个第一虚设栅极结构和所述多个第二虚设栅极结构、所述第一覆盖层的一部分和所述第二覆盖层的一部分，分别在所述第一区域、所述第二区域、所述第三区域和所述第四区域中形成多个第一栅极空间、多个第二栅极空间、多个第三栅极空间和多个第四栅极空间；以及形成分别填充所述多个第一栅极空间的多条第一栅极线、分别填充所述多个第二栅极空间的多条第二栅极线、分别填充所述多个第三栅极空间的多条第三栅极线以及分别填充所述多个第四栅极空间的多条第四栅极线。

12.根据权利要求11所述的方法，其中形成所述多个第一栅极空间、所述多个第二栅极空间、所述多个第三栅极空间和所述多个第四栅极空间包括：在所述第一区域和所述第三区域中形成第一基层，在所述第一基层中所述第一覆盖层的剩余部分和所述第二覆盖层的剩余部分堆叠在所述间隔物层下面；和在所述第二区域和所述第四区域中形成第二基层，所述第二基层包括所述第二覆盖层的在所述间隔物层下面的剩余部分。

13.根据权利要求12所述的方法，其中所述第一区域中的所述多条第一栅极线和所述第二区域中的所述多条第二栅极线在所述第二方向上具有所述第一节距，并且所述第三区域中的所述多条第三栅极线和所述第四区域中的所述多条第四栅极线在所述第二方向上具有所述第二节距，并且在所述第二方向上，所述多条第一栅极线中的每条的第三宽度大于所述多条第二栅极线中的每条的第四宽度，并且所述多条第三栅极线中的每条的第五宽度大于所述多条第四栅极线中的每条的第六宽度。

14.根据权利要求13所述的方法，其中所述第三宽度和所述第四宽度之差以及所述第五宽度和所述第六宽度之差的每个是所述第一基层的厚度与所述第二基层的厚度之差的两倍。

15.根据权利要求11所述的方法，其中形成所述第一覆盖层包括：

在所述第一区域、所述第二区域、所述第三区域和所述第四区域中形成所述第一覆盖层，所述第一覆盖层共形地覆盖所述第一区域、所述第二区域、所述第三区域和所述第四区域中的所述衬底以及所述第一区域和所述第二区域中的所述多个第一虚设栅极结构和所述第三区域和所述第四区域中的所述多个第二虚设栅极结构；以及去除形成在所述第二区域和所述第四区域中的所述第一覆盖层。

16.一种半导体器件，包括：

衬底，包括第一区域和第二区域；

在所述第一区域中的多条第一栅极线，所述多条第一栅极线在第一方向上延伸，所述多条第一栅极线中的每条在不同于所述第一方向的第二方向上具有第一宽度；

在所述第二区域中的多条第二栅极线，所述多条第二栅极线在所述第一方向上延伸，所述多条第二栅极线中的每条在所述第二方向上具有第二宽度，所述第二宽度不同于所述第一宽度，所述多条第二栅极线在所述第二方向上的节距与所述多条第一栅极线在所述第二方向上的节距相同；

间隔物层，覆盖所述多条第一栅极线中的每条和所述多条第二栅极线中的每条的相反侧壁；以及第一基层，在所述第一区域中的所述衬底和所述间隔物层之间，所述第一基层具有第一厚度，其中在所述第二区域中，所述间隔物层的底表面和所述衬底的上表面彼此接触。

17.根据权利要求16所述的半导体器件，其中所述第一宽度和所述第二宽度之差是所述第一基层的厚度的两倍。

18.根据权利要求16所述的半导体器件，其中所述衬底还包括第三区域，并且所述半导体器件还包括：在所述第三区域中的多条第三栅极线，所述多条第三栅极线在所述第一方向上延伸，所述多条第三栅极线的每个在所述第二方向上具有第三宽度，所述第三宽度不同于所述第一宽度和所述第二宽度，所述多条第三栅极线在所述第二方向上具有与所述多条第一栅极线在所述第二方向上的节距相同的节距；和第二基层，在所述第三区域中的所述衬底和所述间隔物层之间，所述第二基层具有不同于所述第一厚度的第二厚度。

19.根据权利要求18所述的半导体器件，其中所述第三宽度大于所述第一宽度，并且所述第二厚度大于所述第一厚度。

20.根据权利要求19所述的半导体器件，其中所述第三宽度与所述第一宽度之差是所述第二厚度与所述第一厚度之差的两倍。

21.一种制造半导体器件的方法，包括：

在衬底上形成多个虚设栅极结构，所述衬底包括第一区域和第二区域，所述多个虚设栅极结构在第一方向上延伸并布置在所述第一区域和所述第二区域中，所述第一区域和所述第二区域中的所述多个虚设栅极结构在与所述第一方向不同的第二方向上具有均一的节距，所述第一区域和所述第二区域中的所述多个虚设栅极结构在所述第二方向上具有均一的宽度，形成所述多个虚设栅极结构包括使用第一光掩模在所述第一区域和所述第二区域中形成所述多个虚设栅极结构，所述第一光掩模包括与所述第一区域和所述第二区域中的所述虚设栅极结构对应的图案；

形成第一覆盖层，该第一覆盖层共形地覆盖所述第一区域中的所述衬底和所述多个虚设栅极结构，形成所述第一覆盖层包括使用第二光掩模，所述第二光掩模包括对应于所述第一区域的图案；以及形成第二覆盖层，所述第二覆盖层共形地覆盖所述第一区域中的所述第一覆盖层并共形地覆盖所述第二区域中的所述衬底和所述多个虚设栅极结构。

22.根据权利要求21所述的方法，其中形成所述多个虚设栅极结构包括利用第一光刻工艺形成所述多个虚设栅极结构，所述第一光刻工艺包括深紫外光刻技术、浸入式光刻技术、双重图案化技术和极紫外光刻技术中的至少一种。

23.根据权利要求21所述的方法，其中形成所述第一覆盖层包括利用第二光刻工艺形成所述第一覆盖层，其中所述第二光刻工艺不是深紫外光刻技术、浸入式光刻技术、双重图案化技术和极紫外光刻技术中的一种。

24.根据权利要求21所述的方法，其中形成所述多个虚设栅极结构包括使用具有第一波长的光刻工艺形成所述多个虚设栅极结构，并且其中形成所述第一覆盖层包括使用具有大于所述第一波长的第二波长的光刻工艺形成所述第一覆盖层。

25.根据权利要求21所述的方法，其中形成所述第二覆盖层包括使用第三光掩模形成所述第二覆盖层，所述第三光掩模包括与所述第一区域和所述第二区域对应的图案。

说明书

具有各种线宽的半导体器件及其制造方法

技术领域

[0001] 发明构思涉及一种半导体器件和/或制造该半导体器件的方法，更具体地，涉及具有各种线宽的半导体器件和/或制造该半导体器件的方法。

背景技术

[0002] 随着对电子设备的小型化、高性能和多功能性的需求的增加，电子设备中使用的半导体器件也需要具有高集成、高性能和多功能性。因此，越来越希望在半导体器件中实现各种线宽，使得高度集成的半导体器件可以具有各种功能和/或改进的性能。

[0003] 然而，为了使半导体器件具有各种线宽，使用复杂的工艺来实现不同的线宽，因此，半导体器件的可靠性降低和/或制造成本增加。

发明内容

[0004] 发明构思提供了具有各种线宽且具有改善的可靠性的半导体器件和/或制造该半导体器件的方法，该方法能够通过工艺的简化来降低制造成本的增加。

[0005] 根据至少一些发明构思的一些示例实施方式，提供一种制造半导体器件的方法，该方法包括：在衬底上形成多个虚设栅极结构，该衬底包括第一区域和第二区域，所述多个虚设栅极结构在第一方向上延伸并布置在第一区域和第二区域中，第一区域和第二区域中的所述多个虚设栅极结构在不同于第一方向的第二方向上具有均一的节距，第一区域和第二区域中的所述多个虚设栅极结构在第二方向上具有均一的宽度。该方法还包括形成第一覆盖层以及形成第二覆盖层，该第一覆盖层共形地覆盖包括在第一区域中的衬底和包括在第一区域中的多个虚设栅极结构，该第二覆盖层共形地覆盖第一区域中的第一覆盖层并共形地覆盖包括在第二区域中的衬底和包括在第二区域中的多个虚设栅极结构；形成间隔物层，该间隔物层覆盖：a)覆盖包括在第一区域中的多个虚设栅极结构的相反侧壁的第二覆盖层，和b)覆盖包括在第二区域中的多个虚设栅极结构的相反侧壁的第二覆盖层；通过从第一区域和第二区域一起去除多个虚设栅极结构、第一覆盖层的一部分和第二覆盖层的一部分，在第一区域中形成多个第一栅极空间并在第二区域中形成多个第二栅极空间；以及形成a)分别填充所述多个第一栅极空间的多条第一栅极线和b)分别填充所述多个第二栅极空间的多条第二栅极线。

[0006] 根据至少一些发明构思的一些示例实施方式，提供一种制造半导体器件的方法，该方法包括：制备包括第一区域、第二区域、第三区域和第四区域的衬底；在第一区域和第二区域中形成多个第一虚设栅极结构，所述多个第一虚设栅极结构在第一方向上延伸并在不同于第一方向的第二方向上具有第一节距，所述多个第一虚设栅极结构的每个在第二方向上具有第一宽度；在第三区域和第四区域中形成多个第二虚设栅极结构，所述多个第二虚设栅极结构在第一方向上延伸并在第二方向上具有第二节距，第二节距不同于第一节距，所述多个第二虚设栅极结构的每个在第二方向上具有第二宽度；在第一区域和第三区域中形成第一覆盖层，第一覆盖层共形地覆盖第一区域和第三区域中的衬底和所述多个第一虚设栅极结构；形成第二覆盖层，该第二覆盖层共形地覆盖第一区域和第三区域中的第一覆盖层并共形地覆盖第二区域和第四区域中的衬底以及第二区域的多个第一虚设栅极结构和第四区域中的多个第二虚设栅极结构；形成间隔物层，该间隔物层覆盖包括在第一区域中的多个第一虚设栅极结构和包括在第三区域中的多个第二虚设栅极结构中的每个的相反侧壁，并覆盖包括在第二区域中的多个第一虚设栅极结构和包括在第四区域中的多个第二虚设栅极结构中的每个的相反侧壁；通过去除多个第一虚设栅极结构和多个第二虚设栅极结构、第一覆盖层的一部分和第二覆盖层的一部分，分别在第一区域、第二区域、第三区域和第四区域中形成多个第一栅极空间、多个第二栅极空间、多个第三栅极空间和多个第四栅极空间；以及形成分别填充所述多个第一栅极空间的多条第一栅极线、分别填充所述多个第二栅极空间的多条第二栅极线、分别填充所述多个第三栅极空间的多条第三栅极线以及分别填充所述多个第四栅极空间的多条第四栅极线。

[0007] 根据至少一些发明构思的一些示例实施方式，提供一种半导体器件，该半导体器件包括：衬底，包括第一区域和第二区域；在第一区域中的多条第一栅极线，所述多条第一栅极线在第一方向上延伸，所述多条第一栅极线中的每条在不同于第一方向的第二方向上具有第一宽度；在第二区域中的多条第二栅极线，所述多条第二栅极线在第一方向上延伸，所述多条第二栅极线中的每条在第二方向上具有第二宽度，第二宽度不同于第一宽度，所述多条第二栅极线在第二方向上具有与所述多条第一栅极线在第二方向上的节距相同的节距；间隔物层，覆盖所述多条第一栅极线中的每条和所述多条第二栅极线中的每条的相反侧壁；以及在第一区域中的衬底和间隔物层之间的第一基层，第一基层具有第一厚度。在第二区域中，间隔物层的底表面和衬底的上表面彼此接触。

[0008] 根据至少一些发明构思的一些示例实施方式，提供一种制造半导体器件的方法，该方法包括：在衬底上形成多个虚设栅极结构，该衬底包括第一区域和第二区域，所述多个虚设栅极结构在第一方向上延伸并布置在第一区域和第二区域中，第一区域和第二区域中的所述多个虚设栅极结构在不同于第一方向的第二方向上具有均一的节距，第一区域和第二区域中的所述多个虚设栅极结构在第二方向上具有均一的宽度，形成所述多个虚设栅极结构包括使用第一光掩模在第一区域和第二区域中形成所述多个虚设栅极结构，第一光掩模包括用于第一区域和第二区域中的虚设栅极结构的图案；形成第一覆盖层，该第一覆盖层共形地覆盖包括在第一区域中的衬底和包括在第一区域中的多个虚设栅极结构，形成第一覆盖层包括使用第二光掩模，第二光掩模包括对应于第一区域的图案；以及形成第二覆盖层，该第二覆盖层共形地覆盖第一区域中的第一覆盖层并共形地覆盖包括在第二区域中的衬底和包括在第二区域中的多个虚设栅极结构。

附图说明

[0009] 从以下结合附图的详细描述，发明构思的实施方式将被更清楚地理解，附图中：

[0010] 图1是根据一个或更多个示例实施方式的半导体器件的布局的平面图；

[0011] 图2至图14B是用于按加工顺序描述根据一个或更多个示例实施方式的制造半导体器件的方法和通过该方法制造的半导体器件的截面图；

[0012] 图15A至图15F是示出根据一个或更多个示例实施方式的半导体器件的一部分的放大视图的截面图；

[0013] 图16A至图16D是示出根据一个或更多个示例实施方式的半导体器件的一部分的放大视图的截面图；

[0014] 图17A至图17D是示出根据一个或更多个示例实施方式的半导体器件的一部分的放大视图的截面图；

[0015] 图18至图32是用于按加工顺序描述根据一个或更多个示例实施方式的制造半导体器件的方法和通过该方法制造的半导体器件的截面图；以及

[0016] 图33A-图33C是用于描述根据一个或更多个示例实施方式的制造半导体器件的方法中使用的光掩模的布局的平面图。

具体实施方式

[0017] 图1是根据一个或更多个示例实施方式的半导体器件1的布局的平面图。

[0018] 参照图1，半导体器件1包括具有第一区域R1、第二区域R2和第三区域R3的衬底102以及在衬底102上在第一方向(例如X方向)上延伸的多条栅极线GL1、GL2和GL3。所述多条栅极线GL1、GL2和GL3可以布置在衬底102上以在第二方向(例如Y方向)上在其间具有第一节距P1。在一些示例实施方式中，第二方向(Y方向)可以垂直于第一方向(X方向)。所述多条栅极线GL1、GL2和GL3可以包括布置在第一区域R1中的第一栅极线GL1、布置在第二区域R2中的第二栅极线GL2、以及布置在第三区域R3中的第三栅极线GL3。

[0019] 第一栅极线GL1每条具有第一宽度W1并在第二方向(Y方向)上以第一节距P1布置，并且第一栅极线GL1可以彼此平行地布置并可以在第一方向(X方向)上延伸。第一栅极线GL1可以布置在第一区域R1中。第二栅极线GL2每个具有第二宽度W2并在第二方向(Y方向)上以第一节距P1布置，并且第二栅极线GL2可以彼此平行地布置并可以在第一方向(X方向)上延伸。第二栅极线GL2可以布置在第二区域R2中。第三栅极线GL3每条具有第三宽度W3并在第二方向(Y方向)上以第一节距P1布置，并且第三栅极线GL3可以彼此平行地布置并可以在第一方向(X方向)上延伸。第三栅极线GL3可以布置在第三区域R3中。第一宽度W1、第二宽度W2和第三宽度W3可以彼此不同。在一些示例实施方式中，第一宽度W1可以大于第二宽度W2，第二宽度W2可以大于第三宽度W3。

[0020] 第一区域R1、第二区域R2和第三区域R3可以在衬底102上彼此相邻，但是发明构思不限于此，例如，第一区域R1、第二区域R2和第三区域R3可以彼此分隔开。此外，在图1中，第一区域R1、第二区域R2和第三区域R3在第二方向(Y方向)上顺序地布置，但是不限于该示例。例如，基于第一区域R1、第二区域R2和第三区域R3中的一个，另一区域可以布置在衬底102上的第一方向(X方向)的一侧、第二方向(Y方向)的一侧、或第一方向的一侧和第二方向的一侧两者(X-Y方向)。具体地，第一区域R1、第二区域R2和第三区域R3可以是衬底102上的不同区域，其上布置具有相同节距P1和彼此不同的宽度(即第一宽度W1、第二宽度W2和第三宽度W3)的第一栅极线GL1、第二栅极线GL2和第三栅极线GL3。

[0021] 源极/漏极区160可以在所述多条栅极线GL1、GL2和GL3中的每条的相反两侧部分地形成在衬底102中。一对源极/漏极区160和所述多条栅极线GL1、GL2、GL3之一的提供在该对源极/漏极区160之间的部分可以配置(例如对应于)一个晶体管。

[0022] 在图1中，半导体器件1包括具有彼此相同的节距P1并同时具有彼此不同的宽度(即第一宽度W1、第二宽度W2和第三宽度W3)的第一栅极线GL1、第二栅极线GL2和第三栅极线GL3，但是发明构思不限于所述栅极线。例如，半导体器件1可以具有除了所述栅极线以外的图案，诸如金属线图案和/或槽状接触或通路图案和/或弯折线图案，它们具有彼此相同的节距和彼此不同的线宽。

[0023] 图2至图14B是用于描述根据一个或更多个示例实施方式的制造半导体器件1的方法和通过该方法制造的半导体器件1的截面图。图2至图14B对应于按工艺顺序制造半导体器件1的方法。具体地，图2至图7、图8A、图9A、图10A、图11A、图12A、图13A和图14A是沿着图1的线A-A'截取的截面图，图8B、图9B、图10B、图11B、图12B、图13B和图14B是沿着图1的线B-B'截取的截面图。

[0024] 参照图2，在具有有源区ACT的衬底102上形成在第一方向(X方向)上延伸的多个虚设栅极结构DGS。所述多个虚设栅极结构DGS可以布置为沿着第二方向(Y方向)具有彼此相同的宽度和彼此相同的第一节距P1。

[0025] 衬底102可以包括诸如Si和/或Ge的元素半导体材料、或诸如SiGe、SiC、GaAs、InAs和/或InP的化合物半导体材料。

[0026] 所述多个虚设栅极结构DGS中的每个可以具有其中氧化物层D152、虚设栅极层D154和盖层D156堆叠(例如顺序地堆叠)的结构。根据用于形成所述多个虚设栅极结构DGS的示例，氧化物层D152、虚设栅极层D154和盖层D156顺序地形成在衬底102上，然后被图案化以仅在必要的区域上保留氧化物层D152、虚设栅极层D154和盖层D156。在一些示例实施方式中，氧化物层D152可以包括硅氧化物层，虚设栅极层D154可以包括掺杂或未掺杂的多晶硅，盖层D156可以包括硅氮化物层，但是一个或更多个示例实施方式不限于以上示例。

[0027] 所述多个虚设栅极结构DGS可以例如通过光刻工艺(诸如深紫外(DUV)工艺、浸入式光刻工艺、双图案化技术(DPT)工艺、四重图案化技术(QPT)工艺和/或极紫外(EUV)工艺等)来形成。光刻工艺中使用的光的波长可以是例如248nm、193nm或13.5nm；然而，发明构思不限于此。此外，光刻工艺可以是或可以包括浸入式光刻工艺；然而，发明构思不限于此。此外，所述多个虚设栅极结构DGS可以通过蚀刻工艺形成，例如各向异性反应离子蚀刻工艺。此外，用于形成所述多个虚设栅极结构的光刻工艺可以使用包含图案DGS1、DGS2、DGS3的一个第一光掩模330(见图33A)，图案DGS1、DGS2、DGS3分别对应于第一区域、第二区域和第三区域中的虚设栅极结构。

[0028] 参照图3，第一覆盖层210a形成在其上形成有所述多个虚设栅极结构DGS的衬底102上。第一覆盖层210a在整个第一区域R1、第二区域R2和第三区域R3中具有均匀的厚度，并可以覆盖(例如共形地覆盖)衬底102的上表面以及所述多个虚设栅极结构DGS中的每个的上表面和侧壁。第一覆盖层210a可以包括多晶硅或硅氮化物层，但是发明构思不限于此。
在一些示例实施方式中，第一覆盖层210a可以包括未掺杂的多晶硅。在一些示例实施方式中，第一覆盖层210a可以包括具有与间隔物层120(见例如图7)的氮含量不同的氮含量的硅氮化物层。第一覆盖层210a可以用化学气相沉积(CVD)工艺形成。例如，第一覆盖层120a可以用等离子体增强化学气相沉积(PECVD)工艺和/或原子层沉积(ALD)工艺形成；然而，发明构思不限于此。

[0029] 第一覆盖层210a的厚度可以考虑到图1所示的第一栅极线GL1和第二栅极线GL2的宽度之差(即第一宽度W1与第二宽度W2之差)来限定。在一些示例实施方式中，第一覆盖层210a的厚度可以是第一宽度W1和第二宽度W2之差的大约一半。

[0030] 参照图4，覆盖第一区域R1并暴露第二区域R2和第三区域R3两者的掩模层(未示出)例如通过光刻工艺形成。用于形成掩模层的光刻工艺可以与用于形成所述多个虚设栅极结构DGS1和DGS2的光刻工艺不同，而是可以使用与用于形成所述多个虚设栅极结构DGS1和DGS2的光的波长不同(例如更大)的光的波长。用于形成掩模层的光刻工艺可以不是或可以不包括深紫外(DUV)工艺、双图案化技术(DPT)工艺、四重图案化技术(QPT)工艺和极紫外(EUV)工艺中的一种。例如，用于形成掩模层的光刻工艺可以是或可以包括中紫外(MUV)和i线工艺中的至少一种，其具有更大波长的光，例如365nm或更大。此外，用于形成掩模层的光刻工艺可以使用具有对应于第一区域R1的图案350的第二光掩模331(见图33B)。第一覆盖层210a的在第二区域R2和第三区域R3上的部分被去除，例如通过诸如各向异性蚀刻工艺和/或湿化学蚀刻工艺的蚀刻工艺去除，使得第一覆盖层210a仅保留在第一区域R1上。可以利用各向异性蚀刻和/或各向同性蚀刻来去除第一覆盖层210a的在第二区域R2和第三区域R3上的部分。例如，第一覆盖层210a的在第二区域R2和第三区域R3上的部分可以通过湿法蚀刻去除。之后，可以去除掩模层。例如，如果掩模层包括光致抗蚀剂，则可以通过氧化物灰化去除工艺去除该掩模层。

[0031] 参照图5，在图4的所得物上形成第二覆盖层210b。第二覆盖层210b可以在整个第一区域R1、第二区域R2和第三区域R3中具有均匀的厚度，并可以共形地覆盖第一区域R1中的第一覆盖层210a的表面、以及第二区域R2和第三区域R3中的衬底102的上表面以及多个虚设栅极结构DGS中的每个的上表面和侧壁。在一些示例实施方式中，第二覆盖层210b可以包括与第一覆盖层210a的材料相同的材料，并可以通过与用于形成第一覆盖层210a的工艺类似的工艺形成，但是发明构思不限于此。

[0032] 第二覆盖层210b可以具有与第一覆盖层210a的厚度相同或相似的厚度，但是发明构思不限于此。第二覆盖层210b的厚度可以考虑到图1所示的第二栅极线GL2和第三栅极线GL3的宽度之差(例如第二宽度W2和第三宽度W3之差)来限定。在一些示例实施方式中，第二覆盖层210b的厚度可以是第二宽度W2和第三宽度W3之差的大约一半。在一些示例实施方式中，当第一宽度W1和第二宽度W2之差以及第二宽度W2和第三宽度W3之差彼此相等时，第二覆盖层210b可以具有与第一覆盖层210a的厚度相同的厚度。

[0033] 参照图6，覆盖第一区域R1和第二区域R2并暴露第三区域R3的掩模层(未示出)被形成，例如使用与以上参照图4描述的光刻工艺类似的光刻工艺形成，并且去除第二覆盖层210b的在第三区域R3上的部分使得第二覆盖层210b仅保留在第一区域R1和第二区域R2上。
第二覆盖层210b的在第三区域R3上的该部分可以利用各向异性蚀刻和/或各向同性蚀刻来去除。例如，第二覆盖层210的在第三区域R3上的该部分可以通过湿法蚀刻去除。之后，可以去除掩模层，例如可以在与以上参照图4讨论的工艺类似的工艺中去除。用于暴露第三区域R3的光刻工艺可以使用第三光掩模332(见图33C)，该第三光掩模332包括对应于第一区域R1和第二区域R2的图案351和352。

[0034] 参照图7，在图6的所得物上形成间隔物层120。间隔物层120在整个第一区域R1、第二区域R2和第三区域R3中具有均匀的厚度，并可以覆盖(例如共形地覆盖)第一区域R1中的第二覆盖层210b的表面、第二区域R2中的第一覆盖层210a的表面、以及第三区域R3中的衬底102的上表面和多个虚设栅极结构DGS的每个的上表面和侧壁。间隔物层120可以包括硅氮化物层，但是发明构思不限于此。在一些示例实施方式中，间隔物层120可以包括具有与第一覆盖层210a的氮含量不同的氮含量的硅氮化物层。间隔物层120的蚀刻选择性可以与第一覆盖层210a的蚀刻选择性不同。

[0035] 参照图8A和图8B，在图7的所得物上形成具有在第二方向(Y方向)上延伸的开口172O的第一栅极间绝缘层172。在一些示例实施方式中，第一栅极间绝缘层172可以包括硅氧化物层。第一栅极间绝缘层172可以包括例如正硅酸乙酯(TEOS)；然而，发明构思不限于此。在图8B中，为了清楚地示出开口172O，没有示出除了切割表面之外的其它部分(例如该切割表面在X方向上的后部)。

[0036] 第一栅极间绝缘层172可以通过形成覆盖多个虚设栅极结构DGS、第一覆盖层210a和第二覆盖层210b的第一初始下绝缘层并部分地去除第一初始下绝缘层以形成开口172O来获得。在形成开口172O期间，去除第一覆盖层210a的覆盖衬底102的上表面的部分和第二覆盖层210b的覆盖衬底102的上表面的部分，使得多个虚设栅极结构DGS之间的有源区ACT被部分地暴露在开口172O的底表面上。此外，在形成开口172O期间，第一覆盖层210a和第二覆盖层210b的覆盖多个虚设栅极结构DGS的在开口172O中暴露的上表面(例如盖层D156的上表面)的部分也可以被去除，使得盖层D156的上表面可以部分地暴露在开口172O中。

[0037] 参照图9A和图9B，在暴露于开口172O的底表面上的有源区ACT上形成多个源极/漏极区160。在一些示例实施方式中，所述多个源极/漏极区160可以通过在暴露于开口172O的底表面上的有源区ACT中部分地注入(例如植入)杂质来获得。例如，被注入以形成所述多个源极/漏极区160的杂质可以是硼(B)离子、磷(P)离子和/或砷(As)离子。杂质可以通过等离子体辅助掺杂(PLAD)掺杂工艺和/或束线注入工艺注入；然而，发明构思不限于此。

[0038] 参照图10A和图10B，形成填充开口172O(见图9B)的第二栅极间绝缘层174。第二栅极间绝缘层174可以包括具有与包括在第一栅极间绝缘层172中包括的材料的特性相同或相似的特性的材料。在一些示例实施方式中，第二栅极间绝缘层174可以包括硅氧化物层。第二栅极间绝缘层174可以包括例如正硅酸乙酯(TEOS)；然而，发明构思不限于此。

[0039] 第二栅极间绝缘层174可以通过形成填充开口172O并覆盖第一栅极间绝缘层172的第二初始下绝缘层以及部分地去除第二初始下绝缘层的上部以暴露第一栅极间绝缘层172的上表面来获得。

[0040] 参照图11A和图11B，第一栅极间绝缘层172的上部和第二栅极间绝缘层174的上部被部分地去除以暴露虚设栅极层D154。第一栅极间绝缘层172的上部和第二栅极间绝缘层174的上部可以通过各向同性蚀刻工艺和/或化学机械平坦化(CMP)工艺去除；然而，发明构思不限于此。在部分地去除第一栅极间绝缘层172的上部和第二栅极间绝缘层174的上部期间，盖层D156(见图10A和图10B)以及形成在盖层D156的侧壁上的第一覆盖层210a、第二覆盖层210b和间隔物层120的每个也可以被部分地去除。

[0041] 参照图12A和图12B，在第一区域R1、第二区域R2和第三区域R3中，虚设栅极层D154(见图11A和图11B)和氧化物层D152(见图11A和图11B)、第一覆盖层210a(见图11A和图11B)和第二覆盖层210b(见图11A和图11B)的覆盖虚设栅极层D154和氧化物层D152的侧壁的部分被同时去除以分别在第一区域R1、第二区域R2和第三区域R3上形成第一栅极空间GS1、第二栅极空间GS2和第三栅极空间GS3。有源区ACT可以暴露在第一栅极空间GS1、第二栅极空间GS2和第三栅极空间GS3的底表面上。

[0042] 第一覆盖层210a和第二覆盖层210b的保留在间隔物层120下面的部分可以分别保留为第一剩余覆盖层210aR和第二剩余覆盖层210bR。在第一区域R1中，布置在间隔物层120下面的第一剩余覆盖层210aR和第二剩余覆盖层210bR可以被一起称为第一基层212，并且在第二区域R2中，布置在间隔物层120下面的第二剩余覆盖层210bR可以被称为第二基层214。第一基层212可以包括堆叠在第一剩余覆盖层210aR上的第二剩余覆盖层210bR。

[0043] 第一栅极空间GS1、第二栅极空间GS2和第三栅极空间GS3可以在第二方向(Y方向)上在其间分别具有第一间隙G1、第二间隙G2和第三间隙G3。第一间隙G1、第二间隙G2和第三间隙G3可以彼此不同。

[0044] 由于第一栅极空间GS1通过去除虚设栅极层D154、氧化物层D152以及覆盖虚设栅极层D154和氧化物层D152的侧壁的第一覆盖层210a和第二覆盖层210b来形成，第一间隙G1可以等于虚设栅极层D154的宽度、第一覆盖层210a的厚度的两倍以及第二覆盖层210b的厚度的两倍之和。由于第二栅极空间GS2通过去除虚设栅极层D154、氧化物层D152以及覆盖虚设栅极层D154和氧化物层D152的侧壁的第二覆盖层210b来形成，所以第二间隙G2可以等于虚设栅极层D154的宽度和第二覆盖层210b的厚度的两倍之和。由于第三栅极空间GS3通过去除虚设栅极层D154和氧化物层D152来形成，所以第三间隙G3可以等于虚设栅极层D154的宽度。

[0045] 例如，第一间隙G1可以大于第二间隙G2，第二间隙G2可以大于第三间隙G3。例如，第一间隙G1可以比第二间隙G2大第一覆盖层210a的厚度的两倍，第二间隙G2可以比第三间隙G3大第二覆盖层210b的厚度的两倍。同样地，第一间隙G1可以比第三间隙G3大第一覆盖层210a的厚度的两倍和第二覆盖层210b的厚度的两倍。

[0046] 在去除虚设栅极层D154、氧化物层D152以及第一覆盖层210a和第二覆盖层210b的覆盖虚设栅极层D154和氧化物层D152的侧壁的部分期间，间隔物层120可以具有抗蚀刻性，例如蚀刻选择性。具有彼此不同的间隙的第一栅极空间GS1、第二栅极空间GS2和第三栅极空间GS3可以彼此同时形成。

[0047] 参照图13A和图13B，自然氧化物层从有源区ACT的暴露表面去除，例如可以用包括缓冲氟化氢(BHF)的湿化学工艺去除。栅极电介质层140形成在第一栅极空间GS1、第二栅极空间GS2和第三栅极空间GS3中的暴露表面上，然后形成分别填充在第一栅极空间GS1、第二栅极空间GS2和第三栅极空间GS3中且在栅极电介质层140上的第一栅极线GL1、第二栅极线GL2和第三栅极线GL3。第一栅极线GL1、第二栅极线GL2和第三栅极线GL3可以不单独地形成，而是可以同时分别形成在第一区域R1、第二区域R2和第三区域R3中。

[0048] 栅极电介质层140可以包括堆叠结构，该堆叠结构包括界面层和电介质层(例如高k电介质层)。界面层可以帮助修复有源区ACT的上表面和高k电介质层之间的界面缺陷。在一些示例实施方式中，界面层可以包括具有9或更小的介电常数的低k电介质材料层，例如硅氧化物层、硅氮氧化物层或其组合。在一些示例实施方式中，可以省略界面层。高k电介质层可以包括具有比硅氧化物层的介电常数大的介电常数的材料。例如，高k电介质层可以具有约10至约25的介电常数。高k电介质层可以具有约 至约 的厚度，但是不限于此。

[0049] 第一栅极线GL1、第二栅极线GL2和第三栅极线GL3中的每个可以包括用于调节功函数的含金属层以及填充用于调节功函数的含金属层的上部空间的用于填充间隙的含金属层。在一些示例实施方式中，第一栅极线GL1、第二栅极线GL2和第三栅极线GL3中的每个可以具有其中金属氮化物层、金属层、导电盖层和间隙填充金属层被顺序地堆叠的结构。在一些示例实施方式中，第一栅极线GL1、第二栅极线GL2和第三栅极线GL3中的每个可以具有包括TiAlC/TiN/W的堆叠结构、包括TiN/TaN/TiAlC/TiN/W的堆叠结构、或者包括TiN/TaN/TiN/TiAlC/TiN/W的堆叠结构。在以上堆叠结构中，TiAlC层或TiN层可以用作用于调节功函数的含金属层。

[0050] 第一栅极线GL1、第二栅极线GL2和第三栅极线GL3在第二方向(Y方向)上具有第一节距P1，但是可以具有不同的宽度，即第一宽度W1、第二宽度W2和第三宽度W3。第一宽度W1、第二宽度W2和第三宽度W3可以分别具有通过从第一间隙G1、第二间隙G2和第三间隙G3(见图12A和图12B)减去栅极电介质层140的厚度的两倍而获得的值。

[0051] 也就是，第一宽度W1可以大于第二宽度W2，第二宽度W2可以大于第三宽度W3。例如，第一宽度W1可以比第二宽度W2大第一覆盖层210a(见图11A和图11B)的厚度的两倍，第二宽度W2可以比第三宽度W2大第二覆盖层210b(见图11A和图11B)的厚度的两倍。同样地，第一宽度W1可以比第三宽度W3大第一覆盖层210a的厚度的两倍和第二覆盖层210b的厚度的两倍。

[0052] 参照图14A和图14B，形成覆盖所述多条栅极线GL1、GL2和GL3、第一栅极间绝缘层172和第二栅极间绝缘层174(见图13B)的层间绝缘层176，然后层间绝缘层176和第二栅极间绝缘层174被部分地蚀刻以分别在第一区域R1、第二区域R2和第三区域R3中形成暴露所述多个源极/漏极区160的多个接触孔190H。之后，在所述多个源极/漏极区160的上表面上形成多个硅化物层180，其中上表面通过所述多个接触孔190H暴露。在一些示例实施方式中，硅化物层180可以包括钛硅化物，但是发明构思不限于此。

[0053] 形成填充在所述多个接触孔190H中的多个接触插塞190以形成半导体器件1。接触插塞190可以包括金属、导电金属氮化物或其组合。例如，接触插塞190可以包括W、Cu、Al、Ti、Ta、TiN、TaN、其合金或其组合，但是发明构思不限于以上材料。

[0054] 半导体器件1包括具有第一区域R1、第二区域R2和第三区域R3的衬底102以及布置在衬底102的有源区ACT上并在第一方向(X方向)上延伸的多条栅极线GL1、GL2和GL3。所述多条栅极线GL1、GL2和GL3可以布置在衬底102上以在第二方向(Y方向)上具有第一节距P1。所述多条栅极线GL1、GL2和GL3可以包括布置在第一区域R1中的第一栅极线GL1、布置在第二区域R2中的第二栅极线GL2、以及布置在第三区域R3中的第三栅极线GL3。

[0055] 第一栅极线GL1的每个在第二方向(Y方向)上具有第一宽度W1和第一节距P1，并且第一栅极线GL1可以彼此平行地布置并可以在第一区域R1中在第一方向(X方向)上延伸。第二栅极线GL2的每个在第二方向(Y方向)上具有第二宽度W2和第一节距P1，并且第二栅极线GL2可以彼此平行地布置并可以在第二区域R2中在第一方向(X方向)上延伸。第三栅极线GL3的每个在第二方向(Y方向)上具有第三宽度W3和第一节距P1，并且第三栅极线GL3可以彼此平行地布置并可以在第三区域R3中在第一方向(X方向)上延伸。第一宽度W1、第二宽度W2和第三宽度W3可以彼此不同。在一些示例实施方式中，第一宽度W1可以大于第二宽度W2，第二宽度W2可以大于第三宽度W3。

[0056] 栅极电介质层140形成在有源区ACT与所述多条栅极线GL1、GL2和GL3的底表面之间。在一些示例实施方式中，栅极电介质层140可以从有源区ACT与所述多条栅极线GL1、GL2和GL3的底表面之间在垂直于衬底102的主表面的第三方向(例如Z方向)上沿着间隔物层120与所述多条栅极线GL1、GL2和GL3的侧壁之间的空间延伸。

[0057] 源极/漏极区160可以在所述多条栅极线GL1、GL2和GL3中的每条的相反两侧处部分地形成在衬底102中。一对源极/漏极区160和所述多条栅极线GL1、GL2、GL3之一的提供在该对源极/漏极区160之间的部分可以配置(例如可以对应于)一个晶体管。

[0058] 间隔物层120可以布置在所述多条栅极线GL1、GL2和GL3中的每条的两个相反的侧壁上。间隔物层120还可以部分地覆盖所述多条栅极线GL1、GL2和GL3中的两条相邻的栅极线之间的衬底102的上表面。间隔物层120可以覆盖所述多条栅极线GL1、GL2和GL3中的两条相邻的栅极线之间的衬底102上没有形成源极/漏极区160的部分。

[0059] 第一栅极间绝缘层172和第二栅极间绝缘层174(见图13A)可以填充所述多条栅极线GL1、GL2和GL3之间、彼此面对的间隔物层120之间的空间，层间绝缘层176可以覆盖所述多条栅极线GL1、GL2和GL3、第一栅极间绝缘层172和第二栅极间绝缘层174。

[0060] 尽管图14A和图14B没有示出第二栅极间绝缘层174，但是在所述多条栅极线GL1、GL2和GL3之间的空间中，第二栅极间绝缘层174可以填充除了填充有第一栅极间绝缘层172和所述多个接触插塞190的空间之外的其它空间。在一些示例实施方式中，在形成所述多个接触孔190H以便形成所述多个接触插塞190期间，第二栅极间绝缘层174可以被去除。

[0061] 当第一栅极间绝缘层172和第二栅极间绝缘层174包括具有相似或相同特性的材料时，第一栅极间绝缘层172和第二栅极间绝缘层174在制造工艺中分别形成，但是在半导体器件1中，第一栅极间绝缘层172和第二栅极间绝缘层174一起用作栅极间绝缘层。因此，当半导体器件1仅包括第一栅极间绝缘层172时，第一栅极间绝缘层172可以被称为栅极间绝缘层，并且当半导体器件1包括第一栅极间绝缘层172和第二栅极间绝缘层174时，第一栅极间绝缘层172和第二栅极间绝缘层174可以被一起称为栅极间绝缘层。

[0062] 半导体器件1还包括多个接触插塞190，所述多个接触插塞190穿透层间绝缘层176以填充暴露所述多个源极/漏极区160的多个接触孔190H并且连接到所述多个源极/漏极区160。多个硅化物层180可以布置在所述多个源极/漏极区160和所述多个接触插塞190之间。

[0063] 间隔物层120布置在栅极间绝缘层172或172和174以及接触插塞190与栅极电介质层140之间，并可以从栅极间绝缘层172或172和174以及接触插塞190与栅极电介质层140之间延伸到栅极间绝缘层172或172和174与其上没有形成源极/漏极区160的衬底102之间。在一些示例实施方式中，当栅极电介质层140不完全覆盖所述多条栅极线GL1、GL2和GL3的侧壁时，间隔物层120可以布置在栅极间绝缘层172或172和174以及接触插塞190与所述多条栅极线GL1、GL2和GL3之间。

[0064] 在第一区域R1中，包括第一剩余覆盖层210aR和第二剩余覆盖层210bR的第一基层212可以布置在间隔物层120下面，并且在第二区域R2中，包括第二剩余覆盖层210bR的第二基层214可以布置在间隔物层120下面。在第三区域R3中，间隔物层120的底表面可以接触衬底102。当间隔物层120布置在栅极间绝缘层172或172和174与衬底102之间时，在第一区域R1中，第一基层212可以接触覆盖栅极间绝缘层172或172和174的底表面的间隔物层120的底表面，并且在第二区域R2中，第二基层214可以接触覆盖栅极间绝缘层172或172和174的底表面的间隔物层120的底表面。

[0065] 图15A至图15F是示出根据一个或更多个示例实施方式的半导体器件1中的一部分的放大视图的截面图。具体地，图15A、图15B和图15C是分别示出部分ZMa、部分ZMb和部分ZMc的放大视图的截面图，图15D、图15E和图15F是分别示出部分ZMd、部分ZMe和部分ZMf的放大视图的截面图。

[0066] 参照图14A和图14B以及图15A至图15F，布置在第一区域R1中的第一栅极线GL1、布置在第二区域R2中的第二栅极线GL2和布置在第三区域R3中的第三栅极线GL3在第二方向(Y方向)上分别具有相同的第一节距P1并可以具有不同的宽度，例如第一宽度W1、第二宽度W2和第三宽度W3。第一宽度W1可以大于第二宽度W2，第二宽度W2可以大于第三宽度W3。

[0067] 第一基层212可以具有第一厚度t1，第二基层214可以具有第二厚度t2。第一基层212包括第一剩余覆盖层210aR和第二剩余覆盖层210bR，第二基层214可以包括第二剩余覆盖层210bR。第一剩余覆盖层210aR和第二剩余覆盖层210bR可以各自是第一覆盖层210a(见图11A和图11B)和第二覆盖层210b(见图11A和图11B)的一部分。第一厚度t1和第二厚度t2可以是分别在第一区域R1和第二区域R2中的衬底102的上表面与间隔物层120的底表面之间的距离。在第三区域R3中，由于衬底102的上表面与间隔物层120的底表面彼此接触，所以分隔距离可以为0。

[0068] 因此，包括在半导体器件1中的所述多条栅极线GL1、GL2和GL3的线宽可以与间隔物层120的底表面和衬底102的上表面之间的距离成比例地彼此不同。更详细地，第一区域R1中的第一栅极线GL1的线宽(例如第一宽度W1)可以比第二区域R2中的第二栅极线GL2的线宽(例如第二宽度W2)大第一厚度t1和第二厚度t2之差的两倍，第二区域R2中的第二栅极线GL2的第二宽度W2可以比第三区域R3中的第三栅极线GL3的线宽(例如第三宽度W3)大第二厚度t2和0之差的两倍(例如第二厚度t2的两倍)，并且第一区域R1中的第一栅极线GL1的第一宽度W1可以比第三区域R3中的第三栅极线GL3的第三宽度W3大第一厚度t1和0之差的两倍(即第一厚度t1的两倍)。

[0069] 在一些示例实施方式中，当第一覆盖层210a(即第一剩余覆盖层210aR)的厚度和第二覆盖层210b(见图11A和11B)(例如第二剩余覆盖层210bR)的厚度彼此相等时，第一厚度t1可以是第二厚度t2的两倍。此外，由于第一宽度W1可以比第二宽度W2大第一厚度t1或者大第二厚度t2的两倍并且第二宽度W2可以比第三宽度W3大第一厚度t1或者大第二厚度t2的两倍，所以第一宽度W1可以比第三宽度W3大第一厚度t1的两倍或者大第二厚度t2的四倍。

[0070] 第一栅极线GL1、第二栅极线GL2和第三栅极线GL3可以具有相同的第一节距P1，但是可以具有彼此不同的各自的第一宽度W1、第二宽度W2和第三宽度W3，因此，两个相邻的第一栅极线GL1之间的间隔、两个相邻的第二栅极线GL2之间的间隔以及两个相邻的第三栅极线GL3之间的间隔可以与相应的第一宽度W1、第二宽度W2和第三宽度W3成反比。例如，第四宽度W4、第五宽度W5和第六宽度W6可以与第一宽度W1、第二宽度W2和第三宽度W3成反比，第四宽度W4是第一区域R1中的两条相邻的第一栅极线GL1之间的接触插塞190的宽度，第五宽度W5是第二区域R2中的两条相邻的第二栅极线GL2之间的接触插塞190的宽度，第六宽度W6是第三区域R3中的两条相邻的第三栅极线GL3之间的接触插塞190的宽度。

[0071] 因此，当形成在第一区域R1、第二区域R2和第三区域R3的每个中的间隔物层120的厚度和栅极电介质层140的厚度恒定时，第四宽度W4可以比第五宽度W5小第一宽度W1和第二宽度W2之差，第五宽度W5比第六宽度W6小第二宽度W2和第三宽度W3之差，第四宽度W4可以比第六宽度W6小第一宽度W1和第三宽度W3之差。

[0072] 在根据一些示例实施方式的半导体器件1中，具有各种线宽的所述多条栅极线GL1、GL2和GL3不是通过用于单独的线图案的光刻工艺和蚀刻工艺单独地形成的，而是通过用于多个区域的蚀刻工艺(如图4所示的用于去除第一覆盖层210a的在第二区域R2和第三区域R3中的部分的蚀刻工艺以及如图6所示的用于去除第二覆盖层210b的形成在第三区域R3中的部分的蚀刻工艺)形成。此外，用于去除多个区域的蚀刻工艺可以使用比用于形成线图案的蚀刻工艺更简单的光刻工艺。因此，可以以改善的可靠性获得各种线宽，并且可以通过简化工艺来降低制造成本。

[0073] 图16A至图16D是示出根据一个或更多个示例实施方式的半导体器件中的一部分的放大视图的截面图。具体地，图16A和图16B是分别示出图14A的部分ZMa和ZMb的放大视图的截面图，图16C和图16D是分别示出图14B的部分ZMd和ZMe的放大视图的截面图。

[0074] 参照图16A至图16D，第一区域R1的第一基层212和第二区域R2的第二基层214可以分别具有从间隔物层120的侧壁向内凹陷的第一凹陷212R和第二凹陷214R。第一凹陷212R和第二凹陷214R可以通过在形成图12A和图12B所示的第一栅极空间GS1、第二栅极空间GS2和第三栅极空间GS3期间部分地去除位于间隔物层120下面的第一覆盖层210a(见图11A和图11B)和第二覆盖层210b(见图11A和图11B)而形成。

[0075] 在一些示例实施方式中，具有相对较大的第一厚度t1的第一基层212具有第一凹陷212R，而具有相对较小的第二厚度t2的第二基层214可以不具有第二凹陷214R。

[0076] 栅极电介质层140可以包括分别从第一区域R1和第二区域R2朝向第一凹陷212R和第二凹陷214R突出的第一电介质层突起140P1和第二电介质层突起140P2。在一些示例实施方式中，当第二基层214不包括第二凹陷214R时，栅极电介质层140可以不包括第二区域R2中的第二电介质层突起140P2。

[0077] 在第一区域R1中，第一栅极线GL1可以具有朝向第一凹陷212R突出的第一栅极突起GL1P，并且在第二区域R2中，第二栅极线GL2可以具有朝向第二凹陷214R突出的第二栅极突起GL2P。在一些示例实施方式中，当第二基层214不包括第二凹陷214R时，第二栅极线GL2可以不包括第二区域R2中的第二栅极突起GL2P。然而，发明构思不限于此。例如，在一些示例实施方式中，当第一凹陷212R和第二凹陷214R中的至少一个被栅极电介质层140抵消时，可以不形成第一栅极突起GL1P和第二栅极突起GLP2中的至少一个。

[0078] 图17A至图17D是示出根据一个或更多个示例实施方式的半导体器件中的一部分的放大视图的截面图。具体地，图17A和图17B是分别示出图14A的部分ZMa和ZMb的放大视图的截面图，图17C和图17D是分别示出图14B的部分ZMd和ZMe的放大视图的截面图。

[0079] 参照图17A至图17D，第一区域R1的第一基层212和第二区域R2的第二基层214可以分别具有从间隔物层120的侧壁向内凹陷的第一凹陷212R和第二凹陷214R。在一些示例实施方式中，具有相对较大的第一厚度t1的第一基层212具有第一凹陷212R，而具有相对较小的第二厚度t2的第二基层214可以不具有第二凹陷214R。

[0080] 掩埋层130可以填充在第一凹陷212R和第二凹陷214R中。掩埋层130的侧壁连接到间隔物层120的侧壁，并且间隔物层120的侧壁和掩埋层130的一个侧壁可以是共平面的。掩埋层130可以通过形成填充在图12A和图12B所示的第一栅极空间GS1、第二栅极空间GS2和第三栅极空间GS3中的掩埋材料层以及执行蚀刻(例如各向异性蚀刻)以允许掩埋材料层的一部分填充第一凹陷212R和第二凹陷214R而获得。

[0081] 由于掩埋层130填充在第一凹陷212R和第二凹陷214R中，所以栅极电介质层140可以不包括图16A至图16D所示的第一电介质层突起140P1和第二电介质层突起140P2，并且第一栅极线GL1和第二栅极线GL2可以不包括图16A至图16D所示的第一栅极突起GL1P和第二栅极突起GL2P。

[0082] 在图1至图17D中，半导体器件1包括具有三种不同的线宽的线图案，例如具有第一宽度W1的第一栅极线GL1、具有第二宽度W2的第二栅极线GL2以及具有第三宽度W3的第三栅极线GL3，但是发明构思的半导体器件1不限于此。例如，半导体器件1可以包括具有两种不同的线宽的线图案或具有四种或更多种不同的线宽的线图案。

[0083] 图18至图32是用于按加工顺序描述根据一个或更多个示例实施方式的制造半导体器件的方法和通过该方法制造的半导体器件的截面图。具体地，图18至图32是沿着与图32所示的半导体器件2中包括的鳍型有源区FA的延伸方向(Y方向)对应的位置截取的截面图。在图18至图32中，可以省略已经在上面参照图1至图17D提供的描述。

[0084] 参照图18，掩模图案MP形成在具有第一区域R11、第二区域R12、第三区域R21和第四区域R22的衬底102上。掩模图案MP沿着第二方向(Y方向)延伸，并可以包括沿着第一方向(X方向)以特定的(或可选地，预定的)间隔布置的多个线图案。掩模图案MP可以包括垫(pad)氧化物层图案152和硬掩模图案514。硬掩模图案514可以包括硅氮化物、多晶硅、旋涂硬掩模(SOH)材料或其组合，但是发明构思不限于此。

[0085] 参照图19，衬底102通过使用掩模图案MP作为蚀刻掩模而被部分地蚀刻以形成多个沟槽TR。结果，在第一区域R11、第二区域R12、第三区域R21和第四区域R22的每个中，可以形成由所述多个沟槽TR限定的多个鳍型有源区FA。所述多个鳍型有源区FA在第二方向(Y方向)上延伸，并可以以特定的(或可选地，预定的)间隔在第一方向(X方向)上布置。

[0086] 参照图20，在所述多个沟槽TR的每个中形成隔离层114。隔离层114可以包括共形地覆盖沟槽TR的内壁的绝缘衬垫114A以及在绝缘衬垫114A上填充沟槽TR的间隙填充绝缘层114B。

[0087] 绝缘衬垫114A可以包括硅氮化物(SiN)、硅氮氧化物(SiON)、硅硼氮化物(SiBN)、硅碳化物(SiC)、SiC：H、SiCN、SiCN：H、SiOCN、SiOCN：H、硅碳氧化物(SiOC)、二氧化硅(SiO2)、多晶硅或其组合。在一些示例实施方式中，绝缘衬垫114A可以具有约 至约的厚度。在一些示例实施方式中，间隙填充绝缘层114B可以包括氧化物层。在一些示例实施方式中，间隙填充绝缘层114B可以包括通过沉积工艺或涂覆工艺形成的氧化物层。

[0088] 之后，去除保留在衬底102上的掩模图案MP(见图19)，并执行凹陷工艺以将隔离层114从上表面去除至特定的(或替代地，预定的)厚度，使得隔离层114的上表面可以具有比鳍型有源区FA的上表面低的水平面。在一些示例实施方式中，执行凹陷工艺，使得隔离层
114的上表面和鳍型有源区FA的上表面可以处于相同或相似的水平面。为了执行以上凹陷工艺，可以使用干法蚀刻、湿法蚀刻或结合干法和湿法蚀刻的蚀刻。

[0089] 在一些示例实施方式中，在去除掩模图案MP之后并在执行用于将隔离层114从其上部去除特定的(或替代地，预定的)厚度的凹陷工艺之前，可以执行用于将调节阈值电压的杂质离子注入到所述多个鳍型有源区FA的上部中的离子注入工艺。在一些示例实施方式中，在用于注入调节阈值电压的杂质离子的离子注入工艺中，P离子、As离子和/或B离子可以作为杂质离子被注入。

[0090] 参照图21，在具有鳍型有源区FA的衬底102上形成在第一方向(X方向)延伸上的多个第一虚设栅极结构DGS1和多个第二虚设栅极结构DGS2。所述多个第一虚设栅极结构DGS1中的每个和所述多个第二虚设栅极结构DGS2中的每个可以各自具有其中氧化物层D152、虚设栅极层D154和盖层D156顺序地堆叠的结构。

[0091] 所述多个第一虚设栅极结构DGS1可以在第一区域R11和第二区域R12中在第二方向(Y方向)上以相同的宽度Wa和相同的第一节距P11布置，所述多个第二虚设栅极结构DGS2可以在第三区域R21和第四区域R22中以相同的宽度Wb和相同的第二节距P12布置。第一节距P11小于第二节距P12。

[0092] 所述多个第一虚设栅极结构DGS1中的每个在第二方向(Y方向)上的宽度Wa可以小于所述多个第二虚设栅极结构DGS2中的每个在第二方向(Y方向)上的宽度Wb，但是发明构思不限于此。在一些示例实施方式中，所述多个第一虚设栅极结构DGS1中的每个在第二方向(Y方向)上的宽度Wa可以等于所述多个第二虚设栅极结构DGS2中的每个在第二方向(Y方向)上的宽度Wb。在一些其它的实施方式中，所述多个第一虚设栅极结构DGS1中的每个在第二方向(Y方向)上的宽度Wa可以大于所述多个第二虚设栅极结构DGS2中的每个在第二方向(Y方向)上的宽度Wb。

[0093] 参照图22，第一覆盖层210a形成在其上形成有所述多个第一虚设栅极结构DGS1和所述多个第二虚设栅极结构DGS2的衬底102上。第一覆盖层210a在整个第一区域R11、第二区域R12、第三区域R21和第四区域R22中具有恒定的厚度，并可以共形地覆盖所述多个第一虚设栅极结构DGS1和所述多个第二虚设栅极结构DGS2的上表面和侧壁。第一覆盖层210a可以以与以上参照图3讨论的方式类似的方式形成。

[0094] 参照图23，形成覆盖第一区域R11和第三区域R21并暴露第二区域R12和第四区域R22的掩模层(未示出)，并且去除第二区域R12和第四区域R22上的第一覆盖层210a，使得第一覆盖层210a可以仅保留在第一区域R11和第三区域R21上。之后，可以去除掩模层。用于形成掩模层和去除第一覆盖层210a的工艺可以类似于以上参照图4讨论的工艺。

[0095] 参照图24，第二覆盖层210b形成在图23的所得物上。第二覆盖层210b在第一区域R11、第二区域R12、第三区域R21和第四区域R22上具有恒定的厚度，并可以共形地覆盖第一区域R11和第三区域R21中的第一覆盖层210a的表面、第二区域R12中的衬底102的上表面和多个第一虚设栅极结构DGS1的上表面和侧壁、以及第四区域R22中的衬底102的上表面和多个第二虚设栅极结构DGS2的上表面和侧壁。在一些示例实施方式中，第二覆盖层210b可以包括与第一覆盖层210a的材料相同的材料，但是发明构思不限于此。用于形成第二覆盖层210b的工艺可以类似于以上参照图5讨论的工艺。

[0096] 第一区域R11或第三区域R21类似于图1至图17D所示的第一区域R1，第二区域R12或第四区域R22可以类似于图1至图17D所示的第二区域R2。

[0097] 在一些示例实施方式中，衬底102还可以包括至少一个其它区域，其类似于图1至图17D所示的用于形成多个第一虚设栅极结构DGS1或多个第二虚设栅极结构DGS2的第三区域R3，并且在这种情况下，第二覆盖层210b的形成在所述至少一个其它区域上的部分可以以与图6的方式类似的方式被去除。

[0098] 在一些示例实施方式中，当第一区域R11或第三区域R21类似于图1至图17D所示的第二区域R2并且第二区域R12或第四区域R22类似于图1至图17D所示的第三区域R3时，可以省略第二覆盖层210b。

[0099] 参照图25，间隔物层120形成在图24的所得物上。间隔物层120可以在整个第一区域R11、第二区域R12、第三区域R21和第四区域R22中具有恒定的厚度，并可以共形地覆盖第一区域R11和第三区域R21中的第二覆盖层210b的表面以及第二区域R12和第四区域R22中的第一覆盖层210a的表面。

[0100] 参照图26，包括在第二方向(Y方向)上延伸的开口172Oa的第一栅极间绝缘层形成在图25的所得物上，其中第一栅极间绝缘层类似于第一栅极间绝缘层172(见图8A和图8B)。在图26中，为了清楚地示出开口172Oa，没有示出除了切割表面之外的其它部分(例如切割表面在X方向上的后部)。

[0101] 在形成开口172Oa期间，去除第一覆盖层210a的一部分和第二覆盖层210b的一部分(每个覆盖衬底102的上表面)，使得多个第一虚设栅极结构DGS1和多个第二虚设栅极结构DGS2中的鳍型有源区FA可以部分地暴露在开口172Oa的底表面上，并且鳍型有源区FA的暴露部分可以被部分地去除以形成多个鳍凹陷FR。此外，在形成开口172Oa期间，每个覆盖暴露在开口172Oa中的多个第一虚设栅极结构DGS1的上表面和多个第二虚设栅极结构DGS2的上表面(即盖层D156的上表面)的第一覆盖层210a和第二覆盖层210b也被去除，使得盖层D156的上表面可以部分地暴露在开口172Oa中。

[0102] 参照图27，分别填充所述多个鳍凹陷FR(见图26)的多个源极/漏极区160a形成在通过开口172Oa的底表面暴露的鳍型有源区FA上。所述多个源极/漏极区160a可以例如通过从所述多个鳍凹陷FR的每个在开口172Oa的底表面处的暴露表面外延生长半导体材料而形成为在垂直于上表面的第三方向(Z方向)上从衬底102的上表面突出。

[0103] 在图27中，所述多个源极/漏极区160a的上表面位于与衬底102的上表面的水平面相同的水平面处，但是不限于此。在一些示例实施方式中，所述多个源极/漏极区160a的上表面可以在比衬底102的上表面的水平面高的水平面处。

[0104] 参照图28，形成填充开口172Oa(见图27)的第二栅极间绝缘层174。

[0105] 参照图29，与第一栅极间绝缘层172(见图8A和图8B)相似的第一栅极间绝缘层的上部和第二栅极间绝缘层174的上部被部分地去除以暴露虚设栅极层D154。在部分去除第一栅极间绝缘层172的上部和第二栅极间绝缘层174的上部期间，盖层D156(见图28)以及形成在盖层D156的侧壁上的第一覆盖层210a、第二覆盖层210b和间隔物层120也可以被部分地去除。

[0106] 参照图30，在第一区域R11、第二区域R12、第三区域R21和第四区域R22中，虚设栅极层D154(见图29)、氧化物层D152(见图29)以及第一覆盖层210a(见图29)和第二覆盖层210b(见图29)的每个覆盖虚设栅极层D154和氧化物层D152中的每个的侧壁的部分被同时去除以分别在第一区域R11、第二区域R12、第三区域R21和第四区域R22中形成第一栅极空间GS11、第二栅极空间GS12、第三栅极空间GS21和第四栅极空间GS22。鳍型有源区FA可以通过第一栅极空间GS11、第二栅极空间GS12、第三栅极空间GS21和第四栅极空间GS22的底表面暴露。

[0107] 第一覆盖层210a和第二覆盖层210b的保留在间隔物层120下面的部分可以分别保留为第一剩余覆盖层210aR和第二剩余覆盖层210bR。第一区域R11和第三区域R21中的布置在间隔物层120下面的第一剩余覆盖层210aR和第二剩余覆盖层210bR可以一起被称为第一基层212，第二区域R12和第四区域R22中的布置在间隔物层120下面的第二剩余覆盖层210bR可以被称为第二基层214。

[0108] 第一栅极空间GS11、第二栅极空间GS12、第三栅极空间GS21和第四栅极空间GS22可以分别在第二方向(Y方向)上在其间具有第一间隙G11、第二间隙G12、第三间隙G21和第四间隙G22。第一间隙G11可以大于第二间隙G12，第三间隙G21可以大于第四间隙G22。第三间隙G21可以大于第一间隙G11，第四间隙G22可以大于第二间隙G12。

[0109] 第一栅极空间GS11和第三栅极空间GS21类似于图12A和图12B所示的第一栅极空间GS1，第二栅极空间GS21和第四栅极空间GS22类似于图12A和图12B所示的第二栅极空间GS2，第一栅极空间GS11和第二栅极空间GS12之间的差异以及第三栅极空间GS21和第四栅极空间GS22之间的差异类似于第一栅极空间GS1和第二栅极空间GS2之间的差异。因此，省略其详细描述。

[0110] 在去除虚设栅极层D154、氧化物层D152以及第一覆盖层210a和第二覆盖层210B的每个覆盖虚设栅极层D154和氧化物层D152的侧壁的部分期间，间隔物层120具有耐蚀刻性，因此可以获得各种间隔。此外，即使在第一栅极空间GS11之间以及第二栅极空间GS12之间的第一节距P11(见图21)与布置第三栅极空间GS21和第四栅极空间GS22的节距P12(见图21)彼此不同的情况下也不发生负载效应，第一栅极空间GS11、第二栅极空间GS12、第三栅极空间GS21和第四栅极空间GS22可以不单独地形成，而是彼此同时形成。

[0111] 参照图31，在从鳍型有源区FA的暴露表面去除自然氧化物层之后，在第一栅极空间GS11、第二栅极空间GS12、第三栅极空间GS21和第四栅极空间GS22的每个中的暴露表面上形成栅极电介质层140，并且形成在栅极电介质层140上分别填充第一栅极空间GS11、第二栅极空间GS12、第三栅极空间GS21和第四栅极空间GS22的第一栅极线GL11、第二栅极线GL12、第三栅极线GL21和第四栅极线GL22。第一栅极线GL11、第二栅极线GL12、第三栅极线GL21和第四栅极线GL22可以不单独地形成，而是可以同时分别形成在第一区域R11、第二区域R12、第三区域R21和第四区域R22中。

[0112] 在第一区域R11和第二区域R12中，第一栅极线GL11和第二栅极线GL12在第二方向(Y方向)上以相同的第一节距P11布置并具有不同的宽度(即第一宽度W11和第二宽度W12)，第三栅极线GL21和第四栅极线GL22可以在第二方向(Y方向)上以相同的第二节距P12布置并具有不同的宽度(即第三宽度W21和第四宽度W22)，第二节距P12大于第一节距P11。第一宽度W11可以大于第二宽度W12，第三宽度W21可以大于第四宽度W22。此外，第三宽度W21可以大于第一宽度W11，第四宽度W22可以大于第二宽度W12。

[0113] 由于第一栅极线GL11和第三栅极线GL21类似于图13A和图13B所示的第一栅极线GL1，第二栅极线G12和第四栅极线GL22类似于图13A和图13B所示的第二栅极线GL2，并且第一栅极线GL11和第二栅极线GL12之间的差异以及第三栅极线GL21和第四栅极线GL22之间的差异类似于第一栅极线GL1和第二栅极线GL21之间的差异，所以省略其详细描述。

[0114] 参照图32，形成覆盖多条栅极线GL11、GL12、GL21和GL22的层间绝缘层176，然后形成穿过层间绝缘层176以暴露第一区域R11、第二区域R12、第三区域R21和第四区域R22中的源极/漏极区160a的多个接触孔190H。之后，在所述多个源极/漏极区160a的上表面上分别形成多个硅化物层180，其中该上表面分别通过所述多个接触孔190H暴露。然后，形成分别填充在所述多个接触孔190H中的多个接触插塞190以形成半导体器件2。

[0115] 半导体器件2包括具有第一区域R11、第二区域R12、第三区域R21和第四区域R22的衬底102以及与衬底102的鳍型有源区FA交叉并在第一方向(X方向)上延伸的多条栅极线GL11、GL12、GL21和GL22。多条栅极线GL11、GL12、GL21和GL22可以包括布置在第一区域R11中的第一栅极线GL11、布置在第二区域R12中的第二栅极线GL12、布置在第三区域R21中的第三栅极线GL21、以及布置在第四区域R22中的第四栅极线GL22。第一栅极线GL11和第二栅极线GL12可以在第一方向(X方向)上彼此平行地延伸并在第二方向(Y方向)上具有第一节距P11，第三栅极线GL21和第四栅极线GL22可以在第一方向(X方向)上彼此平行地延伸并在第二方向(Y方向)上具有第二节距P12。

[0116] 第一栅极线GL11、第二栅极线GL12、第三栅极线GL21和第四栅极线GL22可以在第二方向(Y方向)上分别具有第一宽度W11、第二宽度W12、第三宽度W21和第四宽度W22。第一宽度W11可以大于第二宽度W12，第三宽度W21可以大于第四宽度W22。此外，第三宽度W21可以大于第一宽度W11，第四宽度W22可以大于第二宽度W12。

[0117] 栅极电介质层140布置在鳍型有源区FA与多条栅极线GL11、GL12、GL21和GL22的底表面之间。在一些示例实施方式中，栅极电介质层140可以在垂直于衬底102的主表面的第三方向(Z方向)上沿着间隔物层120与多条栅极线GL11、GL12、GL21和GL22的侧壁之间的空间从鳍型有源区FA与多条栅极线GL11、GL12、GL21和GL22的底表面之间延伸。

[0118] 源极/漏极区160a可以提供在多条栅极线GL11、GL12、GL21和GL22中的每条的相反两侧。一对源极/漏极区160和多条栅极线GL11、GL12、GL21和GL22之一的提供在该对源极/漏极区160之间的部分可以配置一个晶体管。

[0119] 间隔物层120可以布置在多条栅极线GL11、GL12、GL21和GL22中的每条的两个相反的侧壁上。间隔物层120还可以部分地覆盖多条栅极线GL11、GL12、GL21和GL22当中的两条相邻的栅极线之间的鳍型有源区FA的上表面。间隔物层120还可以部分地覆盖多条栅极线GL11、GL12、GL21和GL22当中的两条相邻的栅极线之间的鳍型有源区FA的上表面中的其上没有形成源极/漏极区160a的部分。

[0120] 层间绝缘层176可以覆盖多条(第一至第四)栅极线GL11、GL12、GL21和GL22。半导体器件2还包括多个接触插塞190，该多个接触插塞190穿透层间绝缘层176以填充分别暴露所述多个源极/漏极区160a的多个接触孔190H并且分别连接到所述多个源极/漏极区160a。多个硅化物层180可以分别布置在所述多个源极/漏极区160a和所述多个接触插塞190之间。

[0121] 在第一区域R11和第三区域R21中，包括第一剩余覆盖层210aR和第二剩余覆盖层210bR的第一基层212可以布置在间隔物层120下面，并且在第二区域R12和第四区域R22中，包括第二剩余覆盖层210bR的第二基层214可以布置在间隔物层120下面。

[0122] 第一栅极线GL11的第一宽度W11与第二栅极线GL12的第二宽度W12之差和第一基层212的厚度与第二基层214的厚度之差之间的关系以及第三栅极线GL21的第三宽度W21与第四栅极线GL22的第四宽度W22之差和第一基层212的厚度与第二基层214的厚度之差之间的关系类似于以上参照图15A至图15F描述的第一栅极线GL1的第一宽度W1与第二栅极线GL2的第二宽度W2之差和第一基层212的厚度与第二基层214的厚度之差之间的关系，因此省略其详细描述。

[0123] 尽管没有在附图中示出，但是与参照图16A至图16D的描述类似，半导体器件2的第一基层212和第二基层214可以每个包括第一凹陷212R和第二凹陷214R，栅极电介质层140可以包括第一电介质层突起140P1和第二电介质层突起140P2，第一栅极线GL11和第二栅极线G12可以分别包括第一栅极突起GL1P和第二栅极突起GL2P，因此省略其详细描述。

[0124] 此外，尽管没有在附图中示出，但是与参照图17A至图17D的描述类似，半导体器件2的第一基层212和第二基层214可以分别包括第一凹陷212R和第二凹陷214R，半导体器件2还可以包括填充第一凹陷212R和第二凹陷214R的掩埋层130。省略其详细描述。

[0125] 根据示例实施方式的半导体器件2，具有各种线宽和节距的多条栅极线GL11、GL12、GL21和GL22可以不是通过用于单独的线图案的蚀刻工艺单独地形成，而是由相对容易执行的根据区域的蚀刻工艺形成，即使在各种线宽和各种节距下也可以确保可靠性，并且可以通过简化工艺来降低制造方法的制造成本的增加。

[0126] 图33A-图33C是示出根据一些示例实施方式的在半导体器件1的制造中使用的光掩模的布局的平面图。

[0127] 参照图33A，第一光掩模330可以包括分别在三个区域(第一区域R1、第二区域R2和第三区域R3)中的多个虚设栅极图案DGS1、DGS2、DGS3。多个虚设栅极图案DGS1、DGS2和DGS3可以对应于参照图1-图32描述的多个虚设栅极图案DGS。

[0128] 多个虚设栅极图案DGS1、DGS2和DGS3中的每个可以在第一方向(X方向)上延伸。在第二方向(Y方向)上，多个虚设栅极图案DGS1、DGS2和DGS3的每个节距可以在第一区域R1、第二区域R2和第三区域R3的每个中是相同的。此外，多个虚设栅极图案DGS1、DGS2和DGS3的每个宽度可以在第一区域R1、第二区域R2和第三区域R3的每个中是相同的。第一光掩模可以用于DUV工艺、EUV工艺、DPT工艺、QPT工艺、和/或浸入式工艺。

[0129] 参照图33B，第二光掩模331可以具有对应于第一区域R1的第一图案350。在第二区域R2或第三区域R3中可以没有图案。第二光掩模331可以不用于DUV工艺、EUV工艺、DPT工艺、QPT工艺、和/或浸入式工艺以将光刻工艺的数值孔径增加到1.0以上。例如，光刻工艺可以是干式光刻工艺。例如，光刻工艺可以是MUV光刻工艺和/或i线光刻工艺。

[0130] 参照图33C，第三光掩模332可以具有对应于第一区域R1的第三图案351以及对应于第二区域R2的第四图案352。可以没有对应于第三区域R3的图案。第三光掩模352可以不用于DUV工艺、EUV工艺、DPT工艺、QPT工艺、和/或浸入式工艺以将光刻工艺的数值孔径增加到1.0以上。例如，光刻工艺可以是干式光刻工艺。例如，光刻工艺可以是MUV光刻工艺和/或i线光刻工艺。

[0131] 尽管已经参照其实施方式具体示出和描述了发明构思，但是将理解，可以在其中进行形式和细节上的各种改变，而没有脱离权利要求书的精神和范围。

[0132] 本申请要求于2018年8月17日在韩国知识产权局提交的韩国专利申请第10-2018-0096127号的权益，其公开内容通过引用整体地结合于此。