一种动态比较器及其控制方法

摘要

本申请公开了一种动态比较器及其控制方法，该动态比较器包括前级差分放大电路、后级输出电路和非交叠信号产生电路；非交叠信号产生电路的第一输出端用于输出第一时钟信号，并与前级差分放大电路中高端驱动管的控制端连接；非交叠信号产生电路的第二输出端用于输出第二时钟信号，并与前级差分放大电路中低端驱动管的控制端连接；第一时钟信号与第二时钟信号上升沿非交叠，以便令高端驱动管与低端驱动管不同时导通。本申请利用两个时钟信号的非交叠特性避免了高端驱动管与低端驱动管间的同时导通，有效避免了漏电流的产生，也同时降低了后级输出电路的反相器中NMOS管和PMOS管同时导通的时间，进一步降低了电路功耗，提高了产品经济效益。

权利要求

1.一种动态比较器，其特征在于，包括前级差分放大电路、后级输出电路和非交叠信号产生电路；

所述非交叠信号产生电路的第一输出端用于输出第一时钟信号，并与所述前级差分放大电路中高端驱动管的控制端连接；

所述非交叠信号产生电路的第二输出端用于输出第二时钟信号，并与所述前级差分放大电路中低端驱动管的控制端连接；

所述第一时钟信号与所述第二时钟信号上升沿非交叠，以便令所述高端驱动管与所述低端驱动管不同时导通。

2.根据权利要求1所述的动态比较器，其特征在于，所述第一时钟信号与所述第二时钟信号下降沿非交叠，以便令所述高端驱动管与所述低端驱动管不同时导通。

3.根据权利要求2所述的动态比较器，其特征在于，所述高端驱动管高电平关断，所述低端驱动管高电平导通；同一信号周期内，所述第一时钟信号的上升沿早于所述第二时钟信号的上升沿，所述第一时钟信号的下降沿晚于所述第二时钟信号的下降沿。

4.根据权利要求3所述的动态比较器，其特征在于，所述非交叠信号产生电路包括第一反相器、第二反相器、第一与非门、第二与非门、第一延迟单元和第二延迟单元；

所述第一反相器的输入端及所述第一与非门的第一输入端均用于接收基准时钟信号；

所述第一反相器的输出端与所述第二与非门的第一输入端连接；所述第一与非门的输出端通过所述第一延迟单元分别与所述第二反相器的输入端和所述第二与非门的第二输入端连接；所述第二与非门的输出端通过所述第二延迟单元与所述第一与非门的第二输入端连接；所述第二延迟单元用于输出所述第一时钟信号；所述第二反相器用于输出所述第二时钟信号。

5.根据权利要求1所述的动态比较器，其特征在于，所述前级差分放大电路包括第一PMOS管、第二PMOS管、第三NMOS管、第四NMOS管和第五NMOS管；

所述第一PMOS管、所述第二PMOS管均作为所述高端驱动管而源极接电源；所述第三NMOS管与所述第一PMOS管共漏；所述第四NMOS管与所述第二PMOS管共漏；所述第三NMOS管的源极、所述第四NMOS管的源极均分别与所述第五NMOS管的漏极连接；所述第五NMOS管作为所述低端驱动管而源极接地；

所述第一PMOS管的栅极和所述第二PMOS管的栅极用于接收所述第一时钟信号；所述第五NMOS管的栅极用于接收所述第二时钟信号；所述第三NMOS管的栅极用于接收第一输入信号，所述第四PMOS管的栅极用于接收第二输入信号。

6.根据权利要求1至5任一项所述的动态比较器，其特征在于，所述后级输出电路包括第一反相单元、第二反相单元、锁存单元、第一复位单元和第二复位单元；

所述第一反相单元的输入端连接至所述第二PMOS管的漏极与所述第四NMOS管的漏极之间，所述第一反相单元的输出端与所述锁存单元连接；所述第二反相单元的输入端连接至所述第一PMOS管的漏极与所述第三NMOS管的漏极之间，所述第二反相单元的输出端与所述锁存单元连接；

所述锁存单元的第一输出端用于输出第一比较信号；所述锁存单元的第二输出端用于输出第二比较信号；所述第一复位单元的控制端与所述第一反相单元的输入端连接，所述第一复位单元与所述锁存单元的第一输出端连接，用于进行复位控制；所述第二复位单元的控制端与所述第二反相单元的输入端连接，所述第二复位单元与所述锁存单元的第二输出端连接，用于进行复位控制。

7.根据权利要求6所述的动态比较器，其特征在于，所述第一反相单元包括第六PMOS管和第八NMOS管，所述第二反相单元包括第七PMOS管和第九NMOS管；

所述第六PMOS管和第八NMOS管共栅共漏，栅极作为控制端连接至所述第二PMOS管的漏极与所述第四NMOS管的漏极之间，漏极作为输出端与所述锁存单元连接；所述第六PMOS管的源极接电源；

所述第七PMOS管和第九NMOS管共栅共漏，栅极作为控制端连接至所述第一PMOS管的漏极与所述第三NMOS管的漏极之间，漏极作为输出端与所述锁存单元连接；所述第七PMOS管的源极接电源。

8.根据权利要求6所述的动态比较器，其特征在于，所述第一复位单元包括第十NMOS管，所述第二复位单元包括第十一NMOS管；

所述第十NMOS管的源极接地，栅极与所述第一反相单元的输入端连接，漏极与所述锁存单元的第一输出端连接；

所述第十一NMOS管的源极接地，栅极与所述第二反相单元的输入端连接，漏极与所述锁存单元的第二输出端连接。

9.根据权利要求6所述的动态比较器，其特征在于，所述锁存单元包括第十二PMOS管、第十三PMOS管、第十四NMOS管和第十五NMOS管；

所述第十二PMOS管的源极与所述第一反相单元的输出端连接，所述第十二PMOS管与所述第十四NMOS管共栅共漏；所述第十三PMOS管的源极与所述第二反相单元的输出端连接，所述第十三PMOS管与所述第十五NMOS管共栅共漏；所述第十四NMOS管和所述第十五NMOS管的源极接地；

所述第十二PMOS管与所述第十四NMOS管的漏极作为所述锁存单元的第一输出端，并与所述第十三PMOS管和所述第十五NMOS管的栅极连接；所述第十三PMOS管和所述第十五NMOS管的漏极作为所述锁存单元的第二输出端，并与所述第十二PMOS管和所述第十四NMOS管的栅极连接。

10.一种动态比较器的控制方法，其特征在于，所述动态比较器包括前级差分放大电路、后级输出电路和非交叠信号产生电路；所述控制方法包括：利用所述非交叠信号产生电路生成的第一时钟信号控制所述前级差分放大电路中的高端驱动管的通断，利用所述非交叠信号产生电路生成的第二时钟信号控制所述前级差分放大电路中低端驱动管的通断；其中，所述第一时钟信号与所述第二时钟信号上升沿非交叠，以便令所述高端驱动管与所述低端驱动管不同时导通。

说明书

一种动态比较器及其控制方法

技术领域

[0001] 本申请涉及电子设计技术领域，特别涉及一种动态比较器及其控制方法。

背景技术

[0002] 动态比较器是一种能够确定两个或多个输入数据大小关系的功能电路，通常以模拟量输入，数字量输出。相比于静态比较器，动态比较器通过比较电路中的电压变化速率来反映差分输入数据的大小，并且具有速度快、功耗小的特点。但是，现有技术中的动态比较器往往利用同一时钟信号来控制高端驱动管和低端驱动管的通断，由此，当该时钟信号的电压恰好处于中间的某个电压范围内而令高端驱动管与低端驱动管同时导通时，将出现电流直接从电源流到地线的漏电浪费现象，增大电路功耗。

[0003] 鉴于此，提供一种解决上述技术问题的方案，已经是本领域技术人员所亟需关注的。

发明内容

[0004] 本申请的目的在于提供一种动态比较器及其控制方法，以便有效避免漏电流的出现，降低电路功耗。

[0005] 为解决上述技术问题，第一方面，本申请公开了一种动态比较器，包括前级差分放大电路、后级输出电路和非交叠信号产生电路；

[0006] 所述非交叠信号产生电路的第一输出端用于输出第一时钟信号，并与所述前级差分放大电路中高端驱动管的控制端连接；

[0007] 所述非交叠信号产生电路的第二输出端用于输出第二时钟信号，并与所述前级差分放大电路中低端驱动管的控制端连接；

[0008] 所述第一时钟信号与所述第二时钟信号上升沿非交叠，以便令所述高端驱动管与所述低端驱动管不同时导通。

[0009] 可选地，所述第一时钟信号与所述第二时钟信号下降沿非交叠，以便令所述高端驱动管与所述低端驱动管不同时导通。

[0010] 可选地，所述高端驱动管高电平关断，所述低端驱动管高电平导通；同一信号周期内，所述第一时钟信号的上升沿早于所述第二时钟信号的上升沿，所述第一时钟信号的下降沿晚于所述第二时钟信号的下降沿。

[0011] 可选地，所述非交叠信号产生电路包括第一反相器、第二反相器、第一与非门、第二与非门、第一延迟单元和第二延迟单元；

[0012] 所述第一反相器的输入端及所述第一与非门的第一输入端均用于接收基准时钟信号；所述第一反相器的输出端与所述第二与非门的第一输入端连接；所述第一与非门的输出端通过所述第一延迟单元分别与所述第二反相器的输入端和所述第二与非门的第二输入端连接；所述第二与非门的输出端通过所述第二延迟单元与所述第一与非门的第二输入端连接；所述第二延迟单元用于输出所述第一时钟信号；所述第二反相器用于输出所述第二时钟信号。

[0013] 可选地，所述前级差分放大电路包括第一PMOS管、第二PMOS管、第三NMOS管、第四NMOS管和第五NMOS管；

[0014] 所述第一PMOS管、所述第二PMOS管均作为所述高端驱动管而源极接电源；所述第三NMOS管与所述第一PMOS管共漏；所述第四NMOS管与所述第二PMOS管共漏；所述第三NMOS管的源极、所述第四NMOS管的源极均分别与所述第五NMOS管的漏极连接；所述第五NMOS管作为所述低端驱动管而源极接地；

[0015] 所述第一PMOS管的栅极和所述第二PMOS管的栅极用于接收所述第一时钟信号；所述第五NMOS管的栅极用于接收所述第二时钟信号；所述第三NMOS管的栅极用于接收第一输入信号，所述第四PMOS管的栅极用于接收第二输入信号。

[0016] 可选地，所述后级输出电路包括第一反相单元、第二反相单元、锁存单元、第一复位单元和第二复位单元；

[0017] 所述第一反相单元的输入端连接至所述第二PMOS管的漏极与所述第四NMOS管的漏极之间，所述第一反相单元的输出端与所述锁存单元连接；所述第二反相单元的输入端连接至所述第一PMOS管的漏极与所述第三NMOS管的漏极之间，所述第二反相单元的输出端与所述锁存单元连接；

[0018] 所述锁存单元的第一输出端用于输出第一比较信号；所述锁存单元的第二输出端用于输出第二比较信号；所述第一复位单元的控制端与所述第一反相单元的输入端连接，所述第一复位单元与所述锁存单元的第一输出端连接，用于进行复位控制；所述第二复位单元的控制端与所述第二反相单元的输入端连接，所述第二复位单元与所述锁存单元的第二输出端连接，用于进行复位控制。

[0019] 可选地，所述第一反相单元包括第六PMOS管和第八NMOS管，所述第二反相单元包括第七PMOS管和第九NMOS管；

[0020] 所述第六PMOS管和第八NMOS管共栅共漏，栅极作为控制端连接至所述第二PMOS管的漏极与所述第四NMOS管的漏极之间，漏极作为输出端与所述锁存单元连接；所述第六PMOS管的源极接电源；

[0021] 所述第七PMOS管和第九NMOS管共栅共漏，栅极作为控制端连接至所述第一PMOS管的漏极与所述第三NMOS管的漏极之间，漏极作为输出端与所述锁存单元连接；所述第七PMOS管的源极接电源。

[0022] 可选地，所述第一复位单元包括第十NMOS管，所述第二复位单元包括第十一NMOS管；

[0023] 所述第十NMOS管的源极接地，栅极与所述第一反相单元的输入端连接，漏极与所述锁存单元的第一输出端连接；

[0024] 所述第十一NMOS管的源极接地，栅极与所述第二反相单元的输入端连接，漏极与所述锁存单元的第二输出端连接。

[0025] 可选地，所述锁存单元包括第十二PMOS管、第十三PMOS管、第十四NMOS管和第十五NMOS管；

[0026] 所述第十二PMOS管的源极与所述第一反相单元的输出端连接，所述第十二PMOS管与所述第十四NMOS管共栅共漏；所述第十三PMOS管的源极与所述第二反相单元的输出端连接，所述第十三PMOS管与所述第十五NMOS管共栅共漏；所述第十四NMOS管和所述第十五NMOS管的源极接地；

[0027] 所述第十二PMOS管与所述第十四NMOS管的漏极作为所述锁存单元的第一输出端，并与所述第十三PMOS管和所述第十五NMOS管的栅极连接；所述第十三PMOS管和所述第十五NMOS管的漏极作为所述锁存单元的第二输出端，并与所述第十二PMOS管和所述第十四NMOS管的栅极连接。

[0028] 第二方面，本申请还公开了一种动态比较器的控制方法，所述动态比较器包括前级差分放大电路、后级输出电路和非交叠信号产生电路；所述控制方法包括：

[0029] 利用所述非交叠信号产生电路生成的第一时钟信号控制所述前级差分放大电路中的高端驱动管的通断，利用所述非交叠信号产生电路生成的第二时钟信号控制所述前级差分放大电路中低端驱动管的通断；其中，所述第一时钟信号与所述第二时钟信号上升沿非交叠，以便令所述高端驱动管与所述低端驱动管不同时导通。

[0030] 本申请所提供的动态比较器包括前级差分放大电路、后级输出电路和非交叠信号产生电路；所述非交叠信号产生电路的第一输出端用于输出第一时钟信号，并与所述前级差分放大电路中高端驱动管的控制端连接；所述非交叠信号产生电路的第二输出端用于输出第二时钟信号，并与所述前级差分放大电路中低端驱动管的控制端连接；所述第一时钟信号与所述第二时钟信号上升沿非交叠，以便令所述高端驱动管与所述低端驱动管不同时导通。

[0031] 可见，本申请采用非交叠的两个不同的时钟信号来分别驱动高端驱动管、低端驱动管，利用两个时钟信号的非交叠特性避免了高端驱动管与低端驱动管间的同时导通，有效避免了漏电流的产生，并且，也同时降低了后级输出电路的反相器中NMOS管和PMOS管同时导通的时间，进一步降低了电路功耗，提高了产品经济效益。本申请所提供的动态比较器的控制方法同样具有上述有益效果。

附图说明

[0032] 为了更清楚地说明现有技术和本申请实施例中的技术方案，下面将对现有技术和本申请实施例描述中需要使用的附图作简要的介绍。当然，下面有关本申请实施例的附图描述的仅仅是本申请中的一部分实施例，对于本领域普通技术人员来说，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图，所获得的其他附图也属于本申请的保护范围。

[0033] 图1为本申请实施例公开的一种动态比较器的结构框图；

[0034] 图2为本申请实施例公开的一种动态比较器的电路结构图；

[0035] 图3为本申请实施例公开的一种非交叠信号产生电路的电路结构图；

[0036] 图4为本申请实施例公开的一种非交叠信号产生电路的信号时序图。

具体实施方式

[0037] 本申请的核心在于提供一种动态比较器及其控制方法，以便有效避免漏电流的出现，降低电路功耗。

[0038] 为了对本申请实施例中的技术方案进行更加清楚、完整地描述，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行介绍。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

[0039] 当前，现有技术中的动态比较器往往利用同一时钟信号来控制高端驱动管和低端驱动管的通断。一般地，高端驱动管与低端驱动管类型不同，以高端驱动管高电平关断，低端驱动管高电平导通为例，在时钟信号的上升沿期间即由低电平变为高电平的过程中，高端驱动管将在电压达到关断阈值电压的某一刻而关断，低端驱动管将在电压达到导通阈值电压的另一刻而导通。又由于高端驱动管的关断阈值电压与低端驱动管的导通阈值电压往往并不相同，因此，当该时钟信号的电压介于导通阈值电压与关断阈值电压之间的电压范围内时，高端驱动管尚未关断而低端驱动管已经导通，此时高端驱动管与低端驱动管同时导通，将出现电流直接从电源流到地线的漏电浪费现象，增大电路功耗。鉴于此，本申请提供了一种动态比较器及其控制方法，可有效解决上述问题。

[0040] 参见图1所示，本申请实施例公开了一种动态比较器，主要包括前级差分放大电路101、后级输出电路102和非交叠信号产生电路103；

[0041] 非交叠信号产生电路103的第一输出端用于输出第一时钟信号，并与前级差分放大电路101中高端驱动管的控制端连接；

[0042] 非交叠信号产生电路103的第二输出端用于输出第二时钟信号，并与前级差分放大电路101中低端驱动管的控制端连接；

[0043] 第一时钟信号与第二时钟信号上升沿非交叠，以便令高端驱动管与低端驱动管不同时导通。

[0044] 具体地，需要指出的是，本申请实施例所公开的动态比较器并没有利用同一时钟信号来同时控制高端驱动管与低端驱动管的通断，而是利用非交叠信号产生电路103输出的两个非交叠的时钟信号来分别控制高端驱动管和低端驱动管的通断。

[0045] 其中，本领域技术人员均理解的是，高端驱动管指的是在负载或后级电路的供电端进行开关操作的开关管，通常还会与电源直接连接；低端驱动管指的是在负载或后级电路的接地端进行开关操作的开关管，通常还会与地线直接连接。

[0046] 还需要说明的是，上升沿非交叠具体是指，在两个时钟信号的每个信号周期内，其中一个时钟信号的上升沿时刻均早于另一个时钟信号的上升沿时刻。在本申请中，用于控制高端驱动管的第一时钟信号，与用于控制低端驱动管的第二时钟信号的上升沿非交叠，以此来错开两类开关管的导通时间。

[0047] 特别地，若高端驱动管高电平导通、低端驱动管高电平关断，可令高端驱动管的第一时钟信号早于低端驱动管的第二时钟信号出现上升沿，由此，当第一时钟信号完全变为高电平、高端驱动管关断之后，第二时钟信号才开始变为低电平、低端驱动管才开始导通，亦即，低端驱动管的导通发生在高端驱动管关断之后，由此有效避免了漏电流的产生和功率的浪费。具体可对照参见图2，图2为本申请实施例公开的一种动态比较器的电路结构图。

[0048] 如图2所示，作为一种具体实施例，前级差分放大电路101包括第一PMOS管M1、第二PMOS管M2、第三NMOS管M3、第四NMOS管M4和第五NMOS管M5；

[0049] 第一PMOS管M1、第二PMOS管M2均作为高端驱动管而源极接电源；第三NMOS管M3与第一PMOS管M1共漏；第四NMOS管M4与第二PMOS管M2共漏；第三NMOS管M3的源极、第四NMOS管M4的源极均分别与第五NMOS管M5的漏极连接；第五NMOS管M5作为低端驱动管而源极接地；

[0050] 第一PMOS管M1的栅极和第二PMOS管M2的栅极用于接收第一时钟信号；第五NMOS管M5的栅极用于接收第二时钟信号；第三NMOS管M3的栅极用于接收第一输入信号vip，第四PMOS管的栅极用于接收第二输入信号vin。

[0051] 另一方面，作为一种具体实施例，后级输出电路102包括第一反相单元、第二反相单元、锁存单元、第一复位单元和第二复位单元。其中，第一反相单元包括第六PMOS管M6和第八NMOS管M8，第二反相单元包括第七PMOS管M7和第九NMOS管M9；第一复位单元包括第十NMOS管M10，第二复位单元包括第十一NMOS管M11；锁存单元包括第十二PMOS管M12、第十三PMOS管M13、第十四NMOS管M14和第十五NMOS管M15。

[0052] 各个单元之间的连接关系具体是：第一反相单元的输入端连接至第二PMOS管M2的漏极与第四NMOS管M4的漏极之间，第一反相单元的输出端与锁存单元连接；第二反相单元的输入端连接至第一PMOS管M1的漏极与第三NMOS管M3的漏极之间，第二反相单元的输出端与锁存单元连接；锁存单元的第一输出端用于输出第一比较信号von；锁存单元的第二输出端用于输出第二比较信号vop；第一复位单元的控制端与第一反相单元的输入端连接，第一复位单元与锁存单元的第一输出端连接，用于进行复位控制；第二复位单元的控制端与第二反相单元的输入端连接，第二复位单元与锁存单元的第二输出端连接，用于进行复位控制。

[0053] 其中，在第一反相单元和第二反相单元中，第六PMOS管M6和第八NMOS管M8共栅共漏，栅极作为控制端连接至第二PMOS管M2的漏极与第四NMOS管M4的漏极之间，漏极作为输出端与锁存单元连接；第六PMOS管M6的源极接电源；第七PMOS管M7和第九NMOS管M9共栅共漏，栅极作为控制端连接至第一PMOS管M1的漏极与第三NMOS管M3的漏极之间，漏极作为输出端与锁存单元连接；第七PMOS管M7的源极接电源。

[0054] 在第一复位单元和第二复位单元中，第十NMOS管M10的源极接地，栅极与第一反相单元的输入端连接，漏极与锁存单元的第一输出端连接；第十一NMOS管M11的源极接地，栅极与第二反相单元的输入端连接，漏极与锁存单元的第二输出端连接。

[0055] 在锁存单元中，第十二PMOS管M12的源极与第一反相单元的输出端连接，第十二PMOS管M12与第十四NMOS管M14共栅共漏；第十三PMOS管M13的源极与第二反相单元的输出端连接，第十三PMOS管M13与第十五NMOS管M15共栅共漏；第十四NMOS管M14和第十五NMOS管M15的源极接地；

[0056] 第十二PMOS管M12与第十四NMOS管M14的漏极作为锁存单元的第一输出端von，并与第十三PMOS管M13和第十五NMOS管M15的栅极连接；第十三PMOS管M13和第十五NMOS管M15的漏极作为锁存单元的第二输出端vop，并与第十二PMOS管M12和第十四NMOS管M14的栅极连接。

[0057] 参见图3，图3为本申请实施例公开的一种非交叠信号产生电路103的电路结构图。具体地，该非交叠信号产生电路103包括第一反相器inv1、第二反相器inv2、第一与非门nand1、第二与非门nand2、第一延迟单元dly1和第二延迟单元dly2；第一反相器inv1的输入端及第一与非门nand1的第一输入端均用于接收基准时钟信号；第一反相器inv1的输出端与第二与非门nand2的第一输入端连接；第一与非门nand1的输出端通过第一延迟单元dly1分别与第二反相器inv2的输入端和第二与非门nand2的第二输入端连接；第二与非门nand2的输出端通过第二延迟单元dly2与第一与非门nand1的第二输入端连接；第二延迟单元dly2用于输出第一时钟信号；第二反相器inv2用于输出第二时钟信号。

[0058] 基于图3所示非交叠信号产生电路103所得到的两个时钟信号的时序图参见图4。其中，基准时钟信号记为clk，第一时钟信号记为clkcd，第二时钟信号记为clkc。

[0059] 如图4所示，clkc和clkcd为上升沿非交叠的一对时钟信号。在动态比较器的比较阶段，当clk从“0”上升至“1”时，clkcd会先上升至“1”，然后再是clkc上升至“1”，如此便避免了高端驱动管M1、M2与低端驱动管M5同时导通的情况，减小了功耗浪费。与此同时，由于在clkc上升期间，clkcd已经为高电平，因此高端驱动管M1和M2不会再有对vop1和von1充电的电流，所以在clkc上升期间vop1和von1的电压下降速度加快，使得后级输出电路102的两个反相器中NMOS管和PMOS管同时导通的时间减少，亦即，M6和M8同时导通的时间减少、M7和M9同时导通的时间减少，进一步有利于功耗的降低。

[0060] 作为一种具体实施例，在图4所示的时序图中，第一时钟信号与第二时钟信号不仅上升沿非交叠，而且下降沿非交叠，以便令高端驱动管与低端驱动管不同时导通。由此，对于高端驱动管高电平关断、低端驱动管高电平导通，则在同一信号周期内，第一时钟信号的上升沿早于第二时钟信号的上升沿，第一时钟信号的下降沿晚于第二时钟信号的下降沿。

[0061] 具体地，如图4所示，clkc和clkcd还是下降沿非交叠的一对时钟信号。如此，在动态比较器的复位阶段，当clk从“1”下降至“0”时，clkc会先降低至“0”，低端驱动管M5先关断，然后再是clkcd下降至“0”，高端驱动管M1、M2导通，如此便避免了M1、M2、M5同时导通的情况，减小了功耗的浪费。与此同时，由于在clkcd下降期间，clkc已经在为低电平，因此不会再有对vop1和von1放电的电流，所以在clkc下降期间vop1和von1的上升速度加快，使得后级输出电路102中的两个反相器中NMOS管和PMOS管同时导通的时间减少，M6、M8和M7、M9组成的两个反相器，NMOS管和PMOS管同时导通的时间减少，亦即，M6和M8同时导通的时间减少、M7和M9同时导通的时间减少，进一步有利于功耗的降低。

[0062] 此外，在上述内容的基础上，还需说明的是，与传统的动态比较器相比，本申请实施例通过引入非交叠时钟信号，在比较阶段令高端驱动管M1和M2在低端驱动管M5导通之前提前关断，使得在M3、M4对vop1和von1放电时，M1、M2不会对vop1和von1充电，避免了M1和M2因器件加工工艺的失配问题对vop1和von1的下降速度乃至动态比较器的输出结果产生影响。因此，本申请实施例所提供的动态比较器同时也有效地降低了M1、M2的失配问题对比较器的输出性能的影响，降低了电路的失调性，提高了电路的输出稳定性和精确度。

[0063] 本申请实施例所提供的动态比较器包括前级差分放大电路101、后级输出电路102和非交叠信号产生电路103；非交叠信号产生电路103的第一输出端用于输出第一时钟信号，并与前级差分放大电路101中高端驱动管的控制端连接；非交叠信号产生电路103的第二输出端用于输出第二时钟信号，并与前级差分放大电路101中低端驱动管的控制端连接；第一时钟信号与第二时钟信号上升沿非交叠，以便令高端驱动管与低端驱动管不同时导通。

[0064] 可见，本申请采用非交叠的两个不同的时钟信号来分别驱动高端驱动管、低端驱动管，利用两个时钟信号的非交叠特性避免了高端驱动管与低端驱动管间的同时导通，有效避免了漏电流的产生，并且，也同时降低了后级输出电路102的反相器中NMOS管和PMOS管同时导通的时间，进一步降低了电路功耗，提高了产品经济效益。

[0065] 本申请实施例还公开了一种动态比较器的控制方法，动态比较器包括前级差分放大电路101、后级输出电路102和非交叠信号产生电路103；控制方法包括：

[0066] 利用非交叠信号产生电路103生成的第一时钟信号控制前级差分放大电路101中的高端驱动管的通断，利用非交叠信号产生电路103生成的第二时钟信号控制前级差分放大电路101中低端驱动管的通断；其中，第一时钟信号与第二时钟信号上升沿非交叠，以便令高端驱动管与低端驱动管不同时导通。

[0067] 关于上述前级差分放大电路101、后级输出电路102和非交叠信号产生电路103的具体内容，可参考前述关于动态比较器的详细介绍，这里就不再赘述。

[0068] 进一步地，作为一种具体实施例，第一时钟信号与第二时钟信号下降沿非交叠，以便令高端驱动管与低端驱动管不同时导通。

[0069] 在上述内容的基础上，具体地，高端驱动管高电平关断，低端驱动管高电平导通；在同一信号周期内，第一时钟信号的上升沿早于第二时钟信号的上升沿，第一时钟信号的下降沿晚于第二时钟信号的下降沿。

[0070] 可见，本申请实施例所公开的动态比较器的控制方法，采用非交叠的两个不同的时钟信号来分别驱动高端驱动管、低端驱动管，利用两个时钟信号的非交叠特性避免了高端驱动管与低端驱动管间的同时导通，有效避免了漏电流的产生，并且，也同时降低了后级输出电路的反相器中NMOS管和PMOS管同时导通的时间，进一步降低了电路功耗，提高了产品经济效益。

[0071] 本申请中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的设备而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。

[0072] 还需说明的是，在本申请文件中，诸如“第一”和“第二”之类的关系术语，仅仅用来将一个实体或者操作与另一个实体或者操作区分开来，而不一定要求或者暗示这些实体或者操作之间存在任何这种实际的关系或者顺序。此外，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

[0073] 以上对本申请所提供的技术方案进行了详细介绍。本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以对本申请进行若干改进和修饰，这些改进和修饰也落入本申请的保护范围内。