多层陶瓷电子组件及其制造方法

摘要

本发明提供一种多层陶瓷电子组件及其制造方法。制造多层陶瓷电子组件的方法包括：制备陶瓷生片；通过在所述陶瓷生片上涂敷用于内电极的膏形成内电极图案，所述膏包括包含锡的导电粉末；通过堆叠其上形成有所述内电极图案的所述陶瓷生片形成陶瓷多层结构；以及通过烧结所述陶瓷多层结构形成包括介电层和内电极的主体。基于所述导电粉末的总重量，锡的含量大于或等于约1.5wt％。在所述导电粉末的表面上形成包含锡的涂层，或所述导电粉末包含锡的合金。

权利要求

1.一种制造多层陶瓷电子组件的方法，所述方法包括：制备陶瓷生片；

通过在所述陶瓷生片上涂敷用于内电极的膏形成内电极图案，所述膏包括导电粉末，所述导电粉末包含锡；

通过堆叠其上形成有所述内电极图案的所述陶瓷生片形成陶瓷多层结构；以及通过烧结所述陶瓷多层结构形成包括介电层和内电极的主体，其中，基于所述导电粉末的总重量，锡的含量大于或等于1.5wt％，其中，在所述导电粉末的表面上形成有包含锡的涂层，或者所述导电粉末包含锡的合金。

2.如权利要求1所述的方法，其中，所述陶瓷生片具有等于或小于0.6μm的厚度，所述内电极图案具有等于或小于0.5μm的厚度。

3.如权利要求1所述的方法，其中，所述涂层形成在所述导电粉末的表面上，并且所述涂层还包含从铜、银、钯、铂、铑、铱和钌的组中选择的至少一种。

4.如权利要求1所述的方法，其中，所述涂层形成在所述导电粉末的表面上，并且所述涂层还包含从钨、钼、铬和钴的组中选择的至少一种。

5.如权利要求1所述的方法，其中，所述涂层形成在所述导电粉末的表面上，并且使用原子层沉积工艺形成所述涂层。

6.如权利要求1所述的方法，其中，所述导电粉末包含锡的合金，并且所述合金还包含从铜、银、钯、铂、铑、铱和钌的组中选择的至少一种。

7.如权利要求1所述的方法，其中，所述导电粉末包含锡的合金，并且所述合金还包含从钨、钼、铬和钴的组中选择的至少一种。

8.如权利要求1所述的方法，其中，所述导电粉末还包含硫，基于所述导电粉末的总含量，硫的含量为300ppm或更少。

9.如权利要求1所述的方法，其中，所述导电粉末包括镍粉末。

10.如权利要求1所述的方法，其中，所述主体具有等于或小于0.4mm的长度和等于或小于0.2mm的厚度。

11.一种使用权利要求1的方法制造的多层陶瓷电子组件，所述多层陶瓷电子组件包括：主体，包括介电层和内电极；以及

外电极，设置在所述主体上，

其中，所述内电极包括金属晶粒和复合层，所述复合层包围所述金属晶粒并包含镍和锡。

12.如权利要求11所述的多层陶瓷电子组件，其中，所述介电层具有等于或小于0.4μm的厚度，所述内电极具有等于或小于0.4μm的厚度。

13.如权利要求11所述的多层陶瓷电子组件，其中，包含镍和锡的所述复合层具有在

1nm至15nm的范围内的厚度。

14.如权利要求11所述的多层陶瓷电子组件，其中，所述金属晶粒是镍晶粒。

15.如权利要求11所述的多层陶瓷电子组件，其中，85％≤C，其中C是其上实际形成有所述内电极的部分的长度与所述内电极的整体长度的比率。

16.如权利要求11所述的多层陶瓷电子组件，其中，包含锡和镍的所述复合层大体上包围至少一个金属晶粒。

17.一种多层陶瓷电子组件，包括：

主体，包括介电层和内电极；以及

外电极，设置在所述主体上并且连接到所述内电极，其中，所述内电极包括镍和复合层，所述复合层包含镍和锡，其中，在所述内电极中，基于所述内电极的总重量，锡的含量大于或等于1.5wt％。

18.如权利要求17所述的多层陶瓷电子组件，其中，所述复合层还包含从铜、银、钯、铂、铑、铱和钌的组中选择的至少一种。

19.如权利要求17所述的多层陶瓷电子组件，其中，所述复合层还包含从钨、钼、铬和钴的组中选择的至少一种。

20.如权利要求17所述的多层陶瓷电子组件，其中，所述内电极利用包括导电粉末的膏制成，并且所述内电极还包含硫，基于所述导电粉末的总含量，硫的含量为300ppm或更少。

说明书

多层陶瓷电子组件及其制造方法

[0001] 本申请要求于2018年8月23日在韩国知识产权局提交的第10-2018-0098608号韩国专利申请的优先权的权益，该韩国专利申请的公开内容通过引用被全部包含于此。

技术领域

[0002] 本公开涉及一种多层陶瓷电子组件及其制造方法。

背景技术

[0003] 通常，使用陶瓷材料的电子组件(例如，电容器、电感器、压电元件、变阻器或热敏电阻)包括利用陶瓷材料形成的主体、形成在主体中的内电极以及安装在主体的表面上以连接到内电极的外电极。

[0004] 多层陶瓷电子组件中的多层陶瓷电容器包括堆叠的多个介电层、设置为在介电层两侧彼此面对的内电极以及电连接到内电极的外电极。

[0005] 多层陶瓷电容器可以是小型化的，具有高容量并且可有利于且易于进行安装，因此，多层陶瓷电容器已经被广泛用作诸如计算机、个人数字助理(PDA)和蜂窝电话的移动通信装置中的组件。

[0006] 最近，随着电气装置和电子装置产业中的高容量、轻量、纤薄、紧凑和小巧，因此需要小型化、高容量和超高容量的电子组件。

[0007] 特别地，随着多层陶瓷电容器的高容量和小型化，需要一种用于使每单位体积的电容最大化的技术。

[0008] 因此，就内电极来说，需要通过在实现最大面积的同时使体积最小化并增加堆叠的片的数量来提供高容量。

[0009] 然而，随着内电极纤薄化，厚度与面积的比率降低以增加烧结驱动力，因此，电极断开和电极结块的增加会是严重的。

[0010] 因此，为了实现高容量的多层陶瓷电容器，需要一种制造具有高可靠性的小型化和高容量的多层陶瓷电容器的方法，该方法避免在形成纤薄的内电极时可能发生的电极断开和电极结块。

发明内容

[0011] 本公开的一方面可提供一种制造具有高可靠性的小型化和高容量的多层陶瓷电容器的方法，在该方法中避免了电极断开和电极结块。

[0012] 根据本公开的一方面，一种制造多层陶瓷电子组件的方法包括：制备陶瓷生片；通过在所述陶瓷生片上涂敷用于内电极的膏形成内电极图案，所述膏包括包含锡(Sn)的导电粉末；通过堆叠其上形成有内电极图案的陶瓷生片形成陶瓷多层结构；以及通过烧结所述陶瓷多层结构形成主体，所述主体包括介电层和内电极。基于所述导电粉末的总重量，锡(Sn)的含量大于或等于约1.5wt％，并且在所述导电粉末的表面上形成有涂层，所述涂层包含锡(Sn)，或者所述导电粉末包含锡(Sn)的合金。

[0013] 根据本公开的另一方面，一种使用如上所述的方法制造的多层陶瓷电子组件可包括主体以及外电极，所述主体包括介电层和内电极，所述外电极设置在所述主体上，其中，所述内电极包括镍(Ni)晶粒以及复合层，所述复合层包围所述镍(Ni)晶粒并且包含镍(Ni)和锡(Sn)。

[0014] 根据本公开的另一方面，一种多层陶瓷电子组件包括：主体，包括介电层和内电极；以及外电极，设置在所述主体上并且连接到所述内电极，其中，所述内电极包括镍(Ni)和复合层，所述复合层包含镍(Ni)和锡(Sn)。其中，在所述内电极中，基于所述内电极的总重量，锡(Sn)的含量大于或等于约1.5wt％。

附图说明

[0015] 通过以下结合附图的详细描述，将更清楚地理解本公开的以上和其他方面、特征和优点，其中：

[0016] 图1是示出根据基于导电粉末的总重量的包括在涂层中的锡(Sn)的含量的变化的热收缩行为的对比的图表；

[0017] 图2A和图2B是示出在其上形成有内电极图案的陶瓷生片的示意图；

[0018] 图3是使用根据本公开的示例性实施例的制造多层陶瓷电子组件的方法制造的多层陶瓷电子组件的示意性透视图；

[0019] 图4是沿图3的线I-I'截取的截面图；和

[0020] 图5是图4的部分“A”的放大图。

具体实施方式

[0021] 在下文中，现在将参照附图详细描述本公开的示例性实施例。

[0022] 在附图中，X方向可被定义为第一方向、L方向、长度方向或纵向方向，Y方向可被定义为第二方向、W方向或宽度方向，以及Z方向可被定义为第三方向、T方向或厚度方向。

[0023] 图1是示出根据基于导电粉末的总重量的包含在涂层中的锡(Sn)的含量的变化的热收缩行为的对比的图表。

[0024] 图2A和图2B是示出在其上形成有内电极图案的陶瓷生片的示意图。

[0025] 图3是使用根据本公开的示例性实施例的制造多层陶瓷电子组件的方法制造的多层陶瓷电子组件的示意性透视图。

[0026] 图4是沿图3的线I-I'截取的截面图。

[0027] 图5是图4的部分“A”的放大图。

[0028] 在下文中，参照图1至图5详细描述根据本公开的示例性实施例的制造多层陶瓷电子组件的方法和使用该方法制造的多层陶瓷电子组件。

[0029] 制造多层陶瓷电子组件的方法

[0030] 根据本公开的示例性实施例的制造多层陶瓷电子组件的方法可包括：制备陶瓷生片；通过在陶瓷生片上涂敷用于内电极的膏形成内电极图案，膏包括导电粉末，导电粉末包括形成在其表面上并且包含锡(Sn)的涂层，或者导电粉末包含合金形式的锡(Sn)；通过堆叠其上形成有内电极图案的陶瓷生片形成陶瓷多层结构；以及通过烧结陶瓷多层结构形成主体，主体包括介电层和内电极，其中，基于导电粉末的总重量，锡(Sn)的含量大于或等于约1.5wt％。

[0031] 制备陶瓷生片

[0032] 制备包括陶瓷粉末的陶瓷生片。

[0033] 可通过如下方法制备陶瓷生片：混合陶瓷粉末、粘合剂和溶剂等以制备浆料，并使用刮刀将浆料形成为具有几微米厚度的片的形式。然后，可烧结陶瓷生片以形成一个介电层111(如图4所示)。

[0034] 陶瓷生片可具有等于或小于0.6μm的厚度，因此，在烧结之后，介电层可具有等于或小于0.4μm的厚度。

[0035] 根据本公开的示例性实施例，即使介电层和内电极非常薄，也可有效地防止电极断开和电极结块的增加，因此，可形成厚度等于或小于0.4μm的介电层。

[0036] 形成内电极图案

[0037] 可通过在陶瓷生片上涂敷用于内电极的膏来形成内电极图案，膏包括导电粉末，导电粉末包括形成在其表面上并且包含锡(Sn)的涂层，或者导电粉末包含合金形式的锡(Sn)。基于导电粉末的总重量，锡(Sn)的含量可大于或等于约1.5wt％。

[0038] 可使用丝网印刷法或凹版印刷法形成内电极图案。

[0039] 由于内电极膏和陶瓷生片之间的烧结温度差，会存在诸如电极断开和电极结块的各种问题。特别是，随着内电极的厚度减小，出现问题的概率逐渐增大。

[0040] 为了克服诸如电极断开和电极结块的问题，虽然已经开发了一种分散陶瓷材料以延迟导电粉末的烧结的方法，但是存在取决于陶瓷材料的分散状态的局部问题，并且需要包括大量的陶瓷材料和有机材料以获得明显的效果。

[0041] 在塑化期间，用于提高片强度的一些有机材料可残存为残余碳(结晶碳)，这导致诸如电极结块和介电层的不均匀烧结的问题。虽然这些问题可通过工艺优化部分地被克服，但是随着内电极和介电层的纤薄化仅使用工艺优化可能难以克服所述问题。

[0042] 根据本公开的示例性实施例，包括形成在其表面上并且包含锡(Sn)的涂层的导电粉末不管分散性如何都可防止导电粉末之间的接触以延迟烧结，并且包含合金形式的锡(Sn)的导电粉末不管分散性如何也可延迟烧结。

[0043] 当使用不含锡(Sn)的导电粉末时，存在对在电极表面上产生残余碳(结晶碳)(观察到像绞纱一样)以导致诸如电极结块和介电层的不均匀烧结的问题的担忧，但是，根据本公开的示例性实施例，包括形成在其表面上并且包含锡(Sn)的涂层的导电粉末或包含合金形式的锡(Sn)的导电粉末可防止在塑化期间由于导电粉末的脱氢催化剂的作用而形成残余碳(结晶碳)。

[0044] 在导电粉末中锡(Sn)几乎不固溶，但是具有与导电粉末的良好的润湿性和低熔点，因此，在烧结工序期间，锡(Sn)可在内电极的晶粒的表面上增厚以形成包含镍(Ni)和锡(Sn)的复合层，从而防止晶粒生长。

[0045] 因此，根据本公开的示例性实施例，可防止电极断开和电极结块的增加，特别地，即使介电层和内电极非常薄，也可有效地防止电极断开和电极结块的增加。

[0046] 如图5所示，在烧结工序期间，锡(Sn)在内电极的金属晶粒121a的表面上增厚，以形成包含镍(Ni)和锡(Sn)的复合层121b，从而防止晶粒生长。

[0047] 图1是示出不含锡(Sn)的导电粉末(对比示例1)、基于导电粉末的总重量的涂层的锡(Sn)含量为0.2wt％的导电粉末(对比示例2)和基于导电粉末的总重量的涂层的锡(Sn)含量为1.5wt％的导电粉末(发明示例1)的热收缩行为的对比的图表。

[0048] 如图1所示，随着基于导电粉末的总重量的涂层的锡(Sn)含量增大，收缩开始的温度增大。然而，对比示例2具有小于1.5wt％的锡(Sn)含量，并且具有与对比示例1差别不大的收缩开始温度，因此具有不明显的效果。另一方面，可以看出，与对比示例1相比，基于导电粉末的总重量的涂层的锡(Sn)含量为1.5wt％的发明示例1具有非常高的收缩开始的温度。在这里所述的收缩开始的温度指的是明显收缩开始的温度。例如，在图1中，可将dL/L0为大约-5.0％时的温度视为收缩开始的温度。

[0049] 因此，基于导电粉末的总重量，涂层的锡(Sn)含量可大于或等于约1.5wt％。可不需要限制基于导电粉末的总重量，涂层的锡(Sn)含量的上限值，但是上限值可等于或小于4.0wt％。

[0050] 内电极图案可具有等于或小于0.5μm的厚度，因此，在烧结之后，内电极可具有等于或小于0.4μm的厚度。根据本公开的示例性实施例，即使介电层和内电极非常薄，也可有效地防止电极断开和电极结块的增加，因此，可形成具有等于或小于0.4μm的厚度的内电极。

[0051] 形成在导电粉末的表面上的包含锡(Sn)的涂层还可包含铜(Cu)、银(Ag)、钯(Pd)、铂(Pt)、铑(Rh)、铱(Ir)和钌(Ru)中的一种或更多种。

[0052] 包含合金形式的锡(Sn)的导电粉末还可包含铜(Cu)、银(Ag)、钯(Pd)、铂(Pt)、铑(Rh)、铱(Ir)和钌(Ru)中的一种或更多种。例如，铜(Cu)、银(Ag)、钯(Pd)、铂(Pt)、铑(Rh)、铱(Ir)和钌(Ru)可呈合金形式。

[0053] 形成在导电粉末的表面上的包含锡(Sn)的涂层还可包含钨(W)、钼(Mo)、铬(Cr)和钴(Co)中的一种或更多种。

[0054] 包含合金形式的锡(Sn)的导电粉末还可包含钨(W)、钼(Mo)、铬(Cr)和钴(Co)中的一种或更多种。

[0055] W、Mo、Cr和Co具有高熔点，因此，可进一步增强防止晶粒因低熔点的锡(Sn)而生长的效果。

[0056] 可使用原子层沉积(ALD)工艺形成形成在导电粉末的表面上的包含锡(Sn)的涂层。

[0057] 与化学覆盖薄膜的传统的沉积技术不同，原子层沉积(ALD)工艺是一种在半导体加工期间在基板的表面上沉积薄膜或钝化层的技术并且是一种逐个堆叠原子层以生长薄膜的技术。有利的是，原子层沉积(ALD)工艺具有优异的台阶覆盖性(step-coverage)，容易调节薄膜的厚度并且容易形成均匀的薄膜。

[0058] 可使用原子层沉积(ALD)工艺形成形成在导电粉末的表面上的包含锡(Sn)的涂层，因此，可形成致密且均匀的包含锡(Sn)的涂层。

[0059] 用于内电极的膏还可包含硫(S)，基于导电粉末的总含量，硫(S)的含量可为300ppm(即，百万分之三百)或更少(不包括0)。

[0060] 通常，用于形成内电极的导电膏可包含作为收缩缓凝剂的硫(S)，但是当S的含量大于300ppm时，可能存在对非均匀地形成包含镍(Ni)和锡(Sn)的复合层的担忧。

[0061] 通常，用于内电极的导电膏可包含用作收缩缓凝剂的硫(S)，但是当S的含量大于300ppm时，不能均匀地形成包含镍(Ni)和锡(Sn)的复合层。

[0062] 导电粉末可以包括镍(Ni)粉末，镍(Ni)粉末具有高于锡(Sn)的熔点。

[0063] 形成陶瓷多层结构

[0064] 可堆叠其上形成有内电极图案的陶瓷生片，以形成陶瓷多层结构。

[0065] 在这种情况下，可在堆叠方向上对陶瓷多层结构加压并压制陶瓷多层结构。

[0066] 然后，可针对对应于一个电容器的每个区域切割陶瓷多层结构，以形成片(chip)。

[0067] 在这种情况下，可切割陶瓷多层结构以通过陶瓷多层结构的侧表面交替地暴露内电极图案的端部。因此，如图2A和图2B中所示出的，在烧结之后内电极图案P1形成为陶瓷生片S上的第一内电极121的陶瓷生片(图2A)以及在烧结之后内电极图案P2形成为陶瓷生片S上的第二内电极122的陶瓷生片(图2B)可交替地堆叠。

[0068] 形成主体

[0069] 可烧结陶瓷多层结构，以形成包括介电层和内电极的主体。

[0070] 可在还原条件下执行烧结工艺。可在调节加热速率的同时执行烧结工艺，但是本公开不限于此，并且在这种情况下，在700℃或更低的温度下，加热速率可以是30℃/60s至50℃/60s。

[0071] 然后，可形成外电极以覆盖主体的侧表面并且电连接到通过主体的侧表面暴露的内电极。然后，可在外电极的表面上形成利用Ni、Sn等形成的镀层。

[0072] 可不需要具体限制主体的尺寸。

[0073] 然而，为了同时实现小型化和高容量，需要使介电层和内电极变薄以增加堆叠数量，从而显著增强防止根据本公开的尺寸等于或小于0402(0.4mm×0.2mm)的多层陶瓷电子组件中的电极断开和电极结块的增加的效果。因此，主体可具有等于或小于0.4mm的长度和等于或小于0.2mm的厚度。

[0074] 多层陶瓷电子组件

[0075] 使用根据本公开的示例性实施例的前述制造多层陶瓷电子组件的方法制造的多层陶瓷电子组件100可包括主体110以及设置在主体110上的外电极131和132，主体110包括介电层111、内电极121和122，在这种情况下，内电极121和122可包括金属晶粒121a以及复合层121b，复合层121b包围金属晶粒121a并且包含镍(Ni)和锡(Sn)。

[0076] 主体110可按照介电层111与内电极121和122交替堆叠的方式构造。

[0077] 主体110的详细形状不受具体限制，但是，如附图中所示出的，主体110可具有六面体形状或与其相似的形状。由于在烧结工序期间包括在主体110中的陶瓷粉末的收缩，因此主体110可具有大体上的六面体形状，而不是具有完全直线的六面体形状。

[0078] 主体110可包括：第一表面1和第二表面2，在厚度方向(Z方向)上彼此面对；第三表面3和第四表面4，连接到第一表面1和第二表面2并且在长度方向(X方向)上彼此面对；以及第五表面5和第六表面6，连接到第一表面1和第二表面2、连接到第三表面3和第四表面4并且在宽度方向(Y方向)上彼此面对。

[0079] 形成主体110的多个介电层111可处于烧结状态，并且可按照在不使用扫描电子显微镜(SEM)的情况下难以查看到相邻介电层111之间的边界的方式彼此成为一体。

[0080] 只要能够获得足够的电容，介电层111的材料不受具体限制，并且介电层111的材料可以是(例如)钛酸钡(BaTiO3)粉末。根据本公开的目的，可通过将各种陶瓷添加剂、有机溶剂、塑化剂、粘合剂、分散剂等添加到诸如钛酸钡(BaTiO3)的粉末中来形成用于形成介电层111的材料。

[0081] 主体110可包括覆盖层112，覆盖层112形成在主体110的上部和下部中的每处，即，形成在主体110的厚度方向(Z方向)上的相对的端部处，并且通过堆叠介电层(而没有内电极)而形成覆盖层112。覆盖层112可保持电容器相对于外部冲击的可靠性。

[0082] 可不需要具体限制覆盖层112的厚度。然而，为了容易地实现电容器组件的小型化和高容量，覆盖层112可具有等于或小于20μm的厚度。

[0083] 可不需要具体限制介电层111的厚度。

[0084] 然而，根据本公开，即使介电层和内电极非常薄，也可有效地防止电极断开和电极结块的增加，因此，介电层111可具有等于或小于0.4μm的厚度，以易于实现电容器组件的小型化和高容量。

[0085] 介电层111的厚度可指设置在第一内电极121和第二内电极122之间的介电层111的平均厚度。

[0086] 可通过使用扫描电子显微镜(SEM)扫描主体110在长度-厚度(L-T)方向上的截面的图像来测量介电层111的平均厚度。

[0087] 例如，对于从在主体110的在长度-厚度(L-T)方向上的截面(在主体110的宽度方向的中央部分处被切割并且使用扫描电子显微镜(SEM)进行扫描)的图像提取的任意介电层，可在长度方向上以等距间隔分开的30个点处测量厚度以测量平均值。

[0088] 可在以等距间隔分开的30个点处(指第一内电极121和第二内电极122彼此叠置的电容形成部分)测量厚度。

[0089] 然后，可交替地堆叠内电极121和122与介电层，并且内电极121和122可包括第一内电极121和第二内电极122。第一内电极121和第二内电极122可交替地设置为在介电层111的两侧彼此面对以构成主体110，并且可分别通过主体110的第三表面3和第四表面4暴露。

[0090] 在这种情况下，第一内电极121和第二内电极122可通过设置在这二者之间的介电层111而彼此电分开。

[0091] 可使用丝网印刷法、凹版印刷法等来印刷导电膏，但是本公开不限于此。

[0092] 在下文中，参照图5描述第一内电极121，可以以相同的方式应用于第二内电极122。

[0093] 第一内电极121可包括金属晶粒121a以及包围金属晶粒并且包含镍(Ni)和锡(Sn)的复合层121b。包含镍(Ni)和锡(Sn)的复合层121b可大体上完全包围至少一个金属晶粒121a。在内电极中，基于内电极的总重量，锡(Sn)的含量可大于或等于约1.5wt％。此外，基于内电极的总重量，锡(Sn)含量的上限值可等于或小于约4.0wt％。

[0094] 金属晶粒121a可形成为像通过均匀地布置金属原子制成的多面体一样。包含镍(Ni)和锡(Sn)的复合层121b可包围金属晶粒121a。即，包含镍(Ni)和锡(Sn)的复合层121b可存在于金属晶界处。包含镍(Ni)和锡(Sn)的复合层121b可防止金属晶粒121a向外生长，以防止内电极断开并且防止内电极结块。

[0095] 当其上实际形成有内电极的部分的长度与内电极的整体长度的比率被定义为内电极的连接性C时，包含镍(Ni)和锡(Sn)的复合层121b可防止金属晶粒121a向外生长，使得第一内电极121可满足85％≤C。

[0096] 包含镍(Ni)和锡(Sn)的复合层121b可具有1nm至15nm的厚度。

[0097] 当包含镍(Ni)和锡(Sn)的复合层121b的厚度小于1nm时，可能无法充分地防止金属晶粒向外生长，并且当复合层121b的厚度大于15nm时，包含镍(Ni)和锡(Sn)的复合层121b的厚度可能不是均匀的，因此，会降低防止金属晶粒向外生长的效果。

[0098] 金属晶粒121a可以是镍(Ni)晶粒。

[0099] 可不需要具体限制第一内电极121和第二内电极122的厚度。

[0100] 然而，即使介电层和内电极非常薄，也可有效地防止电极断开和电极结块的增加，因此，第一内电极121和第二内电极122可具有等于或小于0.4μm的厚度以容易实现电容器组件的小型化和高容量。

[0101] 第一内电极121和第二内电极122的厚度可指第一内电极121和第二内电极122的平均厚度。

[0102] 可通过使用扫描电子显微镜(SEM)扫描主体110在长度-厚度(L-T)方向上的截面的图像来测量第一内电极121和第二内电极122的平均厚度。

[0103] 例如，对于从在主体110的在长度-厚度(L-T)方向上的截面(在主体110的宽度方向的中央部分处被切割并且使用扫描电子显微镜(SEM)进行扫描)的图像中提取的任意的第一内电极121和第二内电极122，可在长度方向上的以等距间隔分开的30个点处测量厚度以测量平均值。

[0104] 可在以等距间隔分开的30个点处(指第一内电极121和第二内电极122彼此叠置的电容形成部分)测量厚度。

[0105] 外电极131和132可设置在主体110上，并且可连接到内电极121和122。如图4中所示出的，电容器组件100可包括第一内电极121和第二内电极122以及分别连接到第一内电极121和第二内电极122的第一外电极131和第二外电极132。根据本实施例，虽然描述了电容器组件100包括两个外电极131和132的结构，但是外电极131和132的数量、形状等可根据内电极121和122的形状或其他目标而改变。

[0106] 外电极131和132可由任何材料(诸如金属)形成，只要该材料具有导电性即可，可考虑电特性、结构稳定性等来确定详细的材料，并且外电极131和132可具有多层结构。

[0107] 例如，外电极131可包括设置在主体110上的电极层131a和形成在电极层131a上的镀层131b，外电极132可包括设置在主体110上的电极层132a和形成在电极层132a上的镀层132b。

[0108] 作为电极层131a和电极层132a的更详细的示例，电极层131a和电极层132a可以是包括导电金属和玻璃的烧结电极，并且在这种情况下，导电金属可以是Cu。此外，电极层131a和电极层132a可以是包括多个金属颗粒和导电树脂的树脂基电极。

[0109] 作为镀层131b和镀层132b的更详细的示例，镀层131b和镀层132b可以是镍(Ni)镀层或锡(Sn)镀层，可以以镍(Ni)镀层和锡(Sn)镀层按顺序形成在电极层131a和电极层132a上的方式形成，或者可包括多个镍(Ni)镀层和/或多个锡(Sn)镀层。

[0110] 可不需要具体限制多层陶瓷电子组件的尺寸。

[0111] 然而，为了同时实现小型化和高容量，需要减小介电层和内电极的厚度并且需要增加其堆叠数量，从而在尺寸等于或小于0402(0.4mm×0.2mm)的多层陶瓷电子组件中显著地增强根据本公开的防止电极断开和电极结块的增加的效果。因此，多层陶瓷电子组件可具有等于或小于0.4mm的长度和等于或小于0.2mm的厚度。

[0112] 如上所述，根据本公开，使用用于内电极的膏，膏包括导电粉末，导电粉末包括形成在其表面上并且包含锡(Sn)的涂层或者导电粉末包含合金形式的锡(Sn)，因此，可防止内电极结块和内电极断开。

[0113] 虽然上面已经示出和描述了示例性实施例，但是对于本领域技术人员来说显而易见的是，在不脱离由所附权利要求限定的本公开的范围的情况下，可进行修改和变型。