具有自对准源区的功率半导体器件

摘要

功率半导体器件具有半导体本体，半导体本体耦合到第一负载端子和第二负载端子并配置成在端子间传导负载电流，功率半导体器件还包括沿竖直方向延伸到半导体本体中的第一沟槽和第二沟槽，两个沟槽包括相应沟槽侧壁，彼此面对的沟槽侧壁沿第一横向方向横向限定台面区；相应沟槽电极；针对竖直方向从半导体本体的表面突出至少50nm的突出距离的相应沟槽部分，沟槽电极延伸到突出沟槽部分中；第一导电类型的源区和第二导电类型的本体区，两个区布置在与第一沟槽的沟槽侧壁相邻的台面区中，第一沟槽配置用于在本体区中引起反型沟道以控制台面区中的负载电流，源区与两个沟槽侧壁中的仅一个相邻布置并沿第一横向方向从两个沟槽侧壁中的另一个在空间上移位。

权利要求

1.一种形成功率半导体器件（1）的方法（2），包括：

-提供具有半导体本体表面（100）的半导体本体（10）；

-在半导体本体表面（100）上方形成（20）辅助层（19），辅助层（19）耦合到半导体本体（10）并具有辅助层表面（190）；

-形成（21）多个沟槽（14、15），沟槽（14、15）从辅助层表面（190）沿竖直方向（Z）延伸穿过辅助层（19）到半导体本体（10）中，其中沟槽中的两个相邻沟槽（14、15）的彼此面对的两个沟槽侧壁（144、154）沿第一横向方向（X）横向限定半导体本体（10）的台面区（105），其中两个相邻沟槽（14、15）包括针对竖直方向（Z）从半导体本体表面（100）突出至少50nm的突出距离（A）的相应沟槽部分（149、159）；

-用至少一种沟槽填充材料填充（22、23）沟槽（14、15）；

-平坦化至少一种沟槽填充材料以暴露辅助层（19）；

-至少部分地移除（24）辅助层（19），同时维持包括至少一种沟槽填充材料（142、152）的突出沟槽部分（149、159）；

-使台面区（105）经受用于在台面区（105）中形成半导体分区（101）的注入处理步骤（25），其中注入（251）相对于竖直方向（Z）倾斜至少10°的角度，并且其中相邻沟槽（14、15）的突出沟槽部分（149、159）在倾斜注入期间至少部分地用作掩模。

2.根据权利要求1所述的方法（2），其中，执行所述注入（251）使得所述半导体分区（101）与所述两个沟槽侧壁中的仅一个（144）相邻布置，并且沿所述第一横向方向（X）与所述两个沟槽侧壁中的另一个（154）在空间上移位。

3.根据前述权利要求之一所述的方法（2），其中，所述半导体分区（101）延伸不超过沿所述第一横向方向（X）的所述台面区（105）的宽度的80％。

4.根据前述权利要求之一所述的方法（2），其中，所述半导体分区（101）是第一导电类型的源区（101），所述方法（2）还包括：-在所述台面区（105）中形成第二导电类型的半导体本体区（102），其中使第二导电类型的半导体本体区（102）经受所述注入（251）。

5.根据权利要求4所述的方法（2），其中，所述半导体本体区（102）沿所述第一横向方向（X）上的所述台面区（105）的整个宽度延伸，并且被布置成与两个所述沟槽侧壁（144、154）接触。

6.根据前述权利要求之一所述的方法（2），其中，所述注入（251）被执行成不使与所述两个沟槽侧壁中的另一个（154）相邻的所述台面区（105）的子部分经受所述注入（251）。

7.根据前述权利要求之一所述的方法（2），其中，用至少一种沟槽填充材料填充（22、

23）沟槽（14、15）包括在所述沟槽（14、15）中形成沟槽电极（141、151），其中所述沟槽电极（141、151）形成突出沟槽部分（149、159）的一部分并且针对竖直方向从半导体本体表面（100）突出至少50nm。

8.根据前述权利要求之一所述的方法（2），还包括在至少部分地移除（24）辅助层（19）之后并且在执行用于形成半导体分区（101）的所述注入（251）之前：-用绝缘材料（194）覆盖突出沟槽部分（149、159）。

9.根据前述权利要求之一所述的方法，还包括：

-在相邻沟槽（14、15）之间形成沿竖直方向（Z）延伸到台面区（105）中或延伸到半导体本体表面（100）的接触槽（111）。

10.根据权利要求9所述的方法（2），其中，形成接触槽（111）包括：

-形成（26）与突出沟槽部分（149、159）横向相邻的间隔物元件（18）。

11.根据权利要求10所述的方法（2），其中，所述间隔物元件（18）通过关于突出沟槽部分（149、159）的自对准过程来形成（26）。

12.根据权利要求10或11所述的方法（2），还包括：

-在突出沟槽部分（149、159）上方形成（27）中间绝缘层（17），其中形成接触槽（111）包括用于使开口（171）穿过中间绝缘层（17）的至少一个蚀刻处理步骤，所述开口（171）由间隔物元件（18）横向限定并延伸到台面区（105）中，从而形成接触槽（111）。

13.根据权利要求12所述的方法（2），还包括：

-通过在中间绝缘层（17）上方沉积导电材料来形成功率半导体器件（1）的第一负载端子（11），所述导电材料延伸到接触槽（111）中以便与半导体分区（101）电接触。

14.根据前述权利要求之一所述的方法（2），其中，两个相邻沟槽（14、15）被形成为-具有沟槽电极（141）的控制沟槽（14），其被配置用于在台面区（105）中引起反型沟道以控制台面区（105）中的负载电流；和-具有沟槽电极（151）的源沟槽（15），其电连接到与控制电极（141）的电位不同的电位。

15.根据前述权利要求之一所述的方法，其中，

-辅助层（19）包括与半导体本体表面（100）接触的第一子层（191）和在所述第一子层（191）上方的第二子层（192），并且可选地，其中所述第二子层（192）包括氮化硅（SiN）和/或其中所述第二子层（192）具有竖直方向（Z）上的至少50nm的厚度；和/或其中-在用于形成半导体分区（101）的所述注入（251）期间仅使用突出沟槽部分（149、159）而不使用附加的掩模；和/或其中-间隔物元件（18）包括氮化硅（SiN）；和/或其中

-根据自对准过程形成（26）间隔物元件（18）包括保形沉积处理步骤和随后的各向异性蚀刻处理步骤。

16.一种功率半导体器件（1），具有半导体本体（10），所述半导体本体（10）耦合到第一负载端子（11）和第二负载端子（12）并且被配置成在所述端子（11、12）之间传导负载电流，其中所述功率半导体器件（1）还包括：-沿竖直方向（Z）延伸到半导体本体（10）中的第一沟槽（14）和第二沟槽（15），其中两个沟槽（14、15）包括：-相应沟槽侧壁（144、154），其中彼此面对的沟槽侧壁（144、154）沿第一横向方向（X）横向限定半导体本体（10）的台面区（105）；

-相应沟槽电极（141、151）；

-相应沟槽部分（149、159），其针对竖直方向（Z）从半导体本体（10）的表面（100）突出至少50nm的突出距离（A），其中沟槽电极（141、151）延伸到突出沟槽部分（149、159）中；

-第一导电类型的源区（101）和第二导电类型的半导体本体区（102），两个区（101、102）布置在与第一沟槽（14）的沟槽侧壁（144）相邻的台面区（105）中，其中第一沟槽（14）被配置用于在本体区（102）中引起反型沟道以控制台面区（105）中的负载电流，其中源区（101）与两个沟槽侧壁中的仅一个（144）相邻布置并且沿第一横向方向（X）从两个沟槽侧壁中的另一个（154）在空间上移位。

17.根据权利要求16所述的功率半导体器件（1），还包括：

-中间绝缘层（17），布置在突出沟槽部分（149、159）上方并且关于竖直方向（Z）在半导体本体（10）和第一负载端子（11）的导电层（112）之间；和-关于第一横向方向（X）在沟槽（14、15）之间的接触槽（111），其用导电材料填充，并且沿竖直方向（Z）从导电层（112）延伸穿过中间绝缘层（19）到台面区（105）中或到半导体本体表面（100），以便与源区（101）和半导体本体区（102）两者电接触。

18.根据权利要求17所述的功率半导体器件（1），其中，所述接触槽（111）和延伸到突出沟槽部分（149、159）中的所述沟槽电极（141、151）的部分具有竖直方向（Z）上的至少50nm的共同延伸范围。

19.根据权利要求17或18所述的功率半导体器件（1），其中，所述接触槽（111）延伸到台面区（105）中，将台面区（105）分成第一横向部分（1051）和第二横向部分（1052），所述第一横向部分（1051）关于第一横向方向（X）布置在第一沟槽（14）和接触槽（111）之间，并且所述第二横向部分（1052）关于第一横向方向（X）布置在第二沟槽（15）和接触槽（111）之间，其中源区（101）仅延伸到第一横向部分（1051）中而不到第二横向部分（1052）中。

20.根据权利要求17、18或19所述的功率半导体器件（1），其中，所述接触槽（111）被布置成与间隔物元件（18）接触，所述间隔物元件（18）与突出沟槽部分（149、159）横向相邻定位。

说明书

具有自对准源区的功率半导体器件

技术领域

[0001] 本说明书涉及功率半导体器件的实施例以及处理功率半导体器件的方法的实施例。特别地，本说明书涉及新的源区形成过程的各方面和对应器件。

背景技术

[0002] 汽车、消费者和工业应用中的现代设备的诸如转换电能和驱动电动机或电机器的许多功能依赖于功率半导体开关。例如，仅举几个例子，绝缘栅双极晶体管（IGBT）、金属氧化物半导体场效应晶体管（MOSFET）和二极管已经用于各种应用，包括但不限于功率转换器和电源中的开关。

[0003] 功率半导体器件通常包括半导体本体，半导体本体被配置为沿器件的两个负载端子之间的负载电流路径传导负载电流。此外，负载电流路径可以通过有时称为栅电极的绝缘电极来控制。

[0004] 例如，在从例如驱动器单元接收到对应的控制信号时，控制电极可以将功率半导体器件设置为导通状态和截止状态之一。在一些情况下，栅电极可以包括在功率半导体开关的沟槽内，其中沟槽可以表现出例如条带配置或针状配置。

[0005] 通常期望使例如开关损耗（功率半导体器件的导通状态期间的导通状态损耗和截止状态期间的关断状态损耗）的损耗保持为低。

[0006] 此外，功率半导体器件通常应表现出高可靠性。为此，期望掺杂半导体区例如就其位置而言的准确形成。

发明内容

[0007] 根据一个实施例，一种形成功率半导体器件的方法包括：提供具有半导体本体表面的半导体本体；在半导体本体表面上方形成辅助层，辅助层耦合到半导体本体并具有辅助层表面；形成多个沟槽，沟槽从辅助层表面沿竖直方向延伸穿过辅助层到半导体本体中，其中沟槽中的两个相邻沟槽的彼此面对的两个沟槽侧壁沿第一横向方向横向限定半导体本体的台面区，其中两个相邻沟槽包括针对竖直方向从半导体本体表面突出至少50nm的突出距离的相应沟槽部分；用至少一种沟槽填充材料填充沟槽；平坦化至少一种沟槽填充材料以暴露辅助层；至少部分地移除辅助层，同时维持包括至少一种沟槽填充材料的突出沟槽部分；使台面区经受用于在台面区中形成半导体分区的注入处理步骤，其中注入相对于竖直方向倾斜至少10°的角度，并且其中相邻沟槽的突出沟槽部分在倾斜注入期间至少部分地用作掩模。

[0008] 根据另一实施例，一种功率半导体器件包括半导体本体，半导体本体耦合到第一负载端子和第二负载端子并且被配置成在所述端子之间传导负载电流，其中功率半导体器件还包括：沿竖直方向延伸到半导体本体中的第一沟槽和第二沟槽，其中两个沟槽包括：相应沟槽侧壁，其中彼此面对的沟槽侧壁沿第一横向方向横向限定半导体本体的台面区；相应沟槽电极；相应沟槽部分，其针对竖直方向从半导体本体的表面突出至少50nm的突出距离，其中沟槽电极延伸到突出沟槽部分中；第一导电类型的源区和第二导电类型的半导体本体区，两个区布置在与第一沟槽的沟槽侧壁相邻的台面区中，其中第一沟槽被配置用于在本体区中引起反型沟道以控制台面区中的负载电流，其中源区与两个沟槽侧壁中的仅一个相邻布置并且沿第一横向方向从两个沟槽侧壁中的另一个在空间上移位（displace）。

[0009] 在阅读以下详细描述并查看附图后，本领域技术人员将认识到附加的特征和优点。

附图说明

[0010] 附图中的部分不一定按比例绘制，而是着重于图示本发明的原理。此外，在附图中，相同的附图标记表示对应的部分。在图中：图1A-D示意性且示例性地图示了根据一个或多个实施例的处理功率半导体器件的方
法；
图2A示意性且示例性地图示了根据一个或多个实施例的功率半导体器件的竖直截面
的一部分；
图2B示意性且示例性地图示了根据一个或多个实施例的功率半导体器件的竖直截面
的一部分；和
图3示意性且示例性地图示了根据一个或多个实施例的功率半导体器件的竖直截面的一部分。

具体实施方式

[0011] 在以下详细描述中，参考形成其一部分的附图，并且其中以说明的方式示出了其中可以实践本发明的具体实施例。

[0012] 在这方面，可以参考描述附图的取向来使用方向术语，诸如“顶部”、“底部”、“下方”、“前”、“后”、“前部”、“尾部”、“上方”等。因为实施例的部分可以定位在许多不同的取向上，所以方向术语被用于说明的目的而不以任何方式进行限制。应当理解，可以利用其他实施例并且可以进行结构或逻辑上的改变而不脱离本发明的范围。因此，以下详细描述不应被视为具有限制意义的，并且本发明的范围由所附权利要求来限定。

[0013] 现在将详细参考各种实施例，其一个或多个示例在附图中图示。每个示例都是以解释的方式提供的，并不意味着作为对本发明的限制。例如，作为一个实施例的一部分图示或描述的特征也可以在其他实施例上使用或与其他实施例结合使用，以产生又一个实施例。本发明旨在包括这样的修改和变化。示例使用特定语言来描述，其不应被解释为限制所附权利要求的范围。附图未按比例绘制，而仅用于说明性目的。为清楚起见，如果没有另外说明，则相同的元件或制造步骤在不同的附图中由相同的附图标记指代。

[0014] 本说明书中使用的术语“水平”旨在描述基本平行于半导体衬底或半导体结构的水平表面的取向。其可以是例如半导体晶片或管芯或芯片的表面。例如，下面提到的第一横向方向X和第二横向方向Y两者都可以是水平方向，其中第一横向方向X和第二横向方向Y可以彼此垂直。

[0015] 本说明书中使用的术语“竖直”旨在描述基本垂直于水平表面即平行于半导体晶片/芯片/管芯的表面的法线方向而布置的取向。例如，下面提到的延伸方向Z可以是垂直于第一横向方向X和第二横向方向Y两者的延伸方向。本文，延伸方向Z也被称为“竖直方向Z”。

[0016] 在本说明书中，n掺杂被称为“第一导电类型”，而p掺杂被称为“第二导电类型”。替代地，可以采用相反的掺杂关系，使得第一导电类型可以是p掺杂，且第二导电类型可以是n掺杂。

[0017] 在本说明书的上下文中，术语“欧姆接触”、“电接触”、“欧姆连接”和“电连接”旨在描述在半导体器件的两个区、区段、分区、部或部分或一个或多个器件的不同端子之间或端子或金属化或电极和半导体器件的一部或一部分之间存在低欧姆电连接或低欧姆电流路径。此外，在本说明书的上下文中，术语“接触”旨在描述在相应半导体器件的两个元件之间存在直接物理连接；例如，彼此接触的两个元件之间的过渡可以不包括另外的中间元件等。

[0018] 另外，在本说明书的上下文中，如果没有另外说明，术语“电绝缘”是在其一般有效理解的上下文中使用的，并且因此旨在描述两个或更多个组件彼此分离定位并且没有连接这些组件的欧姆连接。然而，彼此电绝缘的组件仍然可以彼此耦合，例如机械耦合和/或电容耦合和/或电感耦合。举例来说，电容器的两个电极可以例如通过例如电介质的绝缘而彼此电绝缘并且同时彼此机械地且电容地耦合。

[0019] 本说明书中描述的特定实施例属于但不限于表现出条带单元或蜂窝单元配置的功率半导体开关，例如可以在功率转换器或电源内使用的功率半导体器件。因此，在一个实施例中，这种器件可以被配置为承载要被馈送到负载和/或由功率源提供的负载电流。例如，功率半导体器件可以包括一个或多个有源功率半导体单元，诸如单片集成二极管单元（例如两个反串联连接二极管的单片集成单元）、单片集成晶体管单元（例如单片集成IGBT单元）和/或其衍生物。这种二极管/晶体管单元可以集成在功率半导体模块中。多个这样的单元可以构成与功率半导体器件的有源区一起布置的单元场。

[0020] 本说明书中使用的术语“功率半导体器件”旨在描述具有高电压截止和/或高电流承载能力的单个芯片上的半导体器件。换句话说，这种功率半导体器件旨在用于通常以安培范围的高电流（例如高达几十或几百安培）和/或高电压（通常高于15V，更通常为100V及以上，例如，高达至少400V或甚至更高，例如高达至少3kV，或甚至高达10kV或更高）。

[0021] 例如，下面描述的功率半导体器件可以是表现出条带单元配置或蜂窝（柱状/针状）单元配置的半导体器件，并且可以被配置为用作低、中和/或高电压应用中的功率组件。

[0022] 例如，本说明书中使用的术语“功率半导体器件”不是针对用于例如存储数据、计算数据和/或其他类型的基于半导体的数据处理的逻辑半导体器件。

[0023] 图2A和图2B两者都示意性且示例性地图示了根据一个或多个实施例的功率半导体器件1。在下文中，将参考图2A和2B两者。

[0024] 功率半导体器件1具有半导体本体10，半导体本体10耦合到第一负载端子11和第二负载端子12，并且被配置成在所述端子11、12之间传导负载电流。

[0025] 例如，功率半导体器件1具有MOSFET配置或IGBT配置或RC-IGBT配置或从这些基本功率半导体器件配置之一导出的配置，诸如具有二极管控制的RC-IGBT（RCDC）配置。因此，第一负载端子11可以是源极端子或发射极端子，而第二负载端子12可以是漏极端子或集电极端子。

[0026] 功率半导体器件1可以具有竖直配置，根据其，半导体本体10夹在第一负载端子11和第二负载端子12之间，并且根据其，负载电流在基本上平行于竖直方向Z的方向上流动。

[0027] 取决于功率半导体器件1的配置，半导体本体10设有多个掺杂区。

[0028] 例如，半导体本体10的主要部分由第一导电类型的漂移区103形成，其中漂移区103的掺杂剂浓度相当低。

[0029] 漂移区103可以通过第一掺杂区108而耦合到第二负载端子12，第一掺杂区108可以包括例如在IGBT配置的情况下布置成与第二负载端子12电接触的第二导电类型的第一发射极区。此外，第一掺杂区108可以包括也布置成与第二负载端子12电接触例如以便提供RC-IGBT配置的第一导电类型的第二发射极区。除了第一发射极区和第二发射极区中的至少一个之外，第一接触区108可以包括第一导电类型的场停止区，其中场停止区与漂移区相比可以具有更高掺杂剂浓度的第一导电类型的掺杂剂。在另一实施例中，例如在MOSFET配置的情况下，第一掺杂区108完全是第一导电类型的区。在IGBT、RC-IGBT和MOSFET的上下文中，第一掺杂区108的一般功能和配置对于技术人员是已知的，并且根据本文描述的实施例，不偏离第一掺杂区108的一般功能和配置。

[0030] 在半导体本体10的与第一负载端子11交界的部分中，可以形成多个功率单元。例如，功率半导体器件1包括多个相等配置的功率单元，例如，至少10、100或1000个功率单元，或至少10000个功率单元或甚至超过100000个功率单元。

[0031] 例如，每个功率单元包括多个沟槽，例如，至少一个或多个第一沟槽14和至少一个或多个第二沟槽15，每个沟槽沿竖直方向Z从半导体本体10的表面100延伸，其中沟槽14和15沿第一横向方向X横向地限定台面区105。当然，每个功率单元可以包括多于所示的两个沟槽14和15，并且因此也可以包括多于仅一个台面区105。

[0032] 沟槽14和15可以表现出条带配置，根据其，沿第二横向方向Y的横向延伸明显大于沿第一横向方向X的总延伸，即，明显大于沟槽宽度。在一个实施例中，功率单元的沟槽均表现出相同的沟槽宽度（在第一横向方向X上）、相同的沟槽深度（在竖直方向Z上），并且根据固定的图案沿第一横向方向X在空间上彼此移位。

[0033] 沟槽宽度可以被限定为在每个沟槽14（15，分别地）的两个沟槽侧壁144（154，分别地）之间的距离，并且沟槽深度可以被限定为在半导体本体表面100和沟槽底部145（155，分别地）之间的距离。

[0034] 每个沟槽14、15可以包括相应的沟槽电极141、151和相应的沟槽绝缘体142、152，沟槽绝缘体142、152使沟槽电极141、151与半导体本体10绝缘。

[0035] 半导体本体10的上述多个掺杂区可以包括第一导电类型的半导体源区101和第二导电类型的半导体本体区102，两个区101、102都布置在与第一沟槽14的沟槽侧壁144相邻的台面区105并且电连接到第一负载端子11。

[0036] 与漂移区103相比，半导体源区101通常但未必表现出明显更高的掺杂剂浓度。源区101布置成与第一负载端子11电接触。例如，半导体源区101形成与第一负载端子11交界的台面区105的表面的一部分。第一沟槽14可以例如具有布置成与其沟槽侧壁之一144相邻的半导体源区101，如图所示，这将从随后的描述中变得更加显而易见。

[0037] 与漂移区103相比，（第二导电类型的）半导体本体区102通常但未必表现出明显更高的掺杂剂浓度，其中本体区102的掺杂剂浓度可以变化。例如，与第一负载端子11交界的本体区102的子部分（也称为本体接触区）1021可以是比本体区102的另一子部分更强掺杂的，如下面将更详细地解释的。

[0038] 本体区102布置成与第一负载端子11电接触。例如，半导体本体区102还形成与第一负载端子11交界的台面区105的表面的一部分。例如，半导体本体区102的与第一负载端子11交界的子部分1021与半导体本体区102的其余部分相比具有相对较高的掺杂剂浓度。

[0039] 如图所示，半导体本体区102可以遍及台面区105的整个宽度而延伸。半导体本体区102将半导体源区101与半导体漂移区103隔离。半导体本体区102与漂移区103之间的过渡形成pn结1025，其中pn结1025可以布置在台面区105内。

[0040] 第一沟槽14被配置用于在本体区102中例如在通常称为沟道区的子部分中引起反型沟道，以控制台面区105中的负载电流。例如，在本体区102的沟道区中形成反型沟道，其中沟道区可以与沟槽侧壁144相邻布置，并且可以在半导体源区101的下方延伸。

[0041] 通过控制具有刚刚描述（特别是：所述源区和本体区两者都电连接到第一负载端子11）的配置的每个台面区105中的负载电流，可以控制功率半导体器件1的负载电流。

[0042] 例如，第一沟槽14的沟槽电极141是栅电极，其从驱动器（未图示）接收栅极信号，其例如通过在栅极端子（未图示）和第一负载端子11之间施加电压而形成，其中栅极端子可以电连接到第一沟槽14的沟槽电极141。

[0043] 在IGBT、RC-IGBT和MOSFET的上下文中，如上所述由沟槽横向地限定的台面区内的pn隔离的配置对于技术人员是已知的，并且根据本文描述的实施例，不偏离这种pn隔离的一般功能和配置。

[0044] 功率半导体器件1的每个功率单元可以包括多于仅一个台面区105（例如至少两个或三个或四个台面区105或甚至多于四个台面区105）以及对应数量的沟槽。然而，应理解，功率单元中的相应一个的并非每个台面区105必须被配置用于传导负载电流。更确切说，根据一些实施例，功率单元中的相应一个的一个或多个台面区105未被配置用于传导负载电流，其中这种配置可以以不同的方式实现。例如，如果未电连接到第一负载端子11，则（未图示的）台面区不被配置用于传导负载电流。此外或替代地，如果未配备源区，则台面区不被配置用于负载电流传导。

[0045] 此外，关于布置在第一沟槽14和第二沟槽15之间的台面区105的示例性，如图2A/B所示，应当理解，沿第二横向方向Y，台面区105可以改变其关于是否传导负载电流的能力的配置。例如，这可以通过沿第二横向方向Y构造半导体源区101来实现。

[0046] 每个功率单元的可选其他第二沟槽15中的至少一个或多个（例如，与包括源区101的台面区105相邻的第二沟槽15）可以是源沟槽，其沟槽电极151电连接或至少电耦合到第一负载端子11。

[0047] 可选（未图示）其他第二沟槽15中的一个或多个可以但不一定必须与源沟槽和栅沟槽两者不同。例如，可以提供另外的沟槽类型以用于形成功率单元，例如具有电浮动电极的沟槽、具有不与半导体源区相邻布置的栅电极的沟槽（所谓的虚设栅沟槽）等。

[0048] 因此，鉴于以上关于台面区和沟槽的不同配置的解释，半导体器件1的功率单元可以根据各种所谓的接触方案来配置，即，限定什么类型的沟槽与什么类型的台面区相邻布置的方案。然而，在IGBT、RC-IGBT和MOSFET的上下文中，多种不同的接触方案对于技术人员是已知的，并且本文描述的实施例不限于特定的接触方案。

[0049] 例如，根据本文描述的实施例，负载电流传导台面区105由实现为栅沟槽的第一沟槽14和实现为源沟槽的第二沟槽15邻接。每个功率单元的另外的第二沟槽15（如果包括的话）可以包括虚设栅沟槽、源沟槽和浮动沟槽中的一个或多个。

[0050] 半导体本体表面100可以被具有开口171的绝缘结构17、19覆盖（参见图1D），以便允许第一负载端子11与台面区105之间的电连接。

[0051] 绝缘结构17、19可以包括各种电绝缘材料或由各种电绝缘材料组成。例如，绝缘结构17、19可以包括氧化物和/或低k介电材料或由其组成。此外，绝缘结构17、19可以表现出沿竖直方向Z的至少200nm、或至少400nm、或至少450nm的厚度。绝缘结构17、19可以包括多个绝缘子层，例如TEOS（原硅酸四乙酯）或旋涂玻璃（例如BPSG，硼磷硅酸盐玻璃）或另一硅酸盐玻璃子层或另一氧化物子层。下面将解释绝缘结构17、19的其他方面。

[0052] 绝缘结构17、19布置在半导体本体表面100上方并且可以具有多个开口171，其中第一负载端子11可以延伸到开口171中以接触功率电源的台面区105的半导体本体区102和半导体源区101两者。

[0053] 例如，如图2B所示，第一负载端子11和台面区105之间的电接触可以被实现为可以基本上与半导体本体表面100共面地布置的平坦接触。

[0054] 在另一个实施例中，如在图2A中示意性地且示例性地图示的，可以通过采用从半导体本体表面100的水平沿竖直方向Z延伸到台面区105中的接触槽111来实现第一负载端子11和台面区105之间的电接触。例如，这种接触槽111可以被蚀刻到半导体本体10中并且随后用导电材料填充。

[0055] 如果被实现，则接触槽111可以沿竖直方向Z比源区101更进一步延伸到半导体本体10中。接触槽111可以例如在形成源区101之前或之后通过如在下面进一步描述的注入来蚀刻。

[0056] 半导体源区101可以基于第一注入材料或一组第一注入材料。半导体本体区102可以基于第二注入材料或一组第二注入材料。因此，为了形成半导体源区101和半导体本体区102，可以执行一个或多个注入处理步骤。注入处理步骤可以与一个或多个热扩散步骤（在此也称为热退火步骤）组合。

[0057] 本文描述的各方面涉及通过至少一个注入处理步骤以允许在第一负载端子11和台面区105之间更可靠地实现适当电接触的方式形成包括半导体源区101和半导体本体区102的台面区105。

[0058] 例如，根据一个实施例，一种形成功率半导体器件的方法包括：提供具有半导体本体表面的半导体本体；在半导体本体表面上方形成辅助层，辅助层耦合到半导体本体并具有辅助层表面；形成多个沟槽，沟槽从辅助层表面沿竖直方向延伸穿过辅助层到半导体本体中，其中沟槽中的两个相邻沟槽的彼此面对的两个沟槽侧壁沿第一横向方向横向限定半导体本体的台面区，其中两个相邻沟槽包括针对竖直方向从半导体本体表面突出至少50nm的突出距离的相应沟槽部分；用至少一种沟槽填充材料填充沟槽；平坦化至少一种沟槽填充材料以暴露辅助层；至少部分地移除辅助层，同时维持包括至少一种沟槽填充材料的突出沟槽部分；使台面区经受用于在台面区中形成半导体分区的注入处理步骤，其中注入相对于竖直方向倾斜至少10°的角度，并且其中相邻沟槽的突出沟槽部分在倾斜注入期间至少部分地用作掩模。

[0059] 例如，现在参考图1A，提供（步骤20）具有表面100的半导体本体10可以以技术人员已知的常规方式进行。半导体本体10可以设置为半导体晶片的一部分。

[0060] 仍然参考步骤20，在半导体本体表面100上方形成辅助层19，辅助层19耦合到半导体本体10并具有辅助层表面190。辅助层19可以包括与半导体本体表面100接触的第一子层191和在第一子层191上方的第二子层192。第一子层191可以与第二子层192不同；例如，第一子层191和第二子层192通过单独的处理步骤形成。第一子层191可以是氧化层。第二子层
192可以通过沉积第二子层材料来形成。第一子层191和第二子层192中的至少一个可以是电绝缘的。例如，第一子层191和第二子层192两者都是电绝缘的。因此，辅助层19可以是电绝缘辅助层19。例如，第一子层191包括氧化物。第二子层192可以包括氮化硅（SiN）。第二子层192可以具有竖直方向Z上的至少50nm、至少100nm或至少250nm的厚度。例如，第二子层
192的厚度大于第一子层191的厚度。例如，第一子层191可以是厚度在几nm范围内（例如在
5nm到15nm的范围内）的薄氧化物层。在另一实施例中，辅助层19可以包括多于两个子层。

[0061] 形成多个沟槽14、15（参见步骤21）可以以技术人员已知的常规方式进行。沟槽14、15从辅助层表面190沿竖直方向Z延伸穿过辅助层19到半导体本体10中，其中沟槽中的两个相邻沟槽14、15的彼此面对的两个沟槽侧壁144、154沿第一横向方向X横向限定半导体本体
10的台面区105。两个相邻沟槽14、15包括针对竖直方向Z从半导体本体表面100突出至少
50nm的突出距离A的相应沟槽部分149、159。

[0062] 形成沟槽14、15可以包括执行一个或多个蚀刻处理步骤，其中辅助层19（包括例如第一子层191和第二子层192）和半导体本体10两者都暴露于一个或多个蚀刻处理步骤。因此，沟槽侧壁144和154沿竖直方向Z延伸，但仅在半导体本体10内，但也在辅助层19内。沿竖直方向Z，沟槽14、15可以由相应的沟槽底部145和155限定。

[0063] 沟槽14和15的总竖直延伸可以彼此相同并且可以在1μm至15μm的范围内，例如约5μm。该总竖直延伸可以被测量为辅助层表面190和相应沟槽底部145/155之间的距离。

[0064] 在一个实施例中，辅助层19内的沟槽14和15的沿第一横向方向X的宽度至少基本上对应于半导体本体10内的沟槽14和15的沿第一横向方向X的宽度。

[0065] 例如，突出距离A至少基本上与辅助层19的厚度相同，即，至少基本上与辅助层表面190和半导体本体表面100之间的沿竖直方向Z的距离相同。根据辅助层19的上述示例性厚度，该突出距离A可以相当于至少50nm、至少100nm、或至少250nm。

[0066] 现在参考图1B，一旦例如通过应用所述一个或多个蚀刻处理步骤形成沟槽14、15，则可以用至少一种沟槽填充材料填充沟槽14、15，其在步骤22和23中图示。用至少一种沟槽填充材料填充（步骤22、23）沟槽14、15可以包括在沟槽14、15中形成沟槽电极141、151，其中沟槽电极141、151形成突出沟槽部分149、159的一部分并且针对竖直方向Z从半导体本体表面100突出所述突出距离A。

[0067] 如上所述，突出距离A可以相当于至少50nm、至少100nm或至少250nm。例如，突出距离A相当于例如在其中还存在半导体源区101（参见图2A/B）的竖直水平处测量的第一横向方向X上的台面区105的宽度的至少一半。

[0068] 然而，在形成沟槽电极141和151之前，填充沟槽14、15可以包括在沟槽14和15中形成相应沟槽绝缘体142/152。例如，这可以通过执行氧化处理步骤和沉积处理步骤中的至少一个来实现。例如，在该沟槽填充步骤的范围内，可以在辅助层19的顶部上形成另外的子层193，其中另外的子层193与沟槽绝缘体142和152无缝地联接。也就是说，另外的子层193和沟槽绝缘体142、152可以通过相同的（一个或多个）处理步骤形成。

[0069] 此外，在形成沟槽电极141和151之前或之后，该方法可以包括执行至少一个平坦化处理步骤，以便暴露辅助层19，即其辅助层表面190，如步骤23中所示。因此，应当理解，填充沟槽14、15可以包括至少两个单独的步骤，并且形成沟槽绝缘体142、152和形成沟槽电极141、151，其中可以在这两个单独的步骤之间或之后执行平坦化的步骤。例如，平坦化的步骤可以包括完全或至少部分地移除第三子层193。

[0070] 例如，在平坦化处理步骤期间，维持第一子层191和第二子层192两者，其中第二子层192的厚度由于平面化可以略微减小，例如，减小约5nm至20nm。然而，即使在平坦化之后，第二子层192的厚度也可以相当于至少50nm、相当于至少100nm、或相当于至少200nm。

[0071] 此外，应当理解，“填充沟槽”的构想可以意味着沟槽14、15例如通过沟槽绝缘体142、152和沟槽电极141、151被完全填充。在另一个实施例中，沟槽14、15未被完全填充。例如，在本实施例的范围内，一个或多个空隙空间可以留在沟槽14、15内，例如，沟槽电极141、
151中的至少一个中的空隙空间。然而，关于本文所述的所有实施例的“填充沟槽”的构想可以意味着沟槽绝缘体142、152和沟槽电极141、151两者都针对竖直方向Z从半导体本体表面
100延伸，以便至少部分地填充所述突出沟槽部分149、159。即，根据本文描述的实施例，沟槽绝缘体142、152和沟槽电极141、151两者都可以针对竖直方向Z从半导体本体表面100突出至少50nm、至少100nm或至少250nm的基本上所述突出距离A。如上所述，所述距离可以被测量为辅助层表面190（其可以由于平坦化而略微向下整平（level down））与半导体本体表面100之间的距离。

[0072] 现在参考图1C，可以通过至少部分地移除（参见步骤24）辅助层19同时维持包括至少一种沟槽填充材料的突出沟槽部分149、159（例如沟槽绝缘体142、152的所述部分和沟槽电极141、151的所述部分）来继续处理功率半导体器件的方法。例如，部分地移除辅助层19可以包括移除仅第二子层192同时维持第一子层191和从半导体本体10突出的沟槽绝缘体142、152两者，如图1C的步骤24中所示。辅助层19的这种部分移除可以例如包括选择性蚀刻处理步骤，例如，各向同性蚀刻处理步骤。

[0073] 接下来的处理阶段（参见步骤25）针对在台面区105中形成一个或多个半导体分区/区。例如，该阶段25包括在台面区105中形成第一导电类型的半导体源区101和第二导电类型的半导体本体区102。

[0074] 如上已述，半导体源区101可以基于第一注入材料或一组第一注入材料。半导体本体区102可以基于第二注入材料或一组第二注入材料。因此，为了形成半导体源区101和半导体本体区102，可以执行一个或多个注入处理步骤。注入处理步骤可以与一个或多个热退火步骤组合。

[0075] 在台面区105中形成第二导电类型的半导体本体区102可以涉及技术人员已知的标准过程，诸如第一全面（blanket）（即，关于台面区未掩模）注入处理步骤，例如，非倾斜注入。在通过注入形成本体区102期间，其可以例如在部分移除辅助层19之后并且在执行倾斜（源）注入251之前进行，第一子层191可以保留并用作杂散（stray）氧化物，例如，以便避免通常称为沟道的效应。

[0076] 不管如何形成半导体本体区102，根据本文所述的一些或所有实施例，并且在执行接下来的处理步骤以遵循本体区形成过程之前，可以确保台面区105中的半导体本体区102的表面至少部分地或完全地形成台面区表面。此外，应当注意，可以在随后的阶段处执行另外的处理步骤，以例如通过执行掩模或未掩模的本体接触注入进一步修改本体区102，以便提供随后与第一负载端子11或与所述接触槽111交界的部分（关于图2A/2B提及的，即所述本体接触区1021）中的高掺杂剂浓度的本体区102。

[0077] 在形成本体区102之前或之后（通常：在形成本体区102之后），台面区105经受注入处理步骤25，以用于在台面区105中形成半导体分区101，其中，注入251相对于竖直方向Z倾斜至少10°、至少20°、至少35°或至少45°的角度，其中相邻沟槽14、15的突出沟槽部分149、159在倾斜注入期间至少部分地用作掩模，如图1C中示例性地图示的。

[0078] 例如，在用于形成半导体分区101的注入251期间应用的倾斜角度可以在10°至60°的范围内，其中半导体晶片和/或注入设备可以倾斜以便实现所述倾斜角度。

[0079] 例如，在倾斜注入251期间，在台面区105上方仅存在辅助层19的第一子层191。在倾斜注入之前或之后，第一子层191和突出沟槽部分149和159可以被附加子层194覆盖。例如，在倾斜注入之前提供附加子层194，其中附加子层194可以包括绝缘材料。例如，附加子层194用作衬垫或间隔物。技术人员清楚的是，子层194可以在注入251期间影响几何形状，并因此可以限定半导体分区101相对于沟槽14和15的横向位置和尺寸。

[0080] 例如，在用于形成半导体分区101的注入251期间，关于第一横向方向X，仅突出沟槽部分149、159（以及可选地，附加子层194）用作掩模，但是没有附加或“光刻掩模”。实际上，突出沟槽部分149、159（以及可选地，附加子层194）在严格意义上不是掩模，而是与倾斜注入251结合用作掩模。但是，应理解，如上进一步所述，半导体分区101可以沿第二横向方向Y构造。因此，为了沿第二横向方向Y实现这种结构，可以在倾斜注入251期间使用对应的掩模。

[0081] 在一个实施例中，执行注入251，使得半导体分区101布置成与两个沟槽侧壁中的仅一个相邻，例如与仅沟槽侧壁144相邻并且沿第一横向方向X从沟槽侧壁中的另一个（例如沟槽侧壁154）在空间上移位，也如图1C中示例性地图示的。这种空间移位由于至少用作掩模基础的突出沟槽部分149、159（它们可以被所述附加子层194覆盖）和倾斜注入251而实现。因此，从另一沟槽侧壁（关于图1C中的中间台面区105的154）的空间移位的量可以通过调整在倾斜注入251期间应用的倾斜角度（更大的倾斜角度导致沿第一横向方向X的更大的空间移位）和突出距离A（更大的突出距离A导致沿第一横向方向X的更大的空间移位）中的至少一个来调整。

[0082] 例如，将突出距离A和倾斜角度设定成使得半导体分区101延伸不超过沿第一横向方向X的台面区105的宽度的80％、不超过70％或不超过60％。如上所述，这可以通过执行注入251使得台面区105的与所述两个沟槽侧壁中的另一个154相邻的子部分不经受注入251来实现。子部分可以包括由于突出沟槽部分149、159中的一个或多个而被“遮蔽”的台面区的部分。

[0083] 例如，半导体分区101是第一导电类型的半导体源区。下面，因此，将其称为半导体源区101。如上进一步所述，半导体本体区102可以在半导体源区101之前形成。例如，半导体本体区102不是关于台面区105构造的，并且半导体本体区102可以暴露于倾斜注入251。即，半导体本体区102可以沿第一横向方向X上的台面区105的整个宽度而延伸，并且可以布置成与横向限定台面区105的沟槽侧壁144、154两者接触。

[0084] 现在参考图1D，该方法还可以包括，在阶段26处，在相邻沟槽14、15之间形成沿竖直方向Z延伸到台面区105中（图1D、图2A）或者仅向下到达半导体本体表面100（图2B，例如终止于半导体本体表面100处）的接触槽111。例如，接触槽111沿竖直方向Z延伸得大致与源区101相比一样远，或者比源区101更远例如以便与源区101和本体区102两者交界。

[0085] 仍然参考阶段26，形成接触槽111可以包括形成与突出沟槽部分149、159横向相邻的间隔物元件18。如果先前形成，则间隔物元件18可以布置成与第一子层194横向相邻，如示例性图示的那样。形成间隔物元件18可以根据技术人员已知的一个或多个处理步骤进行，其可以包括沉积间隔物元件材料并随后执行各向异性蚀刻处理步骤，使得仅保留所示的间隔物元件18。例如，根据自对准过程形成间隔物元件18可以包括保形（conformal）沉积处理步骤（例如，在整个晶片表面之上）和随后的各向异性（例如，干法）蚀刻处理步骤。

[0086] 例如，间隔物元件18包括氮化硅SiN或由氮化硅SiN制成，例如以便促进随后的选择性干法蚀刻。

[0087] 因此，关于沟槽位置以及还关于台面区位置，间隔物元件18是自对准的；即，关于包括一个或多个功率单元的半导体器件的有源区，不需要采用掩模来形成间隔物元件18。简而言之：根据一个或多个实施例，间隔物元件18可以通过关于突出沟槽部分149、159的自对准过程来形成。

[0088] 例如，在形成间隔物元件18之后，可以执行接触注入（例如，非倾斜）以产生本体接触区1021（参见图2A）。然而，关于图2B，应当注意，本体接触区1021也可以通过倾斜注入（例如，针对在倾斜（源）注入251期间应用的倾斜方向而倾斜的倾斜注入）来形成。其中，在接触注入期间，突出沟槽部分149、159也与可选的间隔物元件18一起用作掩模。

[0089] 参考阶段27，形成接触槽111可以包括在突出沟槽部分149、159上方形成中间绝缘层17。中间绝缘层17可以随后用作针对形成第一负载端子11的导电材料的隔离（和/或用作用于其的支承），这将在下面进一步详细解释。

[0090] 例如，形成接触槽111（图2A）可以包括多个蚀刻步骤，例如向下蚀刻到间隔物元件18的第一蚀刻步骤、对这些间隔物元件18具有选择性（即不蚀刻它们，而是仅移除隔离材料
17）并向下蚀刻到台面区105的表面100的第二蚀刻步骤、以及在台面区105中形成所限定的接触槽的第三可选蚀刻步骤。

[0091] 如图2A和2B中示例性示出的，接触槽111的形状和深度可以变化。然而，根据本文描述的实施例，处理方法导致与沟槽侧壁144、145自对准并且当与台面区105接触时具有由间隔物元件18限定的CD（临界尺寸）并且可以放置在关于第一横向方向X的台面区的中间/中央的接触槽111。

[0092] 因此，形成接触槽111可以包括用于引起穿过中间绝缘层17的开口171的形成的至少一个蚀刻处理步骤。开口171由间隔物元件18横向限定并延伸到台面区105中，由此形成接触槽111。至少一个蚀刻处理步骤可以是或者包括不蚀刻掉间隔物元件18的选择性蚀刻处理步骤。因此，关于上面关于间隔物元件18的解释，可以根据自对准过程执行接触槽111的形成。至少关于第一横向方向X，接触槽111的位置由间隔物元件18限定。也就是说，为形成开口171而执行的蚀刻处理步骤不一定必须以对于接触槽111必要的间距准确度构造，而可以以较低的准确度构造，从而确保仅使由台面区105上方的两个相邻间隔物元件18限定的开口经受蚀刻。

[0093] 在一个实施例中，接触槽111独立于光刻掩模过程的叠覆误差，而与台面区105和沟槽侧壁144、154自对准，这可能意味着接触槽111被放置在关于台面区105的宽度的中央。间隔物元件18的厚度可以限定开口171的距离和尺寸。

[0094] 参考图2A，其示意性和示例性地图示了本文所述并且已经在上面解释的处理半导体器件的方法的中间结果，随后处理步骤可以包括通过在中间绝缘层17上方沉积导电材料来形成第一负载端子11。导电材料延伸到接触111中以电接触半导体源区101。例如，导电材料与半导体源区101和半导体本体区102（例如，具有本体接触区1021）两者接触。在中间绝缘层17上方，沉积的导电材料可以形成导电层112。

[0095] 如通过图2A/B所示，接触槽111可以形成为从导电层112沿竖直方向Z向下到达半导体本体表面100的平坦接触（图2B），或者形成为沿竖直方向Z进一步延伸到台面区105中的台面区穿透接触（图2A）。然而，接触槽111的两种变型都可以根据所述自对准过程来形成。

[0096] 关于图2B，应再次注意，本体接触区1021也可以通过倾斜接触注入（例如，针对在倾斜（源）注入期间应用的倾斜方向而倾斜的倾斜注入）来形成，其中在倾斜接触注入期间，突出沟槽部分149、159也可以用作掩模，如在倾斜源注入251期间那样。

[0097] 本文提出的不仅是功率半导体器件处理方法的上述示例性实施例，而且还是功率半导体器件本身的实施例。

[0098] 通常，提出了功率半导体器件的实施例，其中功率半导体器件包括半导体本体，半导体本体耦合到第一负载端子和第二负载端子并且被配置成在所述端子之间传导负载电流，其中功率半导体器件还包括：沿竖直方向延伸到半导体本体中的第一沟槽和第二沟槽，其中两个沟槽包括：相应沟槽侧壁，其中彼此面对的沟槽侧壁沿第一横向方向横向限定半导体本体的台面区；相应沟槽电极；相应沟槽部分，其针对竖直方向从半导体本体的表面突出至少50nm的突出距离，其中沟槽电极延伸到突出沟槽部分中；第一导电类型的源区和第二导电类型的半导体本体区，两个区布置在与第一沟槽的沟槽侧壁相邻的台面区中，其中第一沟槽被配置用于在本体区中引起反型沟道以控制台面区中的负载电流，其中源区与两个沟槽侧壁中的仅一个相邻布置并且沿第一横向方向从两个沟槽侧壁中的另一个在空间上移位。

[0099] 图2A-B示意性地和示例性地图示了这种功率半导体器件1的实施例，其通常已在上面进行了解释。所示的两个实施例的共同特征是-相应沟槽部分149、159，其针对竖直方向Z从半导体本体10的表面100突出至少50nm、至少100nm或至少250nm的突出距离A，其中沟槽电极141、151延伸到突出沟槽部分149、159中；以及
-源区101被布置成与两个沟槽侧壁中的仅一个144相邻，并且沿第一横向方向X从两个沟槽侧壁中的另一个154在空间上移位。

[0100] 关于功率半导体器件处理方法的实施例的以上描述，已经解释了突出沟槽部分149、159以及“单侧”半导体源区101可以如何形成。因此，关于功率半导体器件1的这些方面的可选实现，参考以上的描述。

[0101] 例如，根据功率半导体器件1的实施例，中间绝缘层17可以布置在突出沟槽部分149、159上方，并且关于竖直方向Z在半导体本体10和第一负载端子11的导电层112之间。

[0102] 此外，接触槽111可以关于第一横向方向X布置在沟槽14、15之间并用导电材料填充，并且从导电层112延伸穿过中间绝缘层19到台面区105中（参见图2A）或沿竖直方向Z延伸到半导体本体表面100（参见图2B）以便电接触半导体源区101和半导体本体区102两者。

[0103] 例如，接触槽111和延伸到突出沟槽部分149、159中的沟槽电极141、151的部分具有竖直方向Z上的至少50nm、至少100nm、或至少250nm的共同延伸范围。该共同延伸范围可以与上述突出距离A基本相同。例如，该共同延伸范围可以（例如，排他地）存在于半导体本体表面100上方。

[0104] 如果接触槽111延伸到台面区105中（参见图2A），则它可以将台面区105分成第一横向部分1051和第二横向部分1052，第一横向部分1051关于第一横向方向X布置在第一沟槽14和接触槽111之间，并且第二横向部分1052关于第一横向方向X布置在第二沟槽15和接触槽111之间，其中源区101仅延伸到第一横向部分1051中而不到第二横向部分1052中。因此，根据一个实施例，源区101延伸不超过台面区105的宽度的80％、不超过70％、或不超过60％，并且仅与沟槽侧壁144相邻布置并从沟槽侧壁154在空间上移位。

[0105] 此外，根据一个实施例，接触槽111可以布置成与间隔物元件18接触，间隔物元件18定位成与突出沟槽部分149、159横向相邻，如上所述。

[0106] 关于图3，其示意性且示例性地图示了根据一个或多个实施例的功率半导体器件1的竖直截面的一部分，应解释一些示例性尺寸：在该图中（其中为简单起见，辅助层17和中间层19被示为共同结构），
-A表示突出距离，如上所述；
-B表示沟槽电极141（也是沟槽电极151）的宽度；
-C表示间隔物元件18的宽度；
-D表示有效衬底接触的宽度（即，填充接触槽111并与台面区105接触的导电材料的宽度；
-E表示用于形成开口171的掩模的开口的宽度；
-F表示用于形成用于通过可以用导电材料填充的另外接触槽113接触第二沟槽15（例如，源沟槽）的沟槽电极151的另外接触孔172的掩模的另外开口的宽度；
-G表示在与沟槽电极151的界面处的另外接触槽113的宽度；
-H表示台面区105与沟槽绝缘体152和沟槽绝缘体142的宽度之和。

[0107] 例如，本文描述的功率半导体器件1的实施例可以实现以下表达式中的一个或多个或所有：（i）E>D
（ii）F>G
（iii）D = H-2 * C
（iv）C <= A
（v）E < H - CD/OVL（叠覆）边缘。

[0108] 应当理解，接触槽111和113不一定必须在第二横向方向上以重叠范围实现。更确切说，例如，可以在其他地方接触沟槽电极151。当然，也可以提供（未图示的）另外的接触槽以用于接触第一沟槽14的沟槽电极141。

[0109] 在以上，解释了涉及功率半导体开关和对应处理方法的实施例。例如，这些半导体器件基于硅(Si)。因此，单晶半导体区或层（例如半导体本体10及其区/分区，例如区等）可以是单晶Si区或Si层。在其他实施例中，也可以使用多晶硅或非晶硅。

[0110] 然而，应当理解，半导体本体10和其区/分区可以由适合于制造半导体器件的任何半导体材料制成。这样的材料的示例包括但不限于诸如硅（Si）或锗（Ge）的基本半导体材料、诸如碳化硅（SiC）或硅锗（SiGe）的第IV族化合物半导体材料、诸如氮化镓（GaN）、砷化镓（GaAs）、磷化镓（GaP）、磷化铟（InP）、磷化铟镓（InGaPa）、氮化铝镓（AlGaN）、氮化铝铟（AlInN）、氮化铟镓（InGaN）、氮化铝镓铟（AlGaInN）或磷化铟镓砷（InGaAsP）的二元、三元或四元III-V半导体材料、以及诸如碲化镉（CdTe）和汞碲化镉（HgCdTe）的二元或三元II-VI半导体材料，仅举几个例子。上述半导体材料也称为“同质结半导体材料”。当组合两种不同的半导体材料时，形成异质结半导体材料。异质结半导体材料的示例包括但不限于氮化铝镓（AlGaN）-铝镓铟氮化物（AlGaInN）、氮化铟镓（InGaN）-氮化铝镓铟（AlGaInN）、氮化铟镓（InGaN）-氮化镓（GaN）、氮化铝镓（AlGaN）-氮化镓（GaN）、氮化铟镓（InGaN）-氮化铝镓（AlGaN）、硅-碳化硅（SixC1-x）和硅-SiGe异质结半导体材料。对于功率半导体开关应用，目前主要使用Si、SiC、GaAs以及GaN材料。

[0111] 为了便于描述，可以使用诸如“之下”、“下方”、“下部”、“上方”、“上部”等的空间相对术语来解释一个元件相对于第二元件的定位。除了与图中所示的那些取向不同的取向之外，这些术语旨在包含相应设备的不同取向。此外，诸如“第一”、“第二”等的术语也用于描述各种元件、区、部分等，并且也不意图进行限制。类似的术语遍及说明书指代相同的元件。

[0112] 如本文所用，“具有”、“含有”、“包括”、“包含”、“表现出”等是指示所陈述的元件或特征的存在的开放式术语，但是不排除另外的元件或特征考虑到变化和应用的以上范围，应当理解，本发明不受前述描述的限制，也不受附图的限制。作为代替，本发明仅受以下权利要求及其合法等同物的限制。