半导体器件及其形成方法

摘要

本发明公开了一种半导体器件的形成方法，包括：提供半导体衬底和鳍部，半导体衬底分为PMOS区和NMOS区，鳍部包括P区鳍部和N区鳍部，P区鳍部和N区鳍部分别对应形成于PMOS区和NMOS区上方；形成覆盖鳍部表面的第一保护层；在相邻鳍部之间形成层间介质层；除去部分层间介质层和部分第一保护层，以暴露P区鳍部上部的侧壁和N区鳍部上部的侧壁，P区鳍部在暴露侧壁处的宽度尺寸小于N区鳍部在暴露侧壁处的宽度尺寸。P区鳍部较小的宽度尺寸增大了后续栅极结构对器件的控制能力，有效抑制了短沟道效应，提高半导体器件的性能。

权利要求

1.一种半导体器件的形成方法，其特征在于，包括：

提供半导体衬底和鳍部，所述半导体衬底包括PMOS区和NMOS区，所述鳍部包括P区鳍部和N区鳍部，所述P区鳍部和所述N区鳍部分别对应形成于所述PMOS区和所述NMOS区上方；

形成覆盖所述鳍部表面的第一保护层；

在相邻鳍部之间形成层间介质层；

除去部分所述层间介质层和部分所述第一保护层，以暴露所述P区鳍部上部的侧壁和所述N区鳍部上部的侧壁，所述P区鳍部在暴露侧壁处的宽度尺寸小于所述N区鳍部在暴露侧壁处的宽度尺寸。

2.根据权利要求1所述的半导体器件的形成方法，其特征在于，暴露所述P区鳍部上部的侧壁和所述N区鳍部上部的侧壁的工艺步骤包括：刻蚀部分所述层间介质层，以暴露形成于所述P区鳍部上部的所述第一保护层；

刻蚀所述P区鳍部上部暴露的所述第一保护层；

刻蚀形成于所述NMOS区的部分所述层间介质层，以暴露形成于所述N区鳍部上部的所述第一保护层；和刻蚀除去NMOS区暴露的所述第一保护层和刻蚀所述P区鳍部上部余下的所述第一保护层或所述P区鳍部。

3.根据权利要求1所述的半导体器件的形成方法，其特征在于，暴露所述P区鳍部上部的侧壁和所述N区鳍部上部的侧壁的工艺步骤包括：刻蚀部分所述层间介质层，以暴露所述N区鳍部上部和所述P区鳍部上部；

刻蚀形成于所述P区鳍部上部的部分所述第一保护层；和

刻蚀除去形成于所述N区鳍部上部的所述第一保护层和刻蚀所述P区鳍部上部余下的所述第一保护层或所述P区鳍部。

4.根据权利要求2或3所述的半导体器件的形成方法，其特征在于，在暴露所述P区鳍部上部的侧壁和所述N区鳍部上部的侧壁后，所述P区鳍部上部的宽度尺寸小于所述P区鳍部下部的宽度尺寸。

5.根据权利要求1所述的半导体器件的形成方法，其特征在于，在形成第一保护层后，形成所述层间介质层前，还包括：在相邻所述鳍部之间形成牺牲层；

除去部分所述牺牲层，以暴露形成于所述PMOS区的部分所述第一保护层；

除去所述PMOS区暴露的所述第一保护层，以暴露部分所述P区鳍部；

除去余下的所述牺牲层，暴露所述余下的所述第一保护层；和在所述第一保护层表面和暴露的所述P区鳍部表面形成第二保护层，保护层包括所述第一保护层和所述第二保护层。

6.根据权利要求5所述的半导体器件的形成方法，其特征在于，暴露所述P区鳍部的部分侧壁和所述N区鳍部的部分侧壁的工艺步骤包括：除去部分所述层间介质层，以暴露部分所述第二保护层；

刻蚀除去暴露的所述第二保护层，以暴露出所述P区鳍部和位于所述N区鳍部上的所述第一保护层；和刻蚀除去形成于N区鳍部上暴露的所述第一保护层和所述暴露的P区鳍部。

7.根据权利要求5所述的半导体器件的形成方法，其特征在于，所述保护层的材料包括SiNx、SiO2或α-Si中的一种或多种组合。

8.根据权利要求5所述的半导体器件的形成方法，其特征在于，所述第一保护层或所述第二保护层的厚度尺寸范围为

9.根据权利要求5所述的半导体器件的形成方法，其特征在于，形成所述层间介质层后，所述P区鳍部上部表面的所述保护层厚度小于所述N区鳍部上部表面的所述保护层厚度。

10.根据权利要求9所述的半导体器件的形成方法，其特征在于，形成所述层间介质层后，所述P区鳍部上部表面的所述保护层厚度小于所述P区鳍部下部表面的所述保护层厚度，所述P区鳍部下部表面的所述保护层厚度与所述N区鳍部下部表面的所述保护层厚度相等。

11.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述层间介质层的工艺包括流体化学气相沉积工艺。

12.根据权利要求11所述的半导体器件的形成方法，其特征在于，形成所述层间介质层后，还包括对所述层间介质层进行退火工艺处理。

13.根据权利要求12所述的半导体器件的形成方法，其特征在于，所述退火工艺的步骤包括：先进行水汽退火工艺处理，再进行快速热退火工艺处理。

14.根据权利要求13所述的半导体器件的形成方法，其特征在于，所述水汽退火工艺的工艺参数包括：退火温度范围为550℃～750℃，退火时间范围为30min～200min，所述快速热退火工艺的工艺参数包括：退火温度范围为950℃～1050℃，退火时间范围为15min～

100min。

15.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述N区鳍部在暴露侧壁处的宽度尺寸为l2，所述P区鳍部在暴露侧壁处的宽度尺寸为l1，则0.7≤l1:l2≤0.9。

16.根据权利要求15所述的半导体器件的形成方法，其特征在于，1nm≤l2-l1≤2.5nm。

17.一种半导体器件，其特征在于，包括：

半导体衬底和鳍部，所述半导体衬底包括PMOS区和NMOS区，所述鳍部包括P区鳍部和N区鳍部，所述P区鳍部和所述N区鳍部分别对应设置于所述PMOS区和所述NMOS区上方，所述P区鳍部上部的宽度尺寸小于所述N区鳍部上部的宽度尺寸；

保护层，所述保护层设置于所述鳍部下部的表面；和

层间介质层，所述层间介质层形成于相邻所述鳍部之间。

18.根据权利要求17所述的半导体器件，其特征在于，所述N区鳍部上部的宽度尺寸为l2，所述P区鳍部在上部的宽度尺寸为l1，则0.7≤l1:l2≤0.9。

19.根据权利要求18所述的半导体器件，其特征在于，1nm≤l2-l1≤2.5nm。

20.根据权利要求17所述的半导体器件，其特征在于，所述保护层包括第一保护层和第二保护层，所述第二保护层设置于所述层间介质层和所述第一保护层之间。

21.根据权利要求17所述的半导体器件，其特征在于，所述P区鳍部上部的宽度尺寸小于所述P区鳍部下部的宽度尺寸。

说明书

半导体器件及其形成方法

技术领域

[0001] 本发明涉及半导体制造领域，特别涉及一种半导体器件及其形成方法。

背景技术

[0002] FinFET工艺和结构的出现，使半导体器件向着更小尺寸的方向发展。但是由于结构尺寸的减小，结构之间的紧凑，容易产生短沟道效应，并且伴随有漏电现象的出现，栅极结构控制能力减弱，半导体器件的性能降低。

[0003] 因此，现在亟须一种提高栅极结构控制能力的半导体器件的形成方法以及相应的半导体器件。

发明内容

[0004] 本发明实施例提供了一种半导体器件的形成方法，使得P区鳍部的宽度和N区鳍部的宽度尺寸不相同，提高了栅极结构的控制能力。

[0005] 本发明公开了一种半导体器件的形成方法，包括：提供半导体衬底和鳍部，半导体衬底包括PMOS区和NMOS区，鳍部包括P区鳍部和N区鳍部，P区鳍部和N区鳍部分别对应形成于PMOS区和NMOS区上方；形成覆盖鳍部表面的第一保护层；在相邻鳍部之间形成层间介质层；除去部分层间介质层和部分第一保护层，以暴露P区鳍部上部的侧壁和N区鳍部上部的侧壁，P区鳍部在暴露侧壁处的宽度尺寸小于N区鳍部在暴露侧壁处的宽度尺寸。

[0006] 根据本发明的一个方面，暴露P区鳍部上部的侧壁和N区鳍部上部的侧壁的工艺步骤包括：刻蚀部分层间介质层，以暴露形成于P区鳍部上部的第一保护层；刻蚀P区鳍部上部暴露的第一保护层；刻蚀形成于NMOS区的部分层间介质层，以暴露形成于N区鳍部上部的第一保护层；和刻蚀除去NMOS区暴露的第一保护层和刻蚀P区鳍部上部余下的第一保护层或P区鳍部。

[0007] 根据本发明的一个方面，暴露P区鳍部上部的侧壁和N区鳍部上部的侧壁的工艺步骤包括：刻蚀部分层间介质层，以暴露N区鳍部上部和P区鳍部上部；刻蚀形成于P区鳍部上部的部分第一保护层；和刻蚀除去形成于N区鳍部上部的第一保护层和刻蚀P区鳍部上部余下的第一保护层或P区鳍部。

[0008] 根据本发明的一个方面，在暴露P区鳍部上部的侧壁和N区鳍部上部的侧壁后，P区鳍部上部的宽度尺寸小于P区鳍部下部的宽度尺寸。

[0009] 根据本发明的一个方面，在形成第一保护层后，形成层间介质层前，还包括：在相邻鳍部之间形成牺牲层；除去部分牺牲层，以暴露形成于PMOS区的部分第一保护层；除去PMOS区暴露的第一保护层，以暴露部分P区鳍部；除去余下的牺牲层，暴露余下的第一保护层；和在第一保护层表面和暴露的P区鳍部表面形成第二保护层，保护层包括第一保护层和第二保护层；

[0010] 根据本发明的一个方面，暴露P区鳍部的部分侧壁和N区鳍部的部分侧壁的工艺步骤包括：除去部分层间介质层，以暴露部分第二保护层；刻蚀除去暴露的第二保护层，以暴露出P区鳍部和位于N区鳍部上的第一保护层；和刻蚀除去形成于N区鳍部上暴露的第一保护层和暴露的P区鳍部

[0011] 根据本发明的一个方面，保护层的材料包括SiNx、SiO2或α-Si中的一种或多种组合。

[0012] 根据本发明的一个方面，第一保护层或第二保护层的厚度尺寸范围为[0013] 根据本发明的一个方面，形成层间介质层后，P区鳍部上部表面的保护层厚度小于N区鳍部上部表面的保护层厚度。

[0014] 根据本发明的一个方面，形成层间介质层后，P区鳍部上部表面的保护层厚度小于P区鳍部下部表面的保护层厚度，P区鳍部下部表面的保护层厚度与N区鳍部下部表面的保护层厚度相等。

[0015] 根据本发明的一个方面，形成层间介质层的工艺包括流体化学气相沉积工艺。

[0016] 根据本发明的一个方面，形成层间介质层后，还包括对层间介质层进行退火工艺处理。

[0017] 根据本发明的一个方面，退火工艺的步骤包括：先进行水汽退火工艺处理，再进行快速热退火工艺处理。

[0018] 根据本发明的一个方面，水汽退火工艺的工艺参数包括：退火温度范围为550℃～750℃，退火时间范围为30min～200min，快速热退火工艺的工艺参数包括：退火温度范围为
950℃～1050℃，退火时间范围为15min～100min。

[0019] 根据本发明的一个方面，N区鳍部在暴露侧壁处的宽度尺寸为l2，P区鳍部在暴露侧壁处的宽度尺寸为l1，则0.7≤l1:l2≤0.9。

[0020] 根据本发明的一个方面，1nm≤l2-l1≤2.5nm。

[0021] 相应的，本发明还提供一种半导体器件，包括：半导体衬底和鳍部，半导体衬底包括PMOS区和NMOS区，鳍部包括P区鳍部和N区鳍部，P区鳍部和N区鳍部分别对应设置于PMOS区和NMOS区上方，P区鳍部上部的宽度尺寸小于N区鳍部上部的宽度尺寸；保护层，保护层设置于鳍部下部的表面；和层间介质层，层间介质层形成于相邻鳍部之间。

[0022] 根据本发明的一个方面，N区鳍部上部的宽度尺寸为l2，P区鳍部在上部的宽度尺寸为l1，则0.7≤l1:l2≤0.9。

[0023] 根据本发明的一个方面，1nm≤l2-l1≤2.5nm。

[0024] 根据本发明的一个方面，保护层包括第一保护层和第二保护层，第二保护层设置于层间介质层和第一保护层之间。

[0025] 根据本发明的一个方面，P区鳍部上部的宽度尺寸小于P区鳍部下部的宽度尺寸。

[0026] 与现有的技术方案相比，本发明的技术方案具备以下优点：

[0027] 在本发明实施例的半导体器件的形成方法中，P区鳍部在暴露侧壁处的宽度尺寸小于N区鳍部在暴露侧壁处的宽度尺寸。P区鳍部暴露侧壁处的宽度尺寸较小，能够在P区的沟道内形成电子全耗尽层，提高了栅极结构的控制能力，同时抑制了短沟道效应。

[0028] 进一步的，采用流体化学气相沉积工艺形成层间介质层。此工艺能够保证形成的层间介质层结构比较致密，减少缺陷。

[0029] 进一步的，对层间介质层的退火工艺过程包括先进行水汽退火工艺处理，再进行快速热退火工艺处理。水汽退火工艺能够消除层间介质层中的氢键或氮键，减少杂质。同时快速热退火工艺能够加速层间介质层成型。

[0030] 相应的，本发明实施例还提供了一种半导体器件，P区鳍部上部的宽度尺寸小于N区鳍部上部的宽度尺寸。P区鳍部较小的宽度尺寸，能够在后续沟道内形成电子全耗尽层，提高了栅极结构的控制能力，同时抑制了短沟道效应。

附图说明

[0031] 图1-图5是根据本发明一个实施例的半导体器件形成方法的过程结构示意图；

[0032] 图6-图8是根据本发明另一个实施例的半导体器件形成方法的过程结构示意图；

[0033] 图9-图10是根据本发明又一个实施例的半导体器件形成方法的过程结构示意图。

具体实施方式

[0034] 如前所述，现有的半导体器件存在栅极结构控制能力较弱，同时存在短沟道效应的问题。

[0035] 经研究发现，造成上述问题的原因为：在没有施加电压时，沟道中依然存在少量载流子，载流子的积累容易引起短沟道效应，同时发生漏电，降低栅极结构对器件的控制的能力。

[0036] 为了解决该问题，本发明提供了一种半导体器件的形成方法和半导体器件，在P区鳍部的沟道中形成电子的全耗尽层，将多余的电子全部消耗，在不施加电压时，不存在多余的载流子，解决了上述问题。

[0037] 现在将参照附图来详细描述本发明的各种示例性实施例。应理解，除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不应被理解为对本发明范围的限制。

[0038] 此外，应当理解，为了便于描述，附图中所示出的各个部件的尺寸并不必然按照实际的比例关系绘制，例如某些层的厚度或宽度可以相对于其他层有所夸大。

[0039] 以下对示例性实施例的描述仅仅是说明性的，在任何意义上都不作为对本发明及其应用或使用的任何限制。

[0040] 对于相关领域普通技术人员已知的技术、方法和装置可能不作详细讨论，但在适用这些技术、方法和装置情况下，这些技术、方法和装置应当被视为本说明书的一部分。

[0041] 应注意，相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义或说明，则在随后的附图的说明中将不需要对其进行进一步讨论。

[0042] 第一实施例

[0043] 请参考图1，半导体衬底100上设置有鳍部。

[0044] 半导体衬底100作为形成半导体器件的工艺基础。半导体衬底100的材料为以下所提到的材料中的至少一种：多晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)及绝缘体上锗化硅(SiGeOI)等。在本发明实施例中，半导体衬底100的材料为多晶硅。且半导体衬底100内还可以包含有其他结构，如：金属插塞、金属连接层、介电层等结构，或者包含有这些结构组成的其他半导体器件，在这里并不做具体限制。

[0045] 在本发明的实施例中，半导体衬底100包括PMOS区和NMOS区，且半导体衬底100上方设置有鳍部，如图所示。PMOS区和NMOS区的上方分别对应设置有P区鳍部101和N区鳍部102。在本发明实施例中，鳍部的材料与半导体衬底100的材料一致。

[0046] 本发明实施例还包括形成覆盖鳍部表面的第一保护层110。第一保护层110用于保护鳍部，避免鳍部在后续的工艺中被过度损耗。同时在后续形成层间介质层时，也避免鳍部受到应力牵拉。

[0047] 第一保护层110的材料包括SiNx、SiO2或α-Si中的一种或多种组合。具体的，在本发明实施例中，第一保护层110的材料为SiNx。

[0048] 第一保护层110的厚度尺寸范围为 (在这里，厚度范围为大于等于小于等于 即范围包括端点数值，下文的范围表述与此处的意义相同)。具体的，在本发明实施例中，第一保护层110的厚度为 在本发明的另一个实施例中，第一保护层110的厚度为 在本发明的又一个实施例中，第一保护层110的厚度为

[0049] 在本发明实施例中，第一保护层110还覆盖了半导体衬底100的表面。同时覆盖半导体衬底100和鳍部表面能够便于工艺的实施。在本发明的其他实施例中，第一保护层110可以只覆盖鳍部的表面，在这里并不做具体限制。

[0050] 请参考图2，在相邻鳍部之间形成牺牲层120，然后暴露P区鳍101的部分表面。

[0051] 形成牺牲层120是为了刻蚀除去特定位置的第一保护层110，进而暴露特定区域的鳍部。如在本发明实施例中，形成牺牲层120后，刻蚀除去P区鳍部101上方的部分牺牲层120，暴露出PMOS区的部分第一保护层110。在本发明实施例中，暴露PMOS区的部分第一保护层110后，还包括除去暴露的第一保护层110，以暴露出部分P区鳍部。

[0052] 暴露P区鳍部101是为了使N区鳍部102和P区鳍部101部分位置的保护层厚度不相等。

[0053] 需要说明的是，本发明实施例在除去暴露的第一保护层110而暴露P区鳍部101时，可以对P区鳍部101进行适当刻蚀，使P区鳍部101暴露部分的宽度尺寸小于N区鳍部102。在本发明的其他实施例中，此处也可以不对P区鳍部101进行刻蚀，在这里并不做具体限制。

[0054] 请参考图3，除去余下的牺牲层，并在第一保护层110和暴露的P区鳍部101表面形成第二保护层130。

[0055] 形成第二保护层130是为了进一步保护鳍部不被后续过度刻蚀。

[0056] 第二保护层130的厚度尺寸可以与第一保护层110相等，也可以不相等。具体的，在本发明实施例中，第二保护层130的厚度尺寸与第一保护层110相等。第二保护层130的材料可以与第一保护层110的相同，也可以不相同。具体的，在本发明实施例中，第二保护层130的材料与第一保护层110的材料不相同，第二保护层130的材料为SiNx和α-Si的结合。

[0057] 在本发明实施例中，保护层包括第一保护层110和第二保护层130。控制两个保护层的材料种类或厚度，便于后续对P区鳍部101进行部分刻蚀，较精确的控制刻蚀的终点，避免使P区鳍部101的宽度超出特定的范围，影响最终半导体器件的性能。

[0058] 同样的，由于第一保护层110覆盖在半导体衬底100的上方，所以第二保护层130也形成在半导体衬底100的上方。在本发明的其他实施例中，第二保护层130也可以只形成于鳍部上，在这里并不做具体限制。

[0059] 请参考图4，在相邻鳍部之间形成层间介质层140。

[0060] 形成层间介质层140是为了后续能够同时刻蚀P区鳍部101和N区鳍部102表面的保护层，便于控制刻蚀的同步程度，也使暴露鳍部的高度尺寸一致。

[0061] 形成层间介质层140的工艺包括流体化学气相沉积工艺(Flowable Chemical Vapor Deposition，FCVD)。FCVD工艺能够流动填充所需要的材料，使形成的层间介质层140比较致密，缺陷较少。

[0062] 在本发明实施例中，还包括对形成的层间介质层140进行退火工艺处理。退火处理工艺能够使得层间介质层140更加致密，同时使层间介质层140成型，且能消除应力。

[0063] 具体的，在本发明实施例中，退火处理层间介质层140的工艺步骤包括：先进行水汽退火工艺处理，然后再进行快速热退火工艺处理。由于液态材料中还存在有多余的氢键或氮键，因此在较低温度下通入水蒸汽，向未成型的层间介质层140中引入氧，消除氢键或氮键，保证最终层间介质层140含有较少的杂质。快速热退火能够加速层间介质层140的成型。

[0064] 在本发明的实施例中，水汽退火工艺的工艺参数包括：退火温度范围为550℃～750℃，退火时间范围为30min～200min。快速热退火工艺的工艺参数包括：退火温度范围为
950℃～1050℃，退火时间范围为15min～100min。具体的，在本发明实施例中，水汽退火的温度为750℃，退火时间为30min。快速热退火工艺的温度为1050℃，退火时间为15min。在本发明的另一个实施例中，水汽退火的温度为550℃，退火时间为200min。快速热退火工艺的温度为950℃，退火时间为100min。在本发明的又一个实施例中，水汽退火的温度为600℃，退火时间为100min。快速热退火工艺的温度为1000℃，退火时间为60min。

[0065] 本发明实施例在形成层间介质层140后，鳍部被分为两个部分：鳍部上部和鳍部下部。在这里，鳍部上、下部是以P区鳍部101为标准划分的：P区鳍部101不与第一保护层110接触的范围称为鳍部上部，反之，与第一保护层110接触的范围称为鳍部下部，下文鳍部上部和鳍部下部的意义与此处的意义相同。在本发明的实施例中，鳍部上部和鳍部下部所规定的范围同样适用于N区鳍部102。

[0066] 明显的，在本发明实施例中，由于N区鳍部102上部形成有第一保护层110和第二保护层130，而P区鳍部101上部只形成有第二保护层130，所以在形成层间介质层140后，P区鳍部101上部表面的保护层厚度小于N区鳍部102上部表面的保护层厚度。N区鳍部102和P区鳍部101上部保护层厚度的不一致，使后续在除去保护层而暴露鳍部上部时，达到P区鳍部101暴露部分的宽度与N区鳍部102暴露部分的宽度不相等的目的。

[0067] 另外，在本发明实施例中，由于P区鳍部101上部表面只形成有第一保护层110，而P区鳍部101下部表面形成有第一保护层110和第二保护层130，所以P区鳍部101上部表面的保护层厚度小于P区鳍部101下部表面的保护层的厚度。明显的，P区鳍部101下部表面的保护层厚度与N区鳍部102下部表面的保护层厚度相等。P区鳍部101下部和N区鳍部102下部表面的保护层厚度相等，使得在形成层间介质层140时，减弱层间介质层140对鳍部下部的牵拉，缓冲了形成层间介质层140时产生的应力，保护鳍部。同时，鳍部下部存在较厚的保护层，也进一步提高了鳍部的控制能力。

[0068] 请参考图5，除去部分层间介质层140和部分保护层，以暴露鳍部上部。

[0069] 在本发明实施例中，暴露鳍部的步骤包括：除去部分层间介质层140后，将部分第二保护层130暴露出来，然后刻蚀除去暴露的第二保护层140，暴露出P区鳍部101和位于N区鳍部102上的第一保护层110，然后再刻蚀除去位于N区鳍部102上暴露的第一保护层110和暴露的P区鳍部101，暴露N区鳍部102的部分侧壁和P区鳍部101的部分侧壁。

[0070] 明显的，在开始刻蚀除去位于N区鳍部102上的第一保护层110时，P区鳍部101的部分侧面已经暴露，因此在刻蚀N区鳍部102上的第一保护层110的过程中，P区鳍部101也同样被部分刻蚀。因此最终将位于N区鳍部102上的第一保护层110去除后，P区鳍部101在暴露侧壁处的宽度尺寸l1小于N区鳍部102在暴露侧壁处的宽度尺寸l2。

[0071] 明显的，P区鳍部101和N区鳍部102的侧壁暴露后，P区鳍部101上部的宽度尺寸小于P区鳍部101下部的宽度尺寸。

[0072] 在本发明实施例中，后续在暴露的P区鳍部101和N区鳍部102上形成栅极结构、源/漏及沟道后，较窄的P区鳍部101能够使源/漏中的空穴向沟道扩散，将沟道中的电子耗尽，即形成电子全耗尽层，通过对栅极结构施加电压，能够校准确地控制沟道电流的大小，增大了栅极结构对半导体器件的控制能力，有效抑制短沟道效应，提高了半导体器件的性能。同时在不施加电压时，也避免了漏电现象的发生。进一步的，相对于P区鳍部101上部，N区鳍部102上部宽度尺寸l2较大，在形成后续结构后，能够降低寄生电阻，提高半导体器件的性能。

[0073] 由于鳍部和保护层的材料不相同，因此刻蚀工艺对P区鳍部101和第一保护层110的刻蚀速率与刻蚀程度均不相同。所以，本发明的实施例中，0.7≤l1:l2≤0.9，1nm≤l2-l1≤2.5nm。具体的，在本发明实施例中，l1:l2＝0.7，l2-l1＝1nm。

[0074] 综上所述，本发明公开的半导体器件的形成方法，在沟道处，P区鳍部的宽度小于N区鳍部的宽度，因此在P区沟道内形成电子全耗尽层，提高了栅极结构对半导体器件的控制能力，有效抑制短沟道效应，提高了半导体器件的性能。

[0075] 相应的，请继续参考图5，本发明实施例还提供了一种半导体器件，包括：半导体衬底100和鳍部。

[0076] 半导体衬底100包括PMOS区和NMOS区，鳍部包括P区鳍部和N区鳍部，P区鳍部和N区鳍部分别对应设置于PMOS区和NMOS区上方。

[0077] 半导体衬底100作为形成半导体器件的工艺基础。半导体衬底100的材料为以下所提到的材料中的至少一种：多晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)及绝缘体上锗化硅(SiGeOI)等。在本发明实施例中，半导体衬底100的材料为多晶硅。且半导体衬底100内还可以包含有其他结构，如：金属插塞、金属连接层、介电层等结构，或者包含有这些结构组成的其他半导体器件，在这里并不做具体限制。

[0078] 在本发明实施例中，鳍部的材料和半导体衬底100的材料相同。

[0079] 在本发明实施例中，P区鳍部101上部的宽度尺寸l1小于N区鳍部102上部的宽度尺寸l2。后续在鳍部上形成沟道后，较窄的P区鳍部101能够使空穴扩散进入沟道，在沟道中形成电子的全耗尽层，提高了栅极结构的控制能力，有效抑制短沟道效应，提高了半导体器件的性能。同时，较宽的N区鳍部102能够减小寄生电阻，提高半导体器件的性能。

[0080] 在本发明的实施例中，0.7≤l1:l2≤0.9，1nm≤l2-l1≤2.5nm。具体的，在本发明实施例中，l1:l2＝0.7，l2-l1＝1nm。

[0081] 本发明实施例还包括保护层。保护层设置于鳍部下部的表面。保护层用于保护鳍部，避免鳍部受到层间介质层140的应力牵拉。

[0082] 在本发明实施例中，保护层包括第一保护层110和第二保护层130。第二保护层130设置于层间介质层140和所述第一保护层110之间。

[0083] 保护层的材料包括SiNx、SiO2或α-Si中的一种或多种组合。在本发明实施例中，第一保护层110和第二保护层130的材料不相同，第一保护层110的材料为SiNx，第二保护层130的材料为SiNx和α-Si的结合。在本发明的其他实施例中，第一保护层110和第二保护层
130的材料可以相同。

[0084] 第一保护层110或第二保护层130的厚度尺寸范围为 具体的，在本发明实施例中，第一保护层110和第二保护层130的厚度相等，均为 在本发明的其他实施例中，第一保护层110和第二保护层130的厚度可以不相等。

[0085] 在这里，鳍部下部的范围为鳍部与第一保护层110接触的区域，反之鳍部上部的范围为鳍部不与第一保护层110接触的区域，请参考图5。

[0086] 明显的，在本发明实施例中，P区鳍部上部的宽度尺寸小于P区鳍部下部的宽度尺寸。

[0087] 本发明的实施例中还包括：层间介质层140。层间介质层140起到隔离的作用。

[0088] 层间介质层140形成于相邻鳍部之间。且在本发明实施例中，层间介质层140覆盖鳍部的下部。

[0089] 综上所述，本发明实施例提供的半导体器件，P区鳍部的宽度小于N区鳍部的宽度，因此在P区沟道内形成电子全耗尽层，提高了栅极结构对半导体器件的控制能力，有效抑制短沟道效应，提高了半导体器件的性能。

[0090] 第二实施例

[0091] 请参考图6-图8，第二实施例与第一实施例的不同之处在于：没有形成牺牲层和第二保护层，而是在形成第一保护层后，直接在相邻鳍部之间形成层间介质层。其他的工艺步骤与第一实施例一致。

[0092] 请参考图6，在相邻鳍部之间形成层间介质层240后，刻蚀暴露出P区鳍部201。

[0093] 半导体衬底200与鳍部的作用、材料的选择请参考第一实施例。

[0094] 层间介质层240使暴露P区鳍部和N区鳍部的工艺步骤不同步，同时也起到隔离的作用。

[0095] 形成层间介质层240的工艺步骤以及后续退火的工艺步骤，请参考第一实施例，在此不再赘述。

[0096] 本发明实施例还包括：刻蚀部分层间介质层240，以暴露P区鳍部201上部的第一保护层210，然后再刻蚀P区鳍部201上部暴露的第一保护层210。只刻蚀P区鳍部201上部的第一保护层210能够保证在后续工艺中，N区鳍部202上部的第一保护层210厚度始终大于P区鳍部201上部的第一保护层210厚度。

[0097] 具体的，在本发明实施例中，将P区鳍部201上部的第一保护层210全部去除，暴露P区鳍部201。

[0098] 需要说明的是，在本发明的其他实施例中，还可以只除去P区鳍部201上部的部分第一保护层210，只要满足P区鳍部201上部余下的第一保护层210厚度小于N区鳍部202上部第一保护层210厚度的条件即可。

[0099] 本发明实施例中，鳍部上部和鳍部下部的划分标准与第一实施例一致，在此不再赘述。

[0100] 请参考图7-图8，暴露N区鳍部202上部的第一保护层210。

[0101] 本发明实施例还包括：刻蚀形成于NMOS区的部分层间介质层240，以暴露形成于N区鳍部202上部的第一保护层210。然后刻蚀除去NMOS区暴露的第一保护层210，并同时刻蚀P区鳍部201，以暴露P区鳍部201上部的侧壁和N区鳍部202上部的侧壁。

[0102] 在本发明实施例中，由于P区鳍部201上部的第一保护层210厚度小于N区鳍部202上部的第一保护层210厚度，所以刻蚀终止后，P区鳍部201在暴露侧壁处的宽度尺寸l1小于N区鳍部202在暴露侧壁处的宽度尺寸l2。l1和l2的大小关系请参考第一实施例。具体的，在本发明实施例中，l1:l2＝0.9，l2-l1＝2.5nm。

[0103] 相应的，请继续参考图8，本发明实施例还提供了一种半导体器件，其结构的位置关系，各结构的材料选择及作用，请参考第一实施例，在此不再赘述。

[0104] 由于本发明实施例没有形成第二保护层，所以层间介质层240覆盖第一保护层210的表面。

[0105] 具体的，在本发明实施例中，l1:l2＝0.9，l2-l1＝2.5nm。

[0106] 第三实施例

[0107] 请参考图9-图10，第三实施例与第二实施例的不同之处在于：刻蚀部分层间介质层后，同时暴露N区鳍部和P区鳍部上部的第一保护层。相同之处请参考第二实施例。

[0108] 请参考图9-图10，刻蚀部分层间介质层340，同时暴露N区鳍部和P区鳍部上部的第一保护层310。

[0109] 然后刻蚀形成于P区鳍部301上部的部分第一保护层310。同样的，此处可以将P区鳍部301上部的第一保护层310全部去除，也可以只除去一部分。只要满足在这一步刻蚀后P区鳍部301上部的第一保护层310的厚度小于N区鳍部302上部的第一保护层310的厚度的条件即可。

[0110] 同样的，本发明实施例中鳍部上部和鳍部下部的划分标准与第二实施例一致，在此不再赘述。

[0111] 后续的工艺步骤与第二实施例一致，在此不再赘述。

[0112] 相应的，本发明实施例还提供了一种半导体器件，其结构和位置关系请参考第二实施例，在此不再赘述。

[0113] 至此，已经详细描述了本发明。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。

[0114] 虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。