包括堆叠管芯的半导体器件和测试该半导体器件的方法

摘要

半导体器件包括：至少两个管芯，堆叠在底层的缓冲管芯上并且电耦合到底层的缓冲管芯，缓冲管芯包括位于其中的延迟控制电路。延迟控制电路被配置为：在测试模式操作期间，(i)接收并选择性地延迟用于测试至少两个管芯的测试输入，并且(ii)将测试输入和测试输入的延迟版本分别传送到至少两个管芯中的第一管芯和至少两个管芯中的第二管芯。至少两个管芯可以包括缓冲管芯上的N(N＞2)个管芯的竖直堆叠，并且延迟控制电路可以包括位于其中的定时控制电路，定时控制电路被配置为以分级方式向N个管芯中的每个管芯提供测试输入，使得使用测试输入的在N个管芯中的每个管芯内的相应测试模式的开始时间相对于彼此不同步。

权利要求

1.一种半导体器件，包括：

至少两个管芯，堆叠在底层的缓冲管芯上并电耦合到底层的缓冲管芯，所述缓冲管芯包括位于其中的延迟控制电路，所述延迟控制电路被配置为：接收并选择性地延迟用于测试所述至少两个管芯的测试输入，并且将测试输入和所述测试输入的延迟版本分别传送到所述至少两个管芯中的第一管芯和所述至少两个管芯中的第二管芯。

2.根据权利要求1所述的半导体器件，其中所述至少两个管芯在所述缓冲管芯上相对于彼此竖直堆叠。

3.根据权利要求2所述的半导体器件，其中所述至少两个管芯中的所述第一管芯包括位于其中的至少一个穿衬底通孔；以及其中所述至少两个管芯中的所述第二管芯经由所述至少两个管芯中的所述第一管芯内的所述至少一个穿衬底通孔接收来自所述缓冲管芯的测试输入。

4.根据权利要求3所述的半导体器件，其中所述至少两个管芯包括在所述缓冲管芯上的N个管芯的竖直堆叠，其中N是大于2的正整数；以及其中所述延迟控制电路包括位于其中的定时控制电路，所述定时控制电路被配置为以分级方式向所述N个管芯中的每个管芯提供测试输入，使得使用所述测试输入的在所述N个管芯中的每个管芯内的相应测试模式的开始时间相对于彼此不同步。

5.根据权利要求2所述的半导体器件，其中所述至少两个管芯包括在所述缓冲管芯上的N个管芯的竖直堆叠，其中N是大于2的正整数；以及其中所述延迟控制电路包括位于其中的定时控制电路，所述定时控制电路被配置为以分级方式向所述N个管芯中的每个管芯提供测试输入，使得使用所述测试输入的在所述N个管芯中的每个管芯内的相应测试模式的开始时间相对于彼此不同步。

6.一种半导体器件，包括：

缓冲管芯；以及

第一至第N堆叠管芯，堆叠在所述缓冲管芯上，并被配置为经由穿通电极与所述缓冲管芯通信，其中N是等于或大于2的整数，其中，所述缓冲管芯包括延迟控制电路，所述延迟控制电路被配置为：在所述半导体器件的测试模式中，从外部测试逻辑接收并延迟用于测试所述第一至第N堆叠管芯的测试输入，并且输出延迟的测试输入，其中，基于在所述延迟控制电路中设置的延迟量，向所述第一至第N堆叠管芯中的一些堆叠管芯发送所述测试输入的定时不同于向所述第一至第N堆叠管芯中的其他堆叠管芯发送所述测试输入的定时。

7.根据权利要求6所述的半导体器件，其中所述缓冲管芯被配置为同时接收提供给所述第一至第N堆叠管芯的测试输入，并且所述延迟控制电路被配置为根据不同的延迟量来延迟和输出所述测试输入。

8.根据权利要求6所述的半导体器件，其中所述第一至第N堆叠管芯被分类为第一至第M组，其中M是小于N的整数，并且在相同的定时向包括在相同组中的堆叠管芯发送所述测试输入，而在不同的定时向包括在不同组中的堆叠管芯发送所述测试输入。

9.根据权利要求6所述的半导体器件，其中所述延迟控制电路包括：对应于所述第一至第N堆叠管芯布置的第一至第N开关，所述第一至第N开关被配置为接收和开关所述测试输入；以及第一至第N延迟链，被配置为经由所述第一至第N开关接收所述测试输入，所述第一至第N延迟链被配置为根据分别设置的延迟量来延迟和输出所述测试输入。

10.根据权利要求9所述的半导体器件，其中所述第一至第N开关被配置为响应于来自测试逻辑的模式控制信号在测试模式中选择性地接通。

11.根据权利要求9所述的半导体器件，其中所述第一至第N延迟链中的每个延迟链包括多个延迟电路，并且通过根据来自所述测试逻辑的所述延迟控制信号改变被配置为延迟所述测试输入的延迟电路的数量，来设置所述第一至第N延迟链中的每个延迟链的延迟量。

12.根据权利要求6所述的半导体器件，其中所述缓冲管芯被配置为经由形成在所述第一至第N堆叠管芯中的每一个中的硅通孔TSV与所述第一至第N堆叠管芯通信。

13.根据权利要求12所述的半导体器件，其中所述半导体器件包括高带宽存储器HBM，并且所述第一至第N堆叠管芯中的每一个包括被配置为经由独立接口与外部通信的至少两个通道。

14.根据权利要求13所述的半导体器件，其中所述第一堆叠管芯包括第一通道和第二通道，并且所述延迟控制电路包括与所述第一通道对应的第一延迟链和与所述第二通道对应的第二延迟链，其中向所述第一通道发送所述测试输入的定时与向所述第二通道发送所述测试输入的定时彼此不同。

15.根据权利要求6所述的半导体器件，其中所述缓冲管芯和所述第一至第N堆叠管芯包括具有堆叠结构的半导体芯片，并且所述半导体器件包括半导体封装件，所述半导体芯片封装在所述半导体封装件中。

16.一种半导体器件的测试方法，所述半导体器件包括缓冲管芯和堆叠在所述缓冲管芯上的多个堆叠管芯，所述测试方法包括：在所述半导体器件的测试模式中，通过所述缓冲管芯从外部测试逻辑接收用于测试所述多个堆叠管芯的测试输入；

通过设置在所述缓冲管芯中的延迟控制电路，根据响应于延迟控制信号而设置的延迟量，延迟所述测试输入；

通过所述缓冲管芯，将延迟的测试输入经由穿通电极传送到所述多个堆叠管芯；以及通过所述多个堆叠管芯，通过使用所述测试输入来执行测试信号处理，其中，所述多个堆叠管芯中的一些堆叠管芯的测试执行定时与所述多个堆叠管芯中的其他堆叠管芯的测试执行定时不同。

17.根据权利要求16所述的测试方法，其中在测试模式中从所述外部测试逻辑提供所述延迟控制信号。

18.根据权利要求16所述的测试方法，其中，所述延迟控制电路包括与所述多个堆叠管芯对应的多个延迟链，并且由于根据所述延迟控制信号不同地设置所述多个延迟链的延迟量，因此向所述多个堆叠管芯发送所述测试输入的定时彼此不同。

19.根据权利要求16所述的测试方法，其中所述半导体器件包括高带宽存储器HBM，并且所述多个堆叠管芯中的每一个包括被配置为经由独立接口与外部通信的至少两个通道。

20.根据权利要求19所述的测试方法，其中所述多个堆叠管芯中的任何一个堆叠管芯包括第一通道和第二通道，并且所述延迟控制电路包括与所述第一通道对应的第一延迟链和与所述第二通道对应的第二延迟链，其中所述第一延迟链和所述第二延迟链的延迟量被设置为彼此不同。

说明书

包括堆叠管芯的半导体器件和测试该半导体器件的方法

[0001] 相关申请的交叉引用

[0002] 本申请要求2018年8月7日在韩国知识产权局递交的韩国专利申请No.10-2018-0092054的权益，其全部公开通过引用合并在此。

技术领域

[0003] 本发明构思涉及测试半导体器件的方法，更具体地，涉及包含堆叠管芯的半导体器件及其测试方法。

背景技术

[0004] 响应于电子工业的快速发展和用户的需求，电子设备变得更紧凑、性能更高并且容量更大。因此，包括在电子设备中的半导体器件的测试变得更加复杂。作为示例，在批量生产测试环境中，诸如数十或数百个晶片管芯(DIE)或半导体封装件之类的半导体器件可以作为被测器件(DUT)进行同时测试。另外，在DUT是包含多个堆叠管芯的半导体器件的情况下，要测试的电路的数量增加，测试环境中的峰值噪声可能变得过大。

发明内容

[0005] 本发明构思提供了一种半导体器件和测试该半导体器件的方法，该半导体器件包含具有堆叠结构的管芯，并且能够减少由于在测试环境中可能发生的峰值噪声和峰值功率而导致的测试性能的劣化。

[0006] 根据本发明构思的一些实施例，提供了一种半导体器件，其包括堆叠在底层的缓冲管芯上并且电耦合到底层的缓冲管芯的至少两个管芯。所述缓冲管芯包括延迟控制电路，所述延迟控制电路被配置为：接收并选择性地延迟用于测试所述至少两个管芯的测试输入，并且将测试输入和所述测试输入的延迟版本分别传送到所述至少两个管芯中的第一管芯和所述至少两个管芯中的第二管芯。所述至少两个管芯可以在所述缓冲管芯上相对于彼此竖直堆叠。

[0007] 此外，在本发明的这些实施例中的一些中，所述至少两个管芯中的所述第一管芯包括位于其中的至少一个穿衬底通孔(TSV)，所述至少两个管芯中的所述第二管芯经由所述至少两个管芯中的所述第一管芯内的所述至少一个穿衬底通孔接收来自所述缓冲管芯的测试输入。在本发明的一些其他实施例中，所述至少两个管芯可以被配置为在所述缓冲管芯上的N个管芯的竖直堆叠，其中N是大于2的正整数。在这些实施例中，所述延迟控制电路可以包括定时控制电路，所述定时控制电路被配置为以分级方式向所述N个管芯中的每个管芯提供测试输入，使得使用所述测试输入的在所述N个管芯中的每个管芯内的相应测试模式的开始时间相对于彼此不同步，从而减少测试期间的峰值电流水平(和峰值噪声)。

[0008] 根据本发明构思的另一实施例，提供了一种半导体器件，包括：缓冲管芯；以及第一至第N堆叠管芯，堆叠在所述缓冲管芯上。这些堆叠管芯被配置为经由穿通电极与所述缓冲管芯通信(其中N是等于或大于2的整数)。所述缓冲管芯包括延迟控制电路，所述延迟控制电路被配置为接收和延迟用于测试所述第一至第N堆叠管芯的测试输入。所述测试输入可以由外部测试逻辑提供。所述延迟控制电路还被配置为在所述半导体器件的测试模式期间输出延迟的测试输入。并且，基于在所述延迟控制电路中设置的延迟量，向所述第一至第N堆叠管芯中的一些堆叠管芯发送所述测试输入的定时不同于向所述第一至第N堆叠管芯中的其他堆叠管芯发送所述测试输入的定时。

[0009] 根据本发明构思的另一实施例，提供了一种半导体器件的测试方法，所述半导体器件包括底层的缓冲管芯和堆叠在所述缓冲管芯上的多个堆叠管芯。所述测试方法包括：在所述半导体器件的测试模式中，通过所述缓冲管芯从外部测试逻辑接收用于测试所述多个堆叠管芯的测试输入，然后通过设置在所述缓冲管芯中的延迟控制电路，根据响应于延迟控制信号而设置的延迟量，延迟所述测试输入。然后，通过所述缓冲管芯来执行操作，以将延迟的测试输入经由穿通电极传送到所述多个堆叠管芯。然后，由所述多个堆叠管芯使用所述测试输入来执行测试信号处理，然而，所述多个堆叠管芯中的一些堆叠管芯的测试执行定时与所述多个堆叠管芯中的其他堆叠管芯的测试执行定时不同。

附图说明

[0010] 根据以下结合附图进行的详细描述，将更清楚地理解本发明构思的实施例，在附图中：

[0011] 图1是示出了包括根据实施例的半导体器件在内的测试系统的框图；

[0012] 图2是示出图1的半导体器件中包括的延迟控制电路的实现示例的框图；

[0013] 图3是示出根据实施例的半导体器件的实现示例的框图；

[0014] 图4是示出根据实施例的半导体器件中的信号传输路径的示例的图；

[0015] 图5是根据实施例的半导体器件的测试方法的流程图；

[0016] 图6是示出根据实施例将半导体器件实现为高带宽存储器(HBM)的示例的框图；

[0017] 图7和图8是示出根据实施例的半导体器件中的与延迟量设置相关的组被不同地分类的示例的图；以及

[0018] 图9是示出根据实施例的延迟控制电路的实现示例的电路图。

具体实施方式

[0019] 在下文中，将参照附图详细描述本发明构思的实施例。

[0020] 图1是示出了包括根据实施例的半导体器件1200在内的测试系统1000的框图。参照图1，根据实施例，用于测试半导体器件的测试系统1000可以包括测试逻辑(或测试器)1100和作为被测器件(DUT)的半导体器件1200。在一个实施例中，测试系统1000可以被称为测试设备。另外，在一个实施例中，测试系统1000的除了半导体器件1200之外的其余组件可以被定义为测试设备。

[0021] 测试系统1000可以包括测试板(未示出)，并且测试板可以包括DUT安装电路，半导体器件1200作为一个或多个DUT安装在DUT安装电路上。另外，测试逻辑1100可以安装在测试板上或测试板外部，以控制对半导体器件1200的测试操作。另外，DUT安装电路可以包括用于安装DUT的多个插座，并且当多个半导体器件1200安装在测试系统1000中的DUT安装电路上时，可以执行对多个DUT的并行测试。

[0022] 尽管未在图1中示出，测试系统1000还可以包括：通信设备，与请求测试的外部主机通信；存储器，临时存储与各种测试相关的各种信息；以及电源电路(未示出)，用于向包括在测试系统1000中的各种器件供电。

[0023] 根据实施例，测试逻辑1100可以实现为诸如现场可编程门阵列(FPGA)、专用集成电路(ASIC)和应用处理器(AP)之类的半导体芯片，并且可以根据与每个半导体器件1200之间的并行通信方法发送和接收各种信息。例如，半导体器件1200可以包括具有堆叠结构的多个半导体管芯，并且多个半导体管芯可以包括与外部的测试逻辑1100或外部存储器控制器(未示出)通信的缓冲管芯1210，以及堆叠在缓冲管芯1210上的第一至第N堆叠管芯1220_1至1220_N。测试逻辑1100可以对半导体器件1200的第一至第N堆叠管芯1220_1至1220_N并行地执行测试，并且在一个示例中，可以并行(或同时)输出提供给第一至第N堆叠管芯
1220_1至1220_N的测试输入Input。另外，缓冲管芯1210可以并行接收测试输入Input。

[0024] 确定半导体器件1200是否有缺陷的测试过程可以在半导体工艺的各个阶段执行，并且可以包括例如晶片级测试和在晶片级测试之后的测试。晶片级测试可以对应于在晶片级对个别半导体管芯的测试。另外，在晶片级测试之后的测试可以是在执行封装之前对半导体管芯的测试，或者是对封装有一个半导体管芯(或半导体芯片)的半导体封装件的测试。备选地，对半导体封装件的测试可以是对包括有多个半导体芯片的半导体封装件的测试。

[0025] 根据实施例，当图1中所示的测试系统1000是执行晶片级测试的设备时，半导体器件1200可以是形成在半导体晶片上的半导体管芯，并且半导体管芯可以包括通过半导体工艺形成的缓冲管芯1210和第一至第N堆叠管芯1220_1至1220_N。备选地，当图1中所示的测试系统1000是用于测试半导体封装件的设备时，半导体器件1200可以包括半导体封装件，在该半导体封装件中竖直堆叠和封装了多个半导体管芯(或半导体芯片)。

[0026] 半导体器件1200可以是执行各种功能的器件，并且可以包括具有存储器单元阵列的存储器件。例如，存储器件可以包括动态随机存取存储器(DRAM)，例如双倍数据速率(DDR)同步DRAM(SDRAM)、低功率DDR(LPDDR)、图形DDR(GDDR)SDRAM和Rambus DRAM(RDRAM)。备选地，存储器件可以包括非易失性存储器，例如闪存、磁RAM(MRAM)、铁电RAM(FeRAM)、相变RAM(PRAM)和电阻RAM(ReRAM)。

[0027] 根据实施例，来自测试逻辑1100的测试输入Input可以并行提供给半导体器件1200的缓冲管芯1210。另外，缓冲管芯1210可以经由多个穿通电极与第一至第N堆叠管芯
1220_1至1220_N通信，并且可以经由例如多个硅通孔(TSV)与第一至第N堆叠管芯1220_1至
1220_N通信。图1示出了将多个测试输入Input提供给缓冲管芯1210的示例，在示例中，测试输入Input的数量可以对应于第一至第N堆叠管芯1220_1至1220_N的数量。备选地，测试输入Input可以公共地提供给第一至第N堆叠管芯1220_1至1220_N，并且缓冲管芯1210可以对测试输入Input进行分支，并将分支后的测试输入Input提供给第一至第N堆叠管芯1220_1至1220_N。备选地，当第一至第N堆叠管芯1220_1至1220_N中的每一个包括执行独立接口的多个通道并且对于多个通道中的每一个执行单独的测试操作时，测试输入Input的数量可以大于第一至第N堆叠管芯1220_1至1220_N的数量。

[0028] 缓冲管芯1210可以包括延迟控制电路1211，其对所接收的测试输入Input进行延迟，并将延迟后的第一至第N测试输入Input_1至Input_N提供给第一至第N堆叠管芯1220_1至1220_N。在一个示例中，延迟控制电路1211可以对分别提供给第一至第N堆叠管芯1220_1至1220_N的每个测试输入Input执行延迟操作，因此，向第一至第N堆叠管芯1220_1至1220_N中的一些堆叠管芯提供测试输入Input的定时可以与向第一至第N堆叠管芯1220_1至1220_N中的其他堆叠管芯提供测试输入Input的定时不同。备选地，基于延迟控制电路1211的延迟操作，分别向第一至第N堆叠管芯1220_1至1220_N提供第一至第N延迟的测试输入Input_1至Input_N的定时可以全部彼此不同。

[0029] 延迟控制电路1211可以通过对测试输入Input的延迟处理操作，分别将第一至第N延迟的测试输入Input_1至Input_N输出给第一至第N堆叠管芯1220_1至1220_N。可以将第一至第N延迟的测试输入Input_1至Input_N分别提供给第一至第N堆叠管芯1220_1至1220_N中的目标电路，该目标电路执行用于测试操作的信号处理。

[0030] 根据实施例，延迟控制电路1211可以根据不同的延迟量来延迟针对第一至第N堆叠管芯1220_1至1220_N的测试输入Input。因此，尽管测试输入Input并行(或同时)提供给缓冲管芯1210，但是第一至第N堆叠管芯1220_1至1220_N可以在不同定时接收已经被延迟的第一至第N延迟的测试输入Input_1至Input_N，并且可以执行测试操作。换句话说，第一至第N堆叠管芯1220_1至1220_N可以在不同的定时执行测试，而不管缓冲管芯1210接收测试输入Input的定时如何。因此，可以分散由于第一至第N堆叠管芯1220_1至1220_N同时执行的测试而产生的大峰值噪声和/或大峰值电流，并且可以防止DUT在并行测试环境中的特性劣化。

[0031] 根据实施例，延迟控制电路1211可以响应于半导体器件1200的测试模式中的特定延迟控制信号来设置与每个堆叠管芯对应的延迟量。例如，半导体器件1200可以包括产生各种控制信号的控制逻辑，并且在测试模式中，可以产生用于设置上述延迟量的延迟控制信号。备选地，在测试模式中，延迟控制电路1211可以从测试逻辑1100接收上述延迟控制信号，并响应于其来设置延迟量。换句话说，延迟控制电路1211可以被配置为能够对第一至第N堆叠管芯1220_1至1220_N中的每一个编程延迟量，因此，向第一至第N堆叠管芯1220_1至1220_N中的一些堆叠管芯发送测试输入Input的定时可以与向第一至第N堆叠管芯1220_1至1220_N中的其他堆叠管芯发送测试输入Input的定时不同。

[0032] 根据实施例，第一至第N堆叠管芯1220_1至1220_N可以被分组为两个或更多个组，并且每个组可以包括一个或多个堆叠管芯。另外，由于延迟控制电路1211的延迟量基于组不同地设置，所以测试输入Input可以同时提供给属于同一组的堆叠管芯。另一方面，测试输入Input可以在不同的定时提供给属于不同组的堆叠管芯。

[0033] 当堆叠管芯中的任何一个包括用于经由独立接口接收测试输入Input的多个通道时，第一至第N堆叠管芯1220_1至1220_N中的每一个的多个通道可以在不同的定时进行测试。在一个实施例中，延迟控制电路1211可以对应于多个通道中的每个通道而布置在缓冲管芯1210中，并且多个通道的延迟控制电路1211可以根据不同的延迟量来延迟测试输入Input。

[0034] 根据上述实施例，可以防止半导体器件1200的多个堆叠管芯同时且同样的操作(这种操作在并行测试环境中消耗大量电流)，因此可以减小测试系统1000的峰值电流和峰值噪声，并且可以防止DUT在测试环境中的特性劣化。另外，由于从测试逻辑1100的观点来看，不需要将多个测试输入Input顺序地提供给半导体器件1200，或者不需要由一些堆叠管芯选择性地执行测试，因此可以防止并行测试环境中的测试速度的劣化。

[0035] 另一方面，由于半导体器件1200的第一至第N堆叠管芯1220_1至1220_N通过使用第一至第N延迟的测试输入Input_1至Input_N顺序地执行处理操作，所以测试逻辑1100可以顺序地接收来自第一至第N堆叠管芯1220_1至1220_N的测试结果Output，并基于特定逻辑处理来确定第一至第N堆叠管芯1220_1至1220_N是否有缺陷。例如，测试逻辑1100可以基于提供给半导体器件1200的测试输入Input的模式是否与从第一至第N堆叠管芯1220_1至1220_N提供的测试结果Output的模式相同的确定来确定第一至第N堆叠管芯1220_1至
1220_N是否有缺陷。

[0036] 图2是示出图1的半导体器件1200中包括的延迟控制电路1211的实现样例的框图。参照图1和图2，延迟控制电路1211可以包括：缓冲电路1212，接收测试输入Input；以及定时控制电路1213，通过对从缓冲电路1212输出的测试输入Input执行延迟处理，输出第一至第N延迟的测试输入Input_1至Input_N。作为示例，缓冲电路1212可以包括第一至第N输入/输出(I/O)缓冲器1212_1至1212_N，用于并行接收与第一至第N堆叠管芯1220_1至1220_N相对应的测试输入Input。另外，定时控制电路1213可以包括第一至第N开关1213_11至1213_1N和第一至第N延迟链1213_21至1213_2N，它们分别与第一至第N堆叠管芯1220_1至1220_N相对应地布置。

[0037] 根据实施例，第一至第N延迟链1213_21至1213_2N中的每一个可以包括多个延迟电路，延迟量可以由该多个延迟电路编程。作为示例，在半导体器件1200的测试模式中，第一至第N延迟链1213_21至1213_2N中的每一个的延迟量可以通过诸如熔丝切割之类的各种方法来编程，但也可以使用其他编程技术(例如，PROM)。例如，在第一至第N延迟链1213_21至1213_2N中的每一个中包括的多个延迟电路中，可以根据上述延迟控制信号调整测试输入Input经过的延迟电路的数量，基于此，第一至第N延迟链1213_21至1213_2N的延迟量可以设置为彼此不同。在测试模式中可以响应于模式控制信号(未示出)选择性地接通第一至第N开关1213_11至1213_1N，因此，可以在测试模式中执行控制操作，使得测试输入Input根据第一至第N延迟链1213_21至1213_2N而被延迟。作为示例，模式控制信号可以由缓冲管芯1210中的控制逻辑(未示出)产生，或者可以在外部测试逻辑1100中产生并提供给缓冲管芯
1210。

[0038] 半导体器件1200可以通过使用接收的测试输入Input来执行特定信号处理，并且可以将特定信号处理的结果作为测试输出Output提供给外部测试逻辑。尽管未在图1和2中示出，但测试输出Output可以提供给缓冲电路1212而不通过单独的路径进行延迟处理，并且被发送给外部测试逻辑1100。

[0039] 图3是示出根据实施例的半导体器件1300的实现示例的框图。在以下实施例中，为了便于解释，提供给半导体器件的测试信息和由半导体器件延迟后的测试信息都被称为测试输入。换句话说，提供给堆叠管芯的测试输入可以对应于对提供给缓冲管芯的测试输入进行延迟的信息。

[0040] 参照图3，半导体器件1300可以包括缓冲管芯1310和堆叠在缓冲管芯1310上的N个堆叠管芯(或第一至第N堆叠管芯1320_1至1320_N)。根据上述实施例，缓冲管芯1310可以经由多个穿通电极与第一至第N堆叠管芯1320_1至1320_N通信，并且可以经由例如穿衬底通孔(TSV)(又名硅通孔)执行通信。

[0041] 缓冲管芯1310可以包括缓冲电路，其接收经由TSV提供给第一至第N堆叠管芯1320_1至1320_N的信号，从执行驱动TSV的功能的观点来看，缓冲电路可以被称为TSV驱动器1311。另外，缓冲管芯1310可以包括：开关块1312，用于在半导体器件1300的测试模式中经由TSV驱动器1311接收测试输入Input；以及延迟链块1313，用于接收测试输入Input并对测试输入Input执行延迟处理。另外，延迟链块1313可以包括分别对应于第一至第N堆叠管芯1320_1至1320_N布置的N个延迟链(例如，第一至第N延迟链1313_1至1313_N)，并且第一至第N延迟链1313_1至1313_N中的每一个可以执行对提供给每个对应堆叠管芯的测试输入Input的延迟处理。另外，N个延迟链(1313_1至1313_N)中的每一个可以具有可编程的延迟量，例如，N个延迟链(1313_1至1313_N)中的每一个可以包括多个延迟电路，并且延迟量可以通过改变用于对测试输入Input进行延迟处理的延迟电路的数量来调整。

[0042] 当根据图3中所示的组件的结构，对包括具有TSV结构的多个管芯在内的半导体器件进行测试时，可以不同地调整第一至第N堆叠管芯1320_1至1320_N的测试执行定时，使得峰值电流的噪声能够得到分散，因此，可以减小测试系统1000的电源约束。另外，由于可以对堆叠管芯执行并行测试而不必分开并测试多个堆叠管芯中的一些，因此可以同时测试更多堆叠管芯并且可以减少测试所需的时间。

[0043] 在图3所示的实施例中，可以形成多个TSV并将它们分配给N个堆叠管芯(1320_1至1320_N)中的每一个，当经由分别分配的TSV发送测试输入Input时，TSV可以传送由不同延迟量延迟后的测试输入Input。另外，在图3的实施例中，示出了按照每个管芯形成TSV并且不同管芯的TSV经由特定导电材料(例如，通孔接触)彼此电连接的示例。作为示例，TSV可以形成为使得：N个堆叠管芯(1320_1至1320_N)堆叠在缓冲管芯1310上，然后TSV穿过所有管芯。

[0044] 另一方面，在上述实施例中，测试输入Input可以包括各种多条信息。作为示例，半导体器件1300可以对应于包括存储器单元阵列在内的存储器件，并且可以通过将具有特定模式的数据写入半导体器件1300并读取写入的数据来执行测试，其中测试输入Input包括命令、地址和数据中的至少一些。根据实施例，半导体器件1300的缓冲管芯1310可以包括接收命令的缓冲电路(或TSV驱动器)、接收地址的缓冲电路和接收数据的缓冲电路。另外，根据本发明构思的实施例的延迟控制电路可以被布置为在将命令、地址和数据中的至少一个发送给N个堆叠管芯(1320_1至1320_N)时施加延迟。

[0045] 图4是示出根据实施例的半导体器件中的信号传输路径的示例的图。在图4中，示出了经由不同的焊盘接收测试模式中的测试输入和正常模式中的正常输入。作为另一示例，半导体器件可以被实现为使得测试模式中的测试输入和正常模式中的正常输入经由相同的焊盘接收，其中电路被配置为使得正常模式中的正常输入的延迟不通过调整延迟控制电路的延迟量来施加。

[0046] 参照图4，半导体器件可以包括在测试模式中经由第一焊盘PAD 1接收测试输入Input的第一IO缓冲器IO Buf_T，以及在正常模式中经由第二焊盘PAD 2接收正常输入Input_normal的第二IO缓冲器IO Buf_N。虽然图4示出了接收测试输入Input的一个第一焊盘PAD 1和接收正常输入Input_normal的一个第二焊盘PAD 2，但半导体器件可以包括接收测试输入Input的多个第一焊盘PAD 1和接收正常输入Input_normal的多个第二焊盘PAD 2。作为示例，半导体器件可以经由测试逻辑(或测试器)1100和第一焊盘PAD 1发送和接收信息，并且可以经由外部存储器控制器和第二焊盘PAD 2发送和接收信息。

[0047] 根据一个实施例，延迟链Delay Chain_1可以作为延迟控制电路1211的组件而布置在经由第一IO缓冲器IO Buf_T发送测试输入Input的路径上，并且可以响应于延迟控制信号来设置延迟控制电路1211的延迟量。在将测试输入Input提供给堆叠管芯之后，在特定延迟时间之后可以产生测试输出Output。根据实施例，测试输出Output可以在不经过延迟链Delay Chain_1的情况下经由第一焊盘PAD 1发送给外部。

[0048] 此外，在正常模式中不对正常输入Input_normal进行延迟处理的情况下，测试输入Input可以经由与在上述测试模式中发送测试输入Input的TSV相同的TSV发送给相同的核心管芯。

[0049] 图5是根据实施例的半导体器件的测试方法的流程图。参照图5，半导体器件可以包括具有堆叠结构的多个半导体管芯(或半导体芯片)，并且多个半导体管芯可以经由诸如TSV之类的穿通电极彼此通信。另外，可以在测试模式中单独测试多个半导体管芯，因此，外部测试逻辑可以产生用于测试多个半导体管芯的测试输入，并将产生的测试输入提供给半导体器件。多个半导体管芯可以包括与外部测试逻辑通信的缓冲管芯，此外，多个半导体管芯还可以包括堆叠管芯(或核心管芯)，堆叠管芯经由缓冲管芯接收测试输入并产生测试输出。

[0050] 在并行测试环境中，多个半导体器件可以放置在测试系统等的DUT安装电路上，并且可以单独测试包括在每个半导体器件中的堆叠管芯。因此，用于测试任何一个半导体器件的多个堆叠管芯的测试输入可以由缓冲管芯从外部测试逻辑并行(或同时)接收(S11)。

[0051] 半导体器件的缓冲管芯可以包括对测试输入执行延迟处理的延迟控制电路，并且延迟控制电路可以包括定时控制电路，该定时控制电路用于根据不同的延迟量对提供给多个堆叠管芯的测试输入进行延迟。延迟控制电路可以接收由半导体器件产生的或者从外部测试逻辑提供的延迟控制信号，并且可以响应于延迟控制信号不同地设置定时控制电路。因此，可以根据不同延迟量对提供给堆叠管芯的测试输入执行延迟处理(S12)。

[0052] 如上所述进行了延迟的测试输入可以经由针对每个堆叠管芯独立布置的TSV提供给多个堆叠管芯(S13)，并且多个堆叠管芯可以在不同的定时通过使用所接收的测试输入来执行用于测试的信号处理(S14)。根据实施例，来自多个堆叠管芯的测试输出可以在不同的定时产生，并且可以顺序地发送给外部测试逻辑，而不对测试输出进行单独的延迟处理。

[0053] 尽管图5的流程图描述了在不同的定时向多个堆叠管芯提供测试输入，但如在先前实施例中那样，本发明构思的实施例可以通过以各种方式对多个堆叠管芯和多个通道进行分组，来对每个组的测试输入施加不同的延迟量。

[0054] 图6是示出根据实施例将半导体器件实现为高带宽存储器(HBM)1400的示例的框图。参照图6，HBM 1400可以包括多个半导体管芯，并且多个半导体管芯可以包括逻辑管芯(或缓冲管芯)1410和一个或多个核心管芯1420。核心管芯1420可以对应于上述实施例中的堆叠管芯。通过包括具有独立接口的第一至第八通道CH1至CH8，HBM 1400可以具有增加的带宽。在图6中，示出了一个示例，其中HBM 1400包括四个核心管芯1420，并且每个核心管芯1420包括位于其中的两个通道。然而，可以不同地改变在HBM 1400中设置的核心管芯1420的数量和通道(CH1至CH8)的数量。

[0055] 逻辑管芯(或缓冲管芯)1410可以包括TSV区域1411、物理(PHY)区域1412和直接存取(DA)区域1413。此外，逻辑管芯1410还可以包括用于控制HBM 1400内的整体操作的控制逻辑(未示出)。例如，逻辑管芯1410可以响应于来自外部控制器的命令执行HBM 1400的内部控制操作。另外，根据上述实施例，用于对测试输入进行延迟的延迟控制(延迟Ctrl)电路1414还可以被包括在逻辑管芯1410中。

[0056] TSV区域1411可以对应于形成用于与核心管芯1420通信的TSV的区域。另外，PHY区域1412可以包括用于与外部控制器通信的多个IO电路，并且DA区域1413可以在HBM 1400的测试模式中经由布置在HBM 1400的外表面上的导电设施与外部测试器直接通信。可以通过DA区域1413和TSV区域1411向核心管芯1420提供从测试器提供的各种信号。在上述实施例中，来自外部测试器的测试输入可以经由DA区域1413提供给延迟Ctrl电路1414，并且延迟的测试输入可以经由TSV区域1411提供给核心管芯1420。

[0057] 根据本发明构思的实施例，延迟Ctrl电路1414可以接收公共地提供给第一至第八通道CH1至CH8的测试输入并对其进行延迟，然后将延迟的测试输入提供给第一至第八通道CH1至CH8。备选地，延迟Ctrl电路1414可以接收分别提供给第一至第八通道CH1至CH8的测试输入并对其进行延迟，并输出通过对测试输入进行延迟处理操作而延迟的测试输入。

[0058] 根据实施例，可以在各种定时向第一至第八通道CH1至CH8提供测试输入。例如，可以根据核心管芯1420的位置不同地设置提供测试输入的定时，或者可以按照第一至第八通道CH1至CH8的每个通道不同地设置提供测试输入的定时。备选地，可以将多个核心管芯1420分类为一个或多个组，并且可以按每个组不同地设置提供测试输入的定时。备选地，不管核心管芯1420的堆叠位置如何，第一至第八通道CH1至CH8可以被分类为一个或多个通道组，并且提供测试输入的定时可以被设置为按每个通道组彼此不同。

[0059] 以第一核心管芯“核心管芯1”为例，来自逻辑管芯1410的测试输入可以分别经由单独的TSV提供给第一核心管芯“核心管芯1”的第一通道CH1和第三通道CH3，并且针对提供给第一通道CH1和第三通道CH3的测试输入的延迟量可以彼此不同地设置。因此，第一通道CH1和第三通道CH3可以通过在不同的定时使用测试输入来分别执行测试操作。

[0060] 图7和图8是示出根据实施例的半导体器件1500和1600中的与延迟量设置相关的组被不同地分类的示例的图。图7和图8示出了半导体器件1500和1600对应于上述HBM并且HBM包括N个核心管芯的示例。参照图7，半导体器件1500可以包括逻辑管芯1510和堆叠在其上的第一至第N核心管芯1520。另外，逻辑管芯1510可以经由多个TSV与第一至第N核心管芯1520通信，并且不同的核心管芯可以构成不同的通道。另外，半导体器件1500中设置的多个通道可以独立地经由TSV与逻辑管芯1510通信。

[0061] 根据实施例，第一至第N核心管芯1520可以基于第一至第N核心管芯的位置被分类为两个或更多个组。在图7所示的实施例中，第一核心管芯“核心管芯1”和第二核心管芯“核心管芯2”被分类为第一组“组1”，第三核心管芯“核心管芯3”和第四核心管芯“核心管芯4”被分类为第二组“组2”，与之类似，第一至第N核心管芯1520可以分类为M个组。然而，本发明构思的实施例可以以其他方式进行各种分组。作为示例，每个组中包括的核心管芯的数量可以被不同地分类。

[0062] 另外，逻辑管芯1510可以包括根据上述实施例的延迟Ctrl电路1511，并且可以根据由延迟Ctrl电路1511设置的延迟量来延迟提供给第一至第N核心管芯1520的测试输入。作为一个示例，可以在延迟第一延迟量“延迟1”之后将测试输入提供给第一组“组1”的核心管芯，并且可以在延迟第M延迟量“延迟M”之后将测试输入提供给第M组“组M”的核心管芯。

[0063] 参照图8，半导体器件1600可以包括逻辑管芯1610和堆叠在其上的第一至第N核心管芯1620。另外，示出了逻辑管芯1610经由多个TSV与第一至第N核心管芯1620通信，并且每个核心管芯包括两个通道的示例。

[0064] 根据实施例，可以基于通道的位置将第一至第N核心管芯1620分类为两个或更多个通道组。根据图8中所示的实施例，即使通道被布置在相同的核心管芯上，由于通道的不同，通道也可以被分类为不同的通道组。在示例中，第一核心管芯“核心管芯1”和第二核心管芯“核心管芯2”的一些通道(例如，CH1和CH2)可以被分类为相同的通道组，第一核心管芯“核心管芯1”和第二核心管芯“核心管芯2”的其他通道(例如，CH3和CH4)可以分类为另一个相同的通道组。换句话说，第一核心管芯“核心管芯1”的第一通道CH1和第三通道CH3可以被分类到不同的通道组。在图8所示的实施例中示出了以下示例：包括在两个核心管芯中的通道被分类为相同的通道组，并且半导体器件1600包括总共K个通道组。然而，本发明构思的实施例可以基于各种不同方法将通道分类为通道组。

[0065] 另一方面，逻辑管芯1610可以包括根据上述实施例的延迟Ctrl电路1611，并且可以根据延迟Ctrl电路1611的延迟量基于通道组来延迟提供给第一至第N核心管芯1620的测试输入。作为示例，可以在延迟第一延迟量“延迟1”之后将测试输入提供给第一通道组“CH_组1”的核心管芯，并且可以在延迟第K延迟量“延迟K”之后将测试输入提供给第K通道组“CH_组K”的核心管芯。

[0066] 在图8中，示出了包括在至少两个核心管芯中的通道被包括在相同的通道组中，但是本发明构思的实施例不必限于此。例如，可以针对每个核心管芯和每个通道设置不同的延迟量。在这种情况下，可以对应于2*N个通道中的每一个设置不同的延迟量，以便在不同的定时将测试输入提供给2*N个通道。

[0067] 图9是根据实施例的延迟控制电路的实现示例的电路图。在图9中，示出了将不同的延迟量施加到不同通道(例如，第一通道CH1和第二CH2)的示例。

[0068] 参照图9，在测试模式中，半导体器件1700可以包括：缓冲电路1710，经由第一焊盘PAD_CH1接收针对第一通道CH1的测试输入；以及缓冲电路1720，经由第二焊盘PAD_CH2接收针对第二通道CH2的测试输入。另外，半导体器件1700可以包括开关块1730，开关块1730包括在测试模式中选择性地接通的开关，并且开关块1730的开关可以响应于由半导体器件1700产生的或从外部测试逻辑提供的模式控制信号Ctrl_mode而进行开关。

[0069] 此外，半导体器件1700还可以包括用于延迟针对第一通道CH1的测试输入的第一延迟链1741和用于延迟针对第二通道CH2的测试输入的第二延迟链1742，并且第一延迟链1741和第二延迟链1742中的每一个可以包括多个延迟电路。由第一延迟链1741和第二延迟链1742延迟后的测试输入可以经由TSV提供给核心管芯。在图9所示的实施例中，开关块
1730以及第一延迟链1741和第二延迟链1742可以是要包括在上述实施例中的延迟Ctrl电路中的组件。

[0070] 根据实施例，第一延迟链1741和第二延迟链1742中的每一个可以包括连接到多个延迟电路的输出端的多个开关，并且该多个开关可以将多个延迟电路的输出端电连接到TSV。连接到TSV的延迟电路的输出端的位置可以根据上述实施例中的延迟控制信号而变化，基于此，可以调整测试输入的延迟量。例如，当针对第一通道CH1的测试输入经过的延迟电路的数量小于针对第二通道CH2的测试输入经过的延迟电路的数量时，针对第一通道CH1的测试输入的延迟量可以相对小于针对第二通道CH2的测试输入的延迟量。

[0071] 根据本发明构思的包括具有堆叠结构的管芯在内的半导体器件及其测试方法，可以在用于测试包括多个管芯在内的半导体器件的环境中减小峰值电流和/或峰值噪声，并且可以防止测试速度的劣化。

[0072] 如上所述，已经在附图和说明书中公开了实施例。尽管本文已经参考特定术语描述了实施例，但是应该理解，它们仅用于描述本发明构思的技术思想的目的，而不是用于限制权利要求中限定的发明构思的范围。因此，本领域普通技术人员将理解，在不脱离本发明构思的范围的情况下，各种修改和等同实施例都是可能的。因此，本发明构思的真正保护范围应由所附权利要求的技术思想确定。