三维半导体存储器件

摘要

本发明公开了一种三维半导体存储器件，其可以包括：第一堆叠块，包括在基板上在第一方向上布置的第一堆叠；第二堆叠块，包括在基板上在第一方向上布置的第二堆叠；以及分离结构，设置在基板上在第一堆叠块和第二堆叠块之间。分离结构可以包括第一模层和第二模层，其在垂直于基板的顶表面的垂直方向上堆叠。

权利要求

1.一种三维半导体存储器件，包括：

第一堆叠块，包括在基板上在第一方向上布置的第一堆叠；

第二堆叠块，包括在所述基板上在所述第一方向上布置的第二堆叠；和分离结构，设置在所述基板上在所述第一堆叠块和所述第二堆叠块之间，所述分离结构包括第一模层和第二模层。

2.根据权利要求1所述的器件，

其中所述第一模层在垂直于所述基板的顶表面的垂直方向上堆叠，以及其中每个所述第二模层插置于在所述垂直方向上彼此相邻的所述第一模层之间。

3.根据权利要求2所述的器件，其中所述分离结构包括：模制结构，设置在所述第一堆叠块和所述第二堆叠块之间，所述模制结构包括所述第一模层和所述第二模层；

第一分离层，设置在所述基板上的所述第一堆叠块和所述模制结构之间；和第二分离层，设置在所述基板上的所述第二堆叠块和所述模制结构之间。

4.根据权利要求3所述的器件，还包括：层间绝缘层，设置在所述基板上以覆盖所述第一和第二堆叠块的侧表面以及所述分离结构的侧表面，其中，所述模制结构的与所述层间绝缘层接触的端部设置为形成阶梯结构，和其中所述第一分离层和所述第二分离层延伸到所述层间绝缘层中。

5.根据权利要求2所述的器件，其中所述分离结构还包括金属模层，所述金属模层设置于在所述垂直方向上彼此相邻的所述第一模层之间，并且通过插置在其间的每个所述第二模层彼此水平地间隔开。

6.根据权利要求1所述的器件，其中每个所述第一模层是氧化物层，每个所述第二模层是氮化物层。

7.根据权利要求1所述的器件，其中所述第一堆叠块和所述第二堆叠块中的每个具有侧表面，所述侧表面与所述分离结构相邻地定位并且是垂直于所述基板的顶表面的平坦表面。

8.根据权利要求1所述的器件，还包括：第三堆叠块，包括在所述基板上在所述第一方向上布置的第三堆叠，所述第三堆叠块在与所述第一方向交叉的第二方向上面向所述第一堆叠块；和第四堆叠块，包括在所述基板上在所述第一方向上布置的第四堆叠，所述第四堆叠块在所述第二方向上面向所述第二堆叠块，其中，所述分离结构延伸到所述第一堆叠块和所述第三堆叠块之间、所述第二堆叠块和所述第四堆叠块之间、以及所述第三堆叠块和所述第四堆叠块之间的区域中。

9.一种三维半导体存储器件，包括：

第一堆叠和第二堆叠，设置在基板上以在第一方向上彼此间隔开并在与所述第一方向交叉的第二方向上纵向延伸；

第一位线，与所述第一堆叠交叉并在所述第一方向上纵向延伸；

第二位线，与所述第二堆叠交叉并在所述第一方向上纵向延伸，所述第一位线和所述第二位线在所述第一方向上彼此对准；和分离结构，在所述第一堆叠和所述第二堆叠之间，其中，所述第一堆叠的与所述分离结构相邻的第一侧表面和所述第二堆叠的与所述分离结构相邻的第一侧表面垂直于所述基板的顶表面。

10.根据权利要求9所述的器件，其中所述第一位线和所述第二位线在所述第二方向上彼此间隔开。

11.根据权利要求9所述的器件，其中所述分离结构还包括：在所述第一堆叠和所述第二堆叠之间的模制结构；

在所述第一堆叠和所述模制结构之间的第一分离层；和在所述第二堆叠和所述模制结构之间的第二分离层。

12.根据权利要求11所述的器件，

其中所述模制结构包括第一模层和第二模层，所述第一模层在垂直于所述基板的所述顶表面的垂直方向上堆叠，所述第二模层插置于在所述垂直方向上彼此相邻的所述第一模层之间，其中所述第一模层和所述第二模层包括彼此不同的绝缘材料，和其中所述第一分离层和所述第二分离层中的每个构成单层。

13.根据权利要求9所述的器件，其中所述分离结构还包括：第一模层，在垂直于所述基板的所述顶表面的垂直方向上堆叠；

第二模层，插置于在所述垂直方向上彼此相邻的所述第一模层之间；和金属模层，设置于在所述垂直方向彼此相邻的所述第一模层之间，并且通过所述第二模层中的插置在其间的相应第二模层彼此间隔开。

14.根据权利要求9所述的器件，还包括：在所述第一堆叠和所述分离结构之间的第一接触结构；和在所述第二堆叠和所述分离结构之间的第二接触结构。

15.根据权利要求14所述的器件，

其中所述分离结构包括在垂直于所述基板的所述顶表面的方向上堆叠的第一模层和第二模层，以及其中所述第一接触结构和所述第二接触结构与所述第一模层和所述第二模层接触。

16.根据权利要求14所述的器件，

其中所述分离结构包括在垂直于所述基板的所述顶表面的方向上堆叠的第一模层和第二模层，其中所述第一接触结构和所述第二接触结构与所述第一模层接触，和其中所述第一接触结构和所述第二接触结构与所述第二模层间隔开。

17.根据权利要求9所述的器件，还包括：设置在所述基板下方的下基板；

外围电路结构，设置在所述基板和所述下基板之间，所述外围电路结构包括外围电路晶体管；

第一贯穿绝缘图案，穿透所述第一堆叠和所述基板；和第二贯穿绝缘图案，穿透所述第二堆叠和所述基板。

18.根据权利要求9所述的器件，其中所述分离结构在所述第一方向上的第一宽度大于所述第一堆叠和所述第二堆叠中的每个在所述第一方向上的第二宽度。

19.一种三维半导体存储器件，包括：

堆叠，在基板上；

分离结构，在所述基板上在所述堆叠之间；和接触结构，在所述分离结构与每个所述堆叠之间。

20.根据权利要求19所述的器件，其中所述分离结构与所述接触结构接触。

说明书

三维半导体存储器件

技术领域

[0001] 本公开涉及半导体存储器件，更具体地，涉及三维半导体存储器件。

背景技术

[0002] 越来越多地使用半导体存储器件的更高集成来满足消费者对优越性能和低廉价格的需求。在半导体存储器件的情况下，由于它们的集成是决定产品价格的重要因素，所以特别需要提高的集成。在二维或平面半导体存储器件的情况下，由于它们的集成主要由单位存储单元占据的面积决定，所以集成大大受精细图案形成技术的水平影响。然而，提高图案精细度所需的极其昂贵的工艺设备对提高二维或平面半导体器件的集成设置了实际限制。为了克服这种限制，最近提出了包括三维布置的存储单元的三维半导体存储器件。

发明内容

[0003] 一些实施方式提供了具有减小的芯片尺寸的三维半导体存储器件。

[0004] 根据一些实施方式，本公开针对一种三维半导体存储器件，包括：第一堆叠块，包括在基板上在第一方向上布置的第一堆叠；第二堆叠块，包括在基板上在第一方向上布置的第二堆叠；以及分离结构，设置在基板上在第一堆叠块和第二堆叠块之间，分离结构包括第一模层和第二模层。

[0005] 根据一些实施方式，本公开针对一种三维半导体存储器件，包括：第一堆叠和第二堆叠，在基板上设置为在第一方向上彼此间隔开并且在交叉第一方向的第二方向上纵向延伸；第一位线，与第一堆叠交叉并在第一方向上纵向延伸；第二位线，与第二堆叠交叉并在第一方向上纵向延伸，第一和第二位线在第一方向上彼此对准；以及在第一堆叠与第二堆叠之间的分离结构，其中第一堆叠的与分离结构相邻的第一侧表面和第二堆叠的与分离结构相邻的第一侧表面垂直于基板的顶表面。

[0006] 根据一些实施方式，本公开针对一种三维半导体存储器件，包括：在基板上的堆叠；在基板上在堆叠之间的分离结构；以及在分离结构与每个堆叠之间的接触结构。

附图说明

[0007] 通过以下结合附图的简要描述，将更清楚地理解示例实施方式。附图描绘了如本文所述的非限制性的示例实施方式。

[0008] 图1是示意性地示出根据示例实施方式的三维半导体存储器件的单元阵列的电路图。

[0009] 图2是示出根据示例实施方式的包括三维半导体存储器件的半导体晶片的平面图。

[0010] 图3是示出图2的半导体芯片的放大平面图。

[0011] 图4是示出图3的部分‘A’的放大平面图。

[0012] 图5是沿图4的线I-I'截取的剖视图，示出了根据示例实施方式的三维半导体存储器件。

[0013] 图6是沿图4的线II-II'截取的剖视图，示出了根据示例实施方式的三维半导体存储器件。

[0014] 图7是示出图5的部分‘B’的放大剖视图。

[0015] 图8是沿图4的线I-I'截取的剖视图，示出了根据另一示例实施方式的三维半导体存储器件。

[0016] 图9是沿图4的线I-I'截取的剖视图，示出了根据又一示例实施方式的三维半导体存储器件。

[0017] 图10是沿图4的线II-II'截取的剖视图，示出了根据示例实施方式的三维半导体存储器件。

[0018] 图11是示出图3的部分‘A’的放大平面图。

[0019] 图12是沿图11的线III-III'截取的剖视图，示出了根据示例实施方式的三维半导体存储器件。

[0020] 图13是示出图3的部分‘A’的放大平面图。

[0021] 图14是沿图13中的线IV-IV'截取的剖视图，示出了根据示例实施方式的三维半导体存储器件。

[0022] 图15是示出图14的部分‘C’的放大剖视图。

[0023] 图16是示出图2的半导体芯片的放大平面图。

[0024] 图17是示出图16的部分‘D’的放大平面图。

[0025] 图18是示出图16的部分‘D’的放大平面图。

[0026] 图19A至图22A是沿图4的线I-I'截取的剖视图，示出了根据示例实施方式的制造三维半导体存储器件的方法。

[0027] 图19B至图22B是沿图4的线II-II'截取的剖视图，示出了根据示例实施方式的制造三维半导体存储器件的方法。

[0028] 图23和图24是沿图13的线IV-IV'截取的剖视图，示出了根据示例实施方式的制造三维半导体存储器件的方法。

[0029] 应注意，这些图旨在示出在某些示例实施方式中使用的方法、结构和/或材料的一般特征，并补充下面提供的书面描述。然而，这些附图不是按比例绘制的，并且可能没有精确地反映任何给出的实施方式的精确结构或性能特征，并且不应被解释为限定或限制示例实施方式所包含的值或属性的范围。例如，为了清楚起见，可以减小或夸大分子、层、区域和/或结构元件的相对厚度和位置。在各个附图中使用相似或相同的附图标记旨在表示存在相似或相同的元件或特征。

具体实施方式

[0030] 图1是示意性地示出根据示例实施方式的三维半导体存储器件的单元阵列的电路图。

[0031] 参考图1，三维半导体存储器件可以包括公共源极线CSL、多条位线BL0-BL2(包括BL0、BL1和BL2)、以及在公共源极线CSL和位线BL0-BL2之间的多个单元串CSTR。

[0032] 位线BL0-BL2可以二维地布置在基板上，多个单元串CSTR可以并联电连接到每条位线BL0-BL2。因此，单元串CSTR也可以二维地布置在公共源极线CSL或基板上。

[0033] 每个单元串CSTR可图以包括连接到公共源极线CSL的地选择晶体管GST、连接到位线BL0-BL2之一的串选择晶体管SST、以及设置在地选择晶体管GST与串选择晶体管SST之间的多个存储单元晶体管MCT。构成每个单元串CSTR的地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST可以串联连接。此外，地选择线GSL、多条字线WL0-WL3(包括WL0、WL1、WL2和WL3)和多条串选择线SSL0-SSL2(包括SSL0、SSL1和SSL2)可以设置在公共源极线CSL和位线BL0-BL2之间，并且可以分别用作地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST的栅电极。

[0034] 图2是示出根据示例实施方式的包括三维半导体存储器件的半导体晶片的平面图。图3是示出图2的半导体芯片的放大平面图。图4是示出图3的部分‘A’的放大平面图。图5是沿图4的线I-I'截取的剖视图，示出了根据示例实施方式的三维半导体存储器件。图6是沿图4的线II-II'截取的剖视图，示出了根据示例实施方式的三维半导体存储器件。图7是示出图5的部分‘B’的放大剖视图。

[0035] 参考图2和图3，半导体晶片1000可以包括多个单元芯片USC。每个单元芯片USC可以是半导体芯片。单元芯片USC可以在第一方向X上和在与第一方向X交叉的第二方向Y上彼此间隔开。半导体晶片1000可以包括限定单元芯片USC的划线区SR1和SR2。划线区SR1和SR2可以包括沿第一方向X延伸的第一划线区SR1和沿第二方向Y延伸的第二划线区SR2。

[0036] 每个单元芯片USC可以包括基板100、块BLK1、BLK2和BLK3、分离结构SRS1、SRS2和SRS3、以及第一层间绝缘层ILD1。块BLK1、BLK2和BLK3可以设置在基板100上。块BLK1、BLK2和BLK3可以在基板100的顶表面上在第二方向Y上彼此间隔开。块BLK1、BLK2和BLK3可以包括第一至第三块BLK1、BLK2和BLK3。第二块BLK2和第三块BLK3可以在基板100上在第二方向Y上彼此间隔开，第一块BLK1可以设置在第二块BLK2和第三块BLK3之间。第一层间绝缘层ILD1可以设置在基板100上。第一层间绝缘层ILD1可以设置为覆盖块BLK1、BLK2和BLK3的侧表面以及基板100的顶表面。

[0037] 第一至第三分离结构SRS1、SRS2和SRS3可以设置在基板100的顶表面上。例如，第一分离结构SRS1可以设置在基板100的顶表面上以在第三方向Z上穿透第一块BLK1，第三方向Z垂直于第一方向X和第二方向Y两者。第一分离结构SRS1可以包括第一模制结构MS1和第一至第四分离层SL1、SL2、SL3和SL4。第一模制结构MS1可以包括第一部分P1和第二部分P2。第一模制结构MS1的第一部分P1可以沿第三方向Z穿透第一块BLK1并且可以沿第二方向Y纵向延伸。第一模制结构MS1的第二部分P2可以沿第三方向Z穿透第一块BLK1并且可以沿第一方向X纵向延伸。被描述为在特定方向上“纵向”延伸的物品、层、或者物品或层的一部分具有在特定方向上的长度和与该方向垂直的宽度，其中该长度大于该宽度。第一模制结构MS1的第一部分P1和第二部分P2可以彼此交叉。第一块BLK1可以通过第一模制结构MS1被分为第一至第四堆叠块STB1、STB2、STB3和STB4。第一和第二堆叠块STB1和STB2可以在第一方向X上彼此间隔开并且第一模制结构MS1的第一部分P1插置在其间，第三和第四堆叠块STB3和STB4可以在第一方向X上彼此间隔开并且第一模制结构MS1的第一部分P1插置在其间。第一和第三堆叠块STB1和STB3可以在第二方向Y上彼此间隔开并且第一模制结构MS1的第二部分P2插置在其间，第二和第四堆叠块STB2和STB4可以在第二方向Y上彼此间隔开并且第一模制结构MS1的第二部分P2插置在其间。第一分离层SL1可以设置在第一模制结构MS1和第一堆叠块STB1之间，第二分离层SL2可以设置在第一模制结构MS1和第二堆叠块STB2之间。
第三分离层SL3可以设置在第一模制结构MS1和第三堆叠块STB3之间，第四分离层SL4可以设置在第一模制结构MS1和第四堆叠块STB4之间。

[0038] 第二分离结构SRS2可以设置在基板100的顶表面上以沿第三方向Z穿透第二块BLK2。第二分离结构SRS2可以包括第二模制结构MS2以及第五和第六分离层SL5和SL6。第二模制结构MS2可以包括第一部分P1和第二部分P2。第二模制结构MS2的第一部分P1可以沿第三方向Z穿透第二块BLK2并且可以在第二方向Y上纵向延伸。第二模制结构MS2的第二部分P2可以设置在基板100的顶表面上以沿着第二块BLK2的侧表面在第一方向X上纵向延伸。第二模制结构MS2的第二部分P2的侧表面可以与基板100的第一侧表面S1对准。第二块BLK2可以通过第二模制结构MS2的第一部分P1被分成第五和第六堆叠块STB5和STB6。第五和第六堆叠块STB5和STB6可以在第一方向X上彼此间隔开，并且第二模制结构MS2的第一部分P1插置在其间。第五分离层SL5可以设置在第五堆叠块STB5和第二模制结构MS2之间，第六分离层SL6可以设置在第二模制结构MS2和第六堆叠块STB6之间。

[0039] 第三分离结构SRS3可以设置在基板100的顶表面上以沿第三方向Z穿透第三块BLK3。第三分离结构SRS3可以包括第三模制结构MS3以及第七和第八分离层SL7和SL8。第三模制结构MS3可以包括第一部分P1和第二部分P2。第三模制结构MS3的第一部分P1可以沿第三方向Z穿透第三块BLK3并且可以沿第二方向Y纵向延伸。第三模制结构MS3的第二部分P2可以设置在基板100的顶表面上以沿着第三块BLK3的侧表面纵向延伸。第三模制结构MS3的第二部分P2的侧表面可以与基板100的平行于第一侧表面S1的第二侧表面S2对准。第三块BLK3可以通过第三模制结构MS3的第一部分P1被分成第七和第八堆叠块STB7和STB8。第七和第八堆叠块STB7和STB8可以在第一方向X上彼此间隔开，并且第三模制结构MS3的第一部分P1插置在其间。第七分离层SL7可以设置在第三模制结构MS3和第七堆叠块STB7之间，第八分离层SL8可以设置在第三模制结构MS3和第八堆叠块STB8之间。

[0040] 与第一层间绝缘层ILD1接触的第一至第三模制结构MS1、MS2和MS3中的每个的端部可以提供为形成阶梯结构STS_a(例如，参见图4)。第一至第八分离层SL1-SL8可以由单层组成。第一分离层SL1和第五分离层SL5每个包括可以在第二方向Y上纵向延伸、可以穿透第一层间绝缘层ILD1并且可以彼此连接的部分。第二分离层SL2和第六分离层SL6每个包括可以在第二方向Y上延伸、可以穿透第一层间绝缘层ILD1并且可以彼此连接的部分。第三分离层SL3和第七分离层SL7每个包括可以在第二方向Y上延伸、可以穿透第一层间绝缘层ILD1并且可以彼此连接的部分。第四分离层SL4和第八分离层SL8每个包括可以在第二方向Y上延伸、可以穿透第一层间绝缘层ILD1并且可以彼此连接的部分。第一至第三分离结构SRS1-SRS3可以具有相同的堆叠结构。因此，将参考图3至图7更详细地示例性地描述第一至第三分离结构SRS1-SRS3中的一个(例如，第一分离结构SRS1)。

[0041] 第一至第四堆叠块STB1-STB4的与第一分离结构SRS1接触的每个侧表面可以是垂直于基板100的顶表面的平坦表面或平行于第三方向Z的平坦表面。例如，第一至第四堆叠块STB1-STB4的与第一分离结构SRS1接触的每个侧表面可以是基本垂直的。第五和第六堆叠块STB5和STB6的与第二分离结构SRS2接触的每个侧表面可以是垂直于基板100的顶表面的平坦表面或平行于第三方向Z的平坦表面。例如，第五和第六堆叠块STB5和STB6的与第二分离结构SRS2接触的每个侧表面可以是基本垂直的。第七和第八堆叠块STB7和STB8的与第三分离结构SRS3接触的每个侧表面可以是垂直于基板100的顶表面的平坦表面或平行于第三方向Z的平坦表面。例如，第七和第八堆叠块STB7和STB8的与第三分离结构SRS3接触的每个侧表面可以是基本垂直的。

[0042] 第一至第八堆叠块STB1-STB8中的每个可以包括堆叠ST(例如，参见图4)和接触结构400a、400b、400c、400d(例如，参见图4)，堆叠ST布置在第一方向X上且在第二方向Y上纵向延伸，接触结构400a、400b、400c、400d设置在相邻的堆叠ST之间以及在堆叠ST与分离结构SRS1-SRS3之间。将参考图3至7更详细地示例性地描述第一至第八堆叠块STB1-STB8中的一些(例如，STB1-STB4)。

[0043] 参考图4至图6，三维半导体存储器件可以包括下基板200、外围电路结构PRS、基板100、以及第一至第四堆叠ST1a-ST4a和ST1-ST4。下基板200可以是硅基板、硅锗基板、锗基板或生长在单晶硅基板上的单晶外延层。器件隔离层201可以设置在下基板200中。器件隔离层201可以限定下基板200的有源区。器件隔离层201可以包括绝缘材料(例如，硅氧化物层)。

[0044] 外围电路结构PRS可以设置在下基板200上。外围电路结构PRS可以包括晶体管TR、外围层间绝缘层210、互连焊盘213和通路215。晶体管TR可以设置在下基板200的有源区上。晶体管TR可以包括外围栅极绝缘层40、外围栅电极50和源极/漏极区60。外围层间绝缘层
210可以设置在下基板200上。外围层间绝缘层210可以覆盖晶体管TR。互连焊盘213和通路
215可以设置在外围层间绝缘层210中。位于不同水平的互连焊盘213可以通过其间的通路
215彼此连接。此外，晶体管TR可以通过通路215连接到互连焊盘213。

[0045] 基板100可以设置在外围电路结构PRS上。基板100可以包括单元块区域CBR以及外围区域PR1和PR2。单元块区域CBR可以在第一方向X和第二方向Y上彼此间隔开，外围区域PR1和PR2可以限定单元块区域CBR。外围区域PR1和PR2可以包括第一外围区域PR1和第二外围区域PR2。第一分离结构SRS1可以设置在第一外围区域PR1上。第一层间绝缘层ILD1可以设置在第二外围区域PR2上。基板100可以由半导体材料(例如，硅(Si)、锗(Ge)、硅锗(SiGe)、镓砷化物(GaAs)、铟镓砷化物(InGaAs)或铝镓砷化物(AlGaAs)中的至少一种)形成或包括所述半导体材料。

[0046] 第一至第四堆叠块STB1-STB4可以分别设置在基板100的单元块区域CBR上。第一堆叠块STB1可以在基板100的顶表面上沿第一方向X布置，并且可以包括在第二方向Y上纵向延伸的第一堆叠ST1a和ST1。第二堆叠块STB2可以在基板100的顶表面上沿第一方向X布置，并且可以包括在第二方向Y上纵向延伸的第二堆叠ST2a和ST2。第三堆叠块STB3可以在基板100的顶表面上沿第一方向X布置，并且可以包括在第二方向Y上纵向延伸的第三堆叠ST3a和ST3。第四堆叠块STB4可以在基板100的顶表面上沿第一方向X布置，并且可以包括在第二方向Y上纵向延伸的第四堆叠ST4a和ST4。

[0047] 第一至第四堆叠ST1a-ST4a和ST1-ST4中的每个可以包括交替且重复地堆叠在基板100上的绝缘图案330以及栅电极320a、320b和320c。绝缘图案330可以在第三方向Z上堆叠。绝缘图案330可以由例如硅氧化物层形成，或包括例如硅氧化物层。栅电极320a、320b和320c的每个可以设置在沿第三方向Z彼此相邻的绝缘图案330之间。栅电极320a、320b和
320c可以包括地选择栅电极320a、多个单元栅电极320b和串选择栅电极320c。地选择栅电极320a可以是栅电极320a、320b和320c中的最下面的电极，串选择栅电极320c可以是栅电极320a、320b和320c中的最上面的电极。单元栅电极320b可以设置在地选择栅电极320a和串选择栅电极320c之间。

[0048] 第一至第四堆叠ST1a-ST4a和ST1-ST4的与第一层间绝缘层ILD1接触的端部可以提供为形成阶梯结构STS。例如，第一至第四堆叠ST1a-ST4a和ST1-ST4中的每个的高度可以随着距第一分离结构SRS1的距离增大而减小。例如，栅电极320a、320b和320c中的每个在第二方向Y上的长度可以随着距基板100的距离增加而逐渐地减小。作为一示例，在第一至第四堆叠ST1a-ST4a和ST1-ST4中的每个的阶梯结构STS中，栅电极320a、320b和320c中的每个可以具有端部。地选择栅电极320a和单元栅电极320b中的每个的端部可以通过直接设置在其上的另一栅电极暴露。在某些实施方式中，第一至第四堆叠ST1a-ST4a和ST1-ST4中的每个的与第一分离结构SRS1接触的相反端部可以具有壁结构。包括在图3的第五到第八堆叠块STB5、STB6、STB7和STB8中的堆叠，可以具有与第一至第四堆叠ST1a-ST4a和ST1-ST4相同的堆叠结构。

[0049] 第一层间绝缘层ILD1可以设置在基板100的第二外围区域PR2上，以覆盖第一至第四堆叠ST1a-ST4a和ST1-ST4的阶梯结构STS。第一层间绝缘层ILD1的顶表面可以位于与第一至第四堆叠ST1a-ST4a和ST1-ST4的顶表面相同的水平。例如，第一层间绝缘层ILD1的顶表面可以与第一至第四堆叠ST1a-ST4a和ST1-ST4的最上面的表面共面。第一层间绝缘层ILD1可以由例如硅氧化物层形成，或包括例如硅氧化物层。

[0050] 参见图4、图5和图6，单元垂直沟道结构CCS可以设置在基板100的顶表面上，以在第三方向Z上穿透第一至第四堆叠ST1a-ST4a和ST1-ST4。单元垂直沟道结构CCS可以与第一至第四堆叠ST1a-ST4a和ST1-ST4的阶梯结构STS间隔开。单元垂直沟道结构CCS可以包括垂直沟道部分VC、半导体柱SP、电荷存储结构340、间隙填充层350和焊盘360。垂直沟道部分VC可以提供为在第三方向Z上穿透第一至第四堆叠ST1a-ST4a和ST1-ST4。相对于俯视图，垂直沟道部分VC可以提供为在第一方向X上形成Z字形或直线布置。垂直沟道部分VC可以具有空心管形、圆柱形或杯形。每个垂直沟道部分VC可以包括单层或多个层。垂直沟道部分VC可以由例如单晶硅层、有机半导体层或纳米级碳结构中的至少一种形成，或可以包括例如单晶硅层、有机半导体层或纳米级碳结构中的至少一种。

[0051] 半导体柱SP可以设置在垂直沟道部分VC和基板100之间。半导体柱SP可以设置在基板100的顶表面上，以沿第三方向Z穿透地选择栅电极320a。半导体柱SP可以分别与垂直沟道部分VC接触。例如，每个半导体柱SP的顶表面可以接触每个垂直沟道部分VC的下部或下表面。半导体柱SP可以由半导体层形成，其导电类型与基板100的导电类型相同或者是本征的。电荷存储结构340可以设置在垂直沟道部分VC与栅电极320a、320b和320c之间。电荷存储结构340可以沿垂直沟道部分VC的外侧壁和第三方向Z延伸。例如，每个电荷存储结构340可以具有包围垂直沟道部分VC的外侧壁的形状。电荷存储结构340可以包括例如硅氧化物层、硅氮化物层、硅氧氮化物层和高k电介质层中的至少之一，或由之形成，并且可以具有单层或多层结构。

[0052] 如图7所示，每个电荷存储结构340可以包括隧道绝缘层TL、阻挡绝缘层BLL和电荷存储层CTL。隧道绝缘层TL可以与每个垂直沟道部分VC相邻地设置，以包围垂直沟道部分VC的外侧壁。阻挡绝缘层BLL可以与栅电极320b和320c相邻地设置。电荷存储层CTL可以设置在隧道绝缘层TL和阻挡绝缘层BLL之间。隧道绝缘层TL可以包括例如硅氧化物或高k电介质材料(例如，铝氧化物(Al2O3)和铪氧化物(HfO2))中的至少一种，或由之形成。阻挡绝缘层BLL可以包括例如硅氧化物或高k电介质材料(例如，铝氧化物(Al2O3)和铪氧化物(HfO2))中的至少一种，或由之形成。电荷存储层CTL可以由例如硅氮化物形成，或包括例如硅氮化物。

[0053] 间隙填充层350可以设置在由垂直沟道部分VC限定的内部空间中。间隙填充层350可以由例如硅氧化物、硅氮化物或硅氮氧化物中的至少一种形成。焊盘360可以设置在垂直沟道部分VC、电荷存储结构340和间隙填充层350上。焊盘360可以包括例如导电材料或半导体材料中的至少一种，或由之形成，所述半导体材料被掺杂为具有与垂直沟道部分VC的导电类型不同的导电类型。

[0054] 栅极绝缘层370可以设置在每个半导体柱SP和地选择栅电极320a之间。栅极绝缘层370可以具有侧表面，每个侧表面具有向外弯曲的形状。例如，当在横截面中看时，栅极绝缘层370可以具有椭圆形形状，其中长轴在垂直方向上对准并且短轴与相邻的地选择栅电极320a的中线对准。栅极绝缘层370可以包括例如通过热氧化工艺形成的氧化物层，或由之形成。

[0055] 虚设沟道结构DVS可以设置在基板100的顶表面上，以穿透第一至第四堆叠ST1a-ST4a和ST1-ST4的阶梯结构STS。虚设沟道结构DVS可以穿透栅电极320a、320b和320c的端部。虚设沟道结构DVS可以具有与单元垂直沟道结构CCS基本相同的结构。将参考图11和图12更详细地描述虚设沟道结构DVS的结构。

[0056] 水平绝缘层380可以设置在电荷存储结构340与栅电极320a、320b和320c之间，并且可以延伸以覆盖栅电极320a、320b和320c的顶表面和底表面。水平绝缘层380可以包括例如硅氧化物(例如，SiO2)或高k电介质材料(例如，铝氧化物(Al2O3)和铪氧化物(HfO2))中的至少一种，或可以由之形成。

[0057] 第一分离结构SRS1可以设置在基板100的顶表面上，以插置在第一堆叠块STB1和第二堆叠块STB2当中的在第一方向X上彼此最靠近的第一堆叠ST1a和第二堆叠ST2a之间。第一分离结构SRS1也可以在第一方向X上延伸，以插置于在第二方向Y上彼此面对的第一堆叠ST1和ST1a与第三堆叠ST3和ST3a之间。第一分离结构SRS1也可以在第一方向X上延伸，以插置于在第二方向Y上彼此面对的第二堆叠ST2和ST2a与第四堆叠ST4和ST4a之间。另外，第一分离结构SRS1可以在第二方向Y上延伸，以插置在第三和第四堆叠块STB3和STB4当中的在第一方向X上彼此最靠近的第三堆叠ST3a与第四堆叠ST4a之间。第一至第四堆叠ST1a-ST4a和ST1-ST4的与第一方向X平行的第一侧表面SS1可以与第一分离结构SRS1接触。第一分离结构SRS1的顶表面可以位于与第一至第四堆叠ST1a-ST4a和ST1-ST4的顶表面以及第一层间绝缘层ILD1的顶表面相同的水平。例如，第一分离结构SRS1、第一至第四堆叠ST1a-ST4a和ST1-ST4以及第一层间绝缘层ILD1的顶表面可以彼此共面。

[0058] 第一分离结构SRS1可以包括模制结构MS和第一至第四分离层SL1、SL2、SL3和SL4。模制结构MS可以包括在第三方向Z上堆叠的第一模层M1和分别插置在第一模层M1之间的第二模层M2。每个第二模层M2可以设置于在第三方向Z上彼此相邻的一对第一模层M1之间。每个第一模层M1可以位于与绝缘图案330中的相应绝缘图案相同的水平，每个第二模层M2可以位于与栅电极320a、320b、320c中的相应栅电极相同的水平。第一模层M1可以包括相对于第二模层M2具有蚀刻选择性的材料。例如，第一模层M1可以由硅氧化物层形成或可以包括硅氧化物层，第二模层M2可以由硅氮化物层形成或可以包括硅氮化物层。

[0059] 第一分离层SL1可以设置在模制结构MS与在第一堆叠ST1和ST1a当中在X方向上最靠近第一分离结构SRS1的第一堆叠ST1a之间，并且可以在第一方向X上进一步延伸以插置在模制结构MS与第一堆叠ST1a和ST1的第一侧表面SS1之间。第一分离层SL1可以与第一堆叠ST1a和ST1的第一侧表面SS1接触。第一堆叠ST1a和ST1的每个第一侧表面SS1可以是垂直于基板100的顶表面的平坦表面或平行于第三方向Z的平坦表面。第二分离层SL2可以设置在模制结构MS与在第二堆叠ST2和ST2a当中在X方向上最靠近第一分离结构SRS1的第二堆叠ST2a之间，并且可以在第一方向X上进一步延伸以插置在模制结构MS与第二堆叠ST2a和ST2的第一侧表面SS1之间。第二分离层SL2可以与第二堆叠ST2a和ST2的第一侧表面SS1接触。第二堆叠ST2a和ST2的每个第一侧表面SS1可以是垂直于基板100的顶表面的平坦表面或平行于第三方向Z的平坦表面。

[0060] 第三分离层SL3可以设置在模制结构MS与在第三堆叠ST3和ST3a当中在X方向上最靠近第一分离结构SRS1的第三堆叠ST3a之间，并且可以在第一方向X上进一步延伸以插置在模制结构MS与第三堆叠ST3a和ST3的第一侧表面SS1之间。第三分离层SL3可以与第三堆叠ST3a和ST3的第一侧表面SS1接触。第三堆叠ST3a和ST3的每个第一侧表面SS1可以是垂直于基板100的顶表面的平坦表面或平行于第三方向Z的平坦表面。第四分离层SL4可以设置在模制结构MS与在第四堆叠ST4和ST4a当中在X方向上最靠近第一分离结构SRS1的第四堆叠ST4a之间，并且可以在第一方向X上进一步延伸以插置在模制结构MS与第四堆叠ST4a和ST4的第一侧表面SS1之间。第四分离层SL4可以与第四堆叠ST4a和ST4的第一侧表面SS1接触。第四堆叠ST4a和ST4的每个第一侧表面SS1可以是垂直于基板100的顶表面的平坦表面或平行于第三方向Z的平坦表面。第一至第四分离层SL1-SL4可以由单层构成。第一至第四分离层SL1-SL4可以由例如硅氧化物层形成，或可以包括例如硅氧化物层。

[0061] 在一些实施方式中，模制结构MS在第一方向X上的宽度W1和模制结构MS在第二方向Y上的宽度W1'可以基本上等于第一至第四堆叠ST1a-ST4a和ST1-ST4中的每个在第一方向X上的宽度W2(即，W1＝W2且W1'＝W2)。在某些实施方式中，模制结构MS在第一方向X上的宽度W1和模制结构MS在第二方向Y上的宽度W1'可以与第一至第四堆叠ST1a-ST4a和ST1-ST4中的每个在第一方向X上的宽度W2不同(即，W1≠W2且W1'≠W2)。

[0062] 第二层间绝缘层ILD2可以覆盖第一至第四堆叠ST1a-ST4a和ST1-ST4的顶表面、第一层间绝缘层ILD1的顶表面和第一分离结构SRS1的顶表面。第二层间绝缘层ILD2可以包括例如硅氧化物层。

[0063] 在基板100的顶表面上的第一至第四接触结构400a、400b、400c和400d可以在第三方向Z上延伸以穿透第二层间绝缘层ILD2。第一接触结构400a可以在第一堆叠ST1和ST1a中的相邻堆叠之间以及在第一堆叠ST1a和第一分离结构SRS1之间沿第二方向Y纵向延伸。第二接触结构400b可以在第二堆叠ST2和ST2a中的相邻堆叠之间以及在第二堆叠ST2a和第一分离结构SRS1之间沿第二方向Y纵向延伸。第三接触结构400c可以在第三堆叠ST3和ST3a中的相邻堆叠之间以及在第三堆叠ST3a和第一分离结构SRS1之间沿第二方向Y纵向延伸。第四接触结构400d可以在第四堆叠ST4和ST4a中的相邻堆叠之间以及在第四堆叠ST4a和第一分离结构SRS1之间沿第二方向Y纵向延伸。第一至第四接触结构400a、400b、400c和400d可以与第一分离结构SRS1接触。

[0064] 在一些实施方式中，第一堆叠ST1a、第二堆叠ST2a、第三堆叠ST3a和第四堆叠ST4a的与第一分离结构SRS1相邻的每个第二侧表面SS2可以是平坦表面，该平坦表面垂直于基板100的顶表面。第一至第四堆叠ST1a-ST4a的第二侧表面SS2可以平行于第二方向Y。在一些实施方式中，第一至第四接触结构400a、400b、400c和400d可以分别设置在第一分离结构SRS1和第一至第四堆叠ST1a-ST4a之间。第一至第四接触结构400a、400b、400c和400d中的每个可以与第一分离结构SRS1的第一至第四分离层SL1、SL2、SL3和SL4中的相应分离层接触，并且可以与第一分离结构SRS1的模制结构MS间隔开。第一至第四接触结构400a、400b、400c和400d的顶表面可以与第二层间绝缘层ILD2的顶表面共面。

[0065] 第一至第四接触结构400a、400b、400c和400d中的每个可以包括间隔物420和公共源极接触410。公共源极接触410可以包括例如金属材料(例如，钨、铜和铝)或过渡金属(例如，钛和钽)中的至少一种，或可以由之形成。间隔物420可以提供为覆盖公共源极接触410的侧表面或者包围公共源极接触410。间隔物420可以由例如至少一种绝缘材料(例如，硅氧化物和硅氮化物)形成或包括例如至少一种绝缘材料(例如，硅氧化物和硅氮化物)。

[0066] 公共源极区CSR可以设置在基板100中以与第一至第四接触结构400a、400b、400c和400d重叠。公共源极区CSR可以电连接到第一至第四接触结构400a、400b、400c和400d的公共源极接触410。公共源极区域CSR可以具有与基板100的导电类型不同的导电类型。

[0067] 第三层间绝缘层ILD3可以设置在第二层间绝缘层ILD2上。第三层间绝缘层ILD3可以覆盖第二层间绝缘层ILD2的顶表面和第一至第四接触结构400a、400b、400c和400d的顶表面。第三层间绝缘层ILD3可以由例如硅氧化物层形成，或包括例如硅氧化物层。

[0068] 沟道接触插塞CCP可以设置在焊盘360上。沟道接触插塞CCP可以设置为沿第三方向Z穿透第三层间绝缘层ILD3和第二层间绝缘层ILD2并且可以连接到焊盘360。例如，沟道接触插塞CCP可以接触并电连接到焊盘360。沟道接触插塞CCP可以包括例如金属材料(例如，铜和钨)或金属氮化物(例如，TiN、TaN和WN)中的至少一种，或者可以由之形成。

[0069] 单元接触插塞510可以设置在第一至第四堆叠ST1a-ST4a和ST1-ST4的阶梯结构STS上。例如，单元接触插塞510可以设置在栅电极320a、320b和320c的端部上。单元接触插塞510可以连接到栅电极320a、320b和320c。单元接触插塞510可以包括例如金属材料(例如，铜和钨)或金属氮化物(例如，TiN、TaN和WN)中的至少一种，或可以由之形成。

[0070] 第一外围接触插塞PCP1可以设置在第一分离结构SRS1中。例如，第一外围接触插塞PCP1可以设置为沿第三方向Z穿透第三层间绝缘层ILD3、第二层间绝缘层ILD2、模制结构MS和基板100，并且可以连接到外围电路结构PRS的互连焊盘213。第一外围接触插塞PCP1可以连接到外围电路结构PRS的晶体管TR。第二外围接触插塞PCP2可以设置在基板100的第二外围区域PR2上。第二外围接触插塞PCP2可以设置为沿第三方向Z穿透第三层间绝缘层ILD3、第二层间绝缘层ILD2、第一层间绝缘层ILD1和基板100，并且可以连接到互连焊盘213。第二外围接触插塞PCP2可以连接到外围电路结构PRS的晶体管TR。

[0071] 尽管未示出，但是绝缘层可以设置在每个第一外围接触插塞PCP1和基板100之间，并且设置在每个第二外围接触插塞PCP2和基板100之间，使第一外围接触插塞PCP1和第二外围接触插塞PCP2与基板100绝缘。每个第一外围接触插塞PCP1和每个第二外围接触插塞PCP2可以通过绝缘层与基板100间隔开。互连线ICN可以设置在第三层间绝缘层ILD3上。例如，互连线ICN的底表面可以接触第三层间绝缘层ILD3的顶表面。互连线ICN可以连接到单元接触插塞510、第一外围接触插塞PCP1和第二外围接触插塞PCP2。位线BL1和BL2可以设置在第三层间绝缘层ILD3上。例如，位线BL1和BL2的底表面可以接触第三层间绝缘层ILD3的顶表面。位线BL1和BL2可以包括与第一堆叠ST1和ST1a交叉的第一位线BL1、与第二堆叠ST2和ST2a交叉的第二位线BL2、与第三堆叠ST3和ST3a交叉的第三位线(未示出)以及与第四堆叠ST4和ST4a交叉的第四位线(未示出)。第一至第四位线BL1和BL2可以在第一方向X上纵向延伸，并且可以在第二方向Y上彼此间隔开。

[0072] 在第一方向X上彼此面对的第一和第二位线BL1和BL2可以彼此对准并且可以彼此间隔开。换句话说，第一和第二位线BL1和BL2可以不彼此电连接。在第一方向X上彼此面对的第三和第四位线可以彼此对准并且可以彼此间隔开。换句话说，第三和第四位线可以不彼此电连接。

[0073] 图8是沿图4的线I-I'截取的剖视图，以示出根据示例实施方式的三维半导体存储器件。

[0074] 参见图8，垂直沟道部分VC和电荷存储结构340可以与基板100的顶表面接触。也就是，可以从根据本实施方式的三维半导体存储器件省略参考图3至图7描述的半导体柱SP和栅极绝缘层370。

[0075] 图9是沿图4的线I-I'截取的剖视图，以示出根据本发明构思的示例实施方式的三维半导体存储器件。图10是沿图4的线II-II'截取的剖视图，以示出根据示例实施方式的三维半导体存储器件。

[0076] 参考图9和图10，晶体管TR可以设置在基板100的第二外围区域PR2上。晶体管TR可以用绝缘图案330覆盖，绝缘图案330设置在地选择栅电极320a与基板100之间，并且延伸到基板100的第二外围区域PR2的顶表面上。也就是，在一些实施方式中，可以省略下基板200和外围电路结构PRS。第一外围接触插塞PCP1可以不设置在第一分离结构SRS1中。此外，第二外围接触插塞PCP2可以提供为穿透第三至第一层间绝缘层ILD1、ILD2和ILD3以及设置在地选择栅电极320a与基板100之间的绝缘图案330，并且可以电连接到设置在基板100中的源极/漏极区60。

[0077] 图11是示出图3的部分‘A’的放大平面图。图12是沿图11的线III-III'截取的剖视图，以示出根据示例实施方式的三维半导体存储器件。为了简明描述，参考图3至图7描述的元件可以由相同的附图标记来标识，而不重复其重复描述。

[0078] 参考图11和图12，贯穿绝缘图案TIP可以设置为在第三方向Z上穿透在第一方向X上彼此相邻的第一堆叠ST1和ST1a、第二堆叠ST2和ST2a、第三堆叠ST3和ST3a以及第四堆叠ST4和ST4a。贯穿绝缘图案TIP可以穿透基板100并且可以与外围电路结构PRS的顶表面接触。当在平面图中看时，每个贯穿绝缘图案TIP可以设置在连接到串选择栅电极320c的单元接触插塞510与垂直沟道部分VC之间。贯穿绝缘图案TIP的侧表面可以相对于基板100的顶表面倾斜一角度。贯穿绝缘图案TIP可以由以下材料形成或可以包括以下材料：例如，高密度等离子体(HDP)氧化物、原硅酸四乙酯(TEOS)、等离子体增强原硅酸四乙酯(PE-TEOS)、O3-原硅酸四乙酯(O3-TEOS)、未掺杂硅酸盐玻璃(USG)、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼磷硅酸盐玻璃(BPSG)、氟硅酸盐玻璃(FSG)、旋涂玻璃(SOG)、东燃硅氮烷(TOSZ)或其任何组合。

[0079] 尽管未示出，但是虚设沟道结构DVS可以提供为包围贯穿绝缘图案TIP并且提供为沿第三方向Z穿透第一至第四堆叠ST1a-ST4a和ST1-ST4。每个虚设沟道结构DVS可以包括虚设半导体柱SP'、虚设垂直沟道部分VC'、虚设电荷存储结构340'、虚设间隙填充层350'和虚设焊盘360'。沟道接触插塞CCP可以不提供在虚设沟道结构DVS的焊盘360'的顶表面上。此外，虚设栅极绝缘层370'可以设置在虚设半导体柱SP'与地选择栅电极320a之间。

[0080] 第三外围接触插塞PCP3可以提供为穿透贯穿绝缘图案TIP和基板100，并且可以连接到外围电路结构PRS的互连焊盘213。第三外围接触插塞PCP3可以连接到设置在第三层间绝缘层ILD3的顶表面上的互连线ICN。

[0081] 图13是示出图3的部分‘A’的放大平面图。图14是沿图13的线IV-IV'截取的剖视图，以示出根据示例实施方式的三维半导体存储器件。图15是示出图14的部分‘C’的放大剖视图。为了简明描述，参考图3至图7描述的元件可以通过相同的附图标记来标识，而不重复其重复描述。

[0082] 参考图13至图15，第一堆叠ST1a与第一分离结构SRS1之间的第一接触结构400a、第二堆叠ST2a与第一分离结构SRS1之间的第二接触结构400b、第三堆叠ST3a与第一分离结构SRS1之间的第三接触结构400c以及第四堆叠ST4a与第一分离结构SRS1之间的第四接触结构400d可以与第一分离结构SRS1的模制结构MS直接接触。例如，在一些实施方式中，可以省略第一分离结构SRS1的第一至第四分离层SL1-SL4。第一分离结构SRS1可以包括在基板100上在第三方向Z上堆叠的第一模层M1、以及插置于在第三方向Z上彼此相邻的第一模层M1之间的第二模层M2和第三模层M3。第二模层M2的侧表面可以从第一模层M1的侧表面水平地凹进。例如，第二模层M2在第一方向X上的宽度W3可以小于第一模层M1在第一方向X上的宽度W4(即，W3

[0083] 在第三方向Z上彼此相邻的第一模层M1之间的区域中，第三模层M3可以通过插置在其间的每个第二模层M2彼此间隔开。第三模层M3可以具有与第二模层M2接触的侧表面。第三模层M3还可以具有与第一模层M1的侧表面垂直对齐的相反侧表面。每个第三模层M3可以包括绝缘模层IML和金属模层MML。金属模层MML可以被放置于在第三方向Z上彼此相邻的第一模层M1之间。绝缘模层IML可以设置在金属模层MML和第二模层M2之间，并且可以水平地延伸以覆盖金属模层MML的顶表面和底表面。例如，绝缘模层IML可以具有覆盖金属模层MML的侧表面的垂直部分和覆盖金属模层MML的顶表面和底表面的水平部分。绝缘模层IML可以由与水平绝缘层380(例如，参见图7)相同的材料形成或可以包括与水平绝缘层380相同的材料。金属模层MML可以由与栅电极320a、320b和320c相同的材料形成，或者可以包括与栅电极320a、320b和320c相同的材料。模制结构MS中的第一外围接触插塞PCP1可以设置为穿透第一和第二模层M1和M2，并且可以与第三模层M3间隔开。例如，第一外围接触插塞PCP1可以设置在水平相邻的第三模层M3之间。

[0084] 模制结构MS可以与第一至第四堆叠ST1a-ST4a和ST1-ST4接触。例如，第一至第四堆叠ST1a-ST4a和ST1-ST4可以与模制结构MS的第一模层M1和第三模层M3接触。第一至第四堆叠ST1a-ST4a和ST1-ST4可以与模制结构MS的第二模层M2间隔开。在一些实施方式中，模制结构MS在第一方向X上的宽度W1和模制结构MS在第二方向Y上的宽度W1'可以大于第一至第四堆叠ST1a-ST4a和ST1-ST4在第一方向X上的宽度W2(例如，W1>W2和W1'>W2)。

[0085] 图16是示出图2的半导体芯片的放大平面图。图17是示出图16的部分‘D’的放大平面图。

[0086] 参考图16和图17，每个单元芯片USC可以包括基板100、设置在基板100的顶表面上的第一堆叠块STB1和第二堆叠块STB2、以及设置在基板100的顶表面上以覆盖第一和第二堆叠块STB1和STB2的侧表面的第一层间绝缘层ILD1。第一堆叠块STB1可以在第二方向Y上彼此间隔开，第二堆叠块STB2可以在第二方向Y上彼此间隔开。第一堆叠块STB1和第二堆叠块STB2可以提供为在第一方向X上彼此面对。

[0087] 在第二方向Y上纵向延伸的分离结构SRS可以设置于在第一方向X上彼此面对的第一堆叠块STB1和第二堆叠块STB2之间。分离结构SRS可以设置在基板100的顶表面上以沿第三方向Z穿透第一层间绝缘层ILD1。分离结构SRS可以包括模制结构MS、第一分离层SL1和第二分离层SL2。每个模制结构MS可以设置于在第一方向X上彼此面对的第一堆叠块STB1和第二堆叠块STB2之间。模制结构MS可以在第二方向Y上彼此间隔开。第一分离层SL1可以在每个模制结构MS与每个第一堆叠块STB1之间沿第二方向Y纵向延伸。第一分离层SL1可以设置在基板100的顶表面上以沿第三方向Z穿透第一层间绝缘层ILD1。第二分离层SL2可以在每个模制结构MS与每个第二堆叠块STB2之间沿第二方向Y纵向延伸。第二分离层SL2可以设置在基板100的顶表面上以沿第三方向Z穿透第一层间绝缘层ILD1。与第一层间绝缘层ILD1接触的每个模制结构MS的相反两端可以提供为形成楼梯结构STS_a。每个模制结构MS的相反两端可以在第二方向Y上彼此间隔开。

[0088] 每个第一堆叠块STB1可以包括在第一方向X上彼此间隔开的第一堆叠ST1和ST1a，每个第二堆叠块STB2可以包括在第一方向X上彼此间隔开的第二堆叠ST2和ST2a。在一些实施方式中，第一和第二堆叠块STB1和STB2的与分离结构SRS接触的每个侧表面可以是垂直于基板100的顶表面的平坦表面。

[0089] 第一堆叠ST1a和第二堆叠ST2a的与分离结构SRS相邻定位的每个第二侧表面SS2可以是垂直于基板100的顶表面的平坦表面。第一和第二堆叠ST1a和ST2a的第二侧表面SS2可以平行于第二方向Y，并且可以与分别插置在分离结构SRS与第一和第二堆叠ST1a和ST2a之间的第一和第二接触结构400a和400b接触。

[0090] 根据一些实施方式，与第一层间绝缘层ILD1接触的第一和第二堆叠ST1、ST1a、ST2和ST2a中的每个的相反两端可以被提供为形成阶梯结构STS。第一和第二堆叠ST1、ST1a、ST2和ST2a中的每个的相反两端可以在第二方向Y上彼此间隔开。在一些实施方式中，模制结构MS在第一方向X上的宽度W1可以等于第一和第二堆叠ST1、ST1a、ST2和ST2a中的每个在第一方向X上的宽度W2(即，W1＝W2)。在某些实施方式中，模制结构MS在第一方向X上的宽度W1可以与第一和第二堆叠ST1、ST1a、ST2和ST2a中的每个在第一方向X上的宽度W2不同(即，W1≠W2)。

[0091] 图18是示出图16的部分‘D’的放大平面图。为了简明描述，参考图16和图17描述的元件可以通过相同的附图标记来标识，而不重复其重复描述。

[0092] 参考图18，在第一堆叠ST1a和分离结构SRS之间的第一接触结构400a可以与分离结构SRS的模制结构MS直接接触，在第二堆叠ST2a和分离结构SRS之间的第二接触结构400b可以与分离结构SRS的模制结构MS直接接触。换句话说，在本实施方式中，可以从分离结构SRS省略第一分离层SL1和第二分离层SL2。

[0093] 在一些实施方式中，模制结构MS在第一方向X上的宽度W1可以大于第一和第二堆叠ST1、ST1a、ST2和ST2a中的每个在第一方向X上的宽度W2(即，W1>W2)。

[0094] 图19A至图22A是沿图4的线I-I'截取的剖视图，以示出根据示例实施方式的制造三维半导体存储器件的方法。图19B至图22B是沿图4的线II-II'截取的剖视图，以示出根据示例实施方式的制造三维半导体存储器件的方法。

[0095] 参考19A和图19B，可以在下基板200中提供器件隔离层201。器件隔离层201可以限定下基板200的有源区。外围电路结构PRS可以设置在下基板200上。外围电路结构PRS可以包括晶体管TR、互连焊盘213、通路215和外围层间绝缘层210。晶体管TR可以形成在下基板200的有源区上。晶体管TR可以包括外围栅极绝缘层40、外围栅电极50和源极/漏极区60。外围层间绝缘层210可以形成在下基板200上。外围层间绝缘层210可以形成为覆盖晶体管TR。
互连焊盘213和通路215可以形成在外围层间绝缘层210中。

[0096] 基板100可以设置在外围电路结构PRS上。基板100可以包括单元块区域CBR和外围区域PR1和PR2。模制结构MDS可以形成在基板100的单元块区域CBR上。模制结构MDS可以设置在基板100的顶表面上，以在第二方向Y上彼此间隔开。模制结构MDS的形成可以包括在基板100上交替地且重复地形成绝缘层401和牺牲层403。绝缘层401可以由例如硅氧化物形成或包括例如硅氧化物。牺牲层403可以由例如硅氮化物形成或包括例如硅氮化物。

[0097] 每个模制结构MDS的边缘区域可以被图案化以形成阶梯结构。模制结构MDS的图案化可以包括：在模制结构MDS上形成掩模图案(未示出)以暴露模制结构MDS的边缘区域；使用掩模图案作为蚀刻掩模来蚀刻绝缘层401和牺牲层403；以及减小掩模图案(未示出)的宽度以增加蚀刻目标层(例如，绝缘层401和牺牲层403)的平面区域。在一些实施方式中，蚀刻和减小步骤可以重复执行至少两次。绝缘层401的端部的顶表面可以在模制结构MDS的边缘区域中暴露。绝缘层401中的最下面的层的端部可以用牺牲层403中的最下面的层覆盖。牺牲层403在第二方向Y上的长度可以随着距基板100的距离增加而减小，绝缘层401在第二方向Y上的长度可以随着距基板100的距离增加而减小。

[0098] 第一层间绝缘层ILD1可以形成为覆盖模制结构MDS的侧表面和基板100的顶表面。例如，第一层间绝缘层ILD1可以形成为覆盖模制结构MDS的阶梯结构。第一层间绝缘层ILD1可以形成为暴露模制结构MDS的顶表面。例如，第一层间绝缘层ILD1可以形成为暴露绝缘层
401中的最上面的绝缘层401的顶表面。第一层间绝缘层ILD1可以包括例如TEOS氧化物或硅氧化物中的至少一种，或可以由之形成。

[0099] 参考图20A和图20B，可以在每个模制结构MDS中形成第一分离层SL1和第二分离层SL2。第一分离层SL1和第二分离层SL2的形成可以包括：执行各向异性蚀刻工艺以蚀刻模制结构MDS和第一层间绝缘层ILD1并且在模制结构MDS和第一层间绝缘层ILD1中形成沟槽520；用绝缘材料填充沟槽520；以及对该绝缘材料进行平坦化工艺。在一些实施方式中，第一和第二分离层SL1和SL2可以通过原子层沉积(ALD)工艺形成。第一分离层SL1和第二分离层SL2可以由例如硅氧化物形成，或包括例如硅氧化物。

[0100] 第一分离层SL1和第二分离层SL2可以形成为将每个模制结构MDS分成第一单元模制结构CMS1、第二单元模制结构CMS2以及在第一单元模制结构CMS1与第二单元模制结构CMS2之间的剩余模制结构MS。剩余的模制结构MS可以包括第一模层M1和第二模层M2，该第二模层M2插置于在第三方向Z上彼此相邻的第一模层M1之间。第一模层M1可以对应于模制结构MDS的绝缘层401的部分，第二模层M2可以对应于模制结构MDS的牺牲层403的部分。第一分离层SL1和第二分离层SL2以及剩余的模制结构MS可以构成分离结构SRS。在一些实施方式中，第一单元模制结构CMS1和第二单元模制结构CMS2可以在第一方向X和第二方向Y上彼此间隔开，并且分离结构SRS插置在它们之间。

[0101] 根据一些实施方式，第一分离层SL1和第二分离层SL2可以形成在模制结构MDS中，以将模制结构MDS分成多个单元模制结构CMS1和CMS2。在这种情况下，与将每个单元模制结构CMS1和CMS2的边缘区域图案化成阶梯结构的情况相比，可以减小单元模制结构CMS1和CMS2的平面区域。因此，可以减小在其中三维地布置存储元件的最终半导体芯片的尺寸。

[0102] 单元垂直沟道结构CCS和虚设沟道结构DVS(例如，见图4)可以形成在第一和第二单元模制结构CMS1和CMS2的每个中。返回参考图7，单元垂直沟道结构CCS的形成可以包括在第一和第二单元模制结构CMS1和CMS2的每个中形成沟道孔CH以及在每个通道孔CH中形成半导体柱SP、电荷存储结构340、垂直沟道部分VC、间隙填充层350和焊盘360。返回参考图12，虚设沟道结构DVS的形成可以包括在第一和第二单元模制结构CMS1和CMS2的每个中形成虚设孔(未示出)以及在每个虚设孔中形成虚设半导体柱SP'、虚设电荷存储结构340'、虚设垂直沟道部分VC'、虚设间隙填充层350'和虚设焊盘360'。

[0103] 半导体柱SP可以通过其中由沟道孔CH暴露的基板100用作籽晶层的选择性外延生长(SEG)工艺从基板100生长。电荷存储结构340可以形成在沟道孔CH的内侧表面上，并且可以覆盖基板100的顶表面的由沟道孔CH暴露的部分。

[0104] 返回参考图7，电荷存储结构340可以包括顺序地形成在沟道孔CH的内侧表面上的阻挡绝缘层BLL、电荷存储层CTL和隧道绝缘层TL。垂直沟道部分VC可以形成为共形地覆盖电荷存储结构340的内侧表面和基板100的顶表面的由电荷存储结构340暴露的部分。间隙填充层350可以形成在垂直沟道部分VC的内部空间中。间隙填充层350可以形成为填充设置有垂直沟道部分VC的沟道孔CH的剩余的空的空间。在一些实施方式中，间隙填充层350可以通过旋涂玻璃(SOG)方法形成。焊盘360可以形成在垂直沟道部分VC、电荷存储结构340和间隙填充层350上。用于形成虚设沟道结构DVS的方法可以与用于单元垂直沟道结构CCS的方法相同，因此，这里将省略其详细描述。

[0105] 参考图21A和图21B，可以对第一和第二单元模制结构CMS1和CMS2中的每个执行各向异性蚀刻工艺，以形成公共源极沟槽CTH。公共源极沟槽CTH的形成可以包括：在第一和第二单元模制结构CMS1和CMS2上形成第二层间绝缘层ILD2；然后使用第二层间绝缘层ILD2作为蚀刻掩模来蚀刻第一和第二单元模制结构CMS1和CMS2以暴露基板100的顶表面。公共源极沟槽CTH可以形成为在第二方向Y上纵向延伸。公共源极沟槽CTH可以形成为暴露第一和第二分离层SL1和SL2的侧表面。作为形成公共源极沟槽CTH的结果，在第一方向X上彼此间隔开的堆叠ST1和ST2可以形成在基板100上。堆叠ST1和ST2中的每个可以包括绝缘图案330和牺牲图案(未示出)。

[0106] 由公共源极沟槽CTH暴露的牺牲图案可以被去除以形成凹陷区RR。可以通过湿法蚀刻工艺和/或各向同性干法蚀刻工艺去除牺牲图案。凹陷区RR可以形成于在第三方向Z上彼此相邻的绝缘图案330之间。例如，凹陷区RR可以形成在竖直相邻的绝缘图案330之间。蚀刻工艺可以使用含有磷酸的蚀刻溶液执行。栅极绝缘层370和虚设栅极绝缘层370'(例如，见图12)可以形成在半导体柱SP和虚设半导体柱SP'(例如，见图12)的由凹陷区RR暴露的侧表面上。栅极绝缘层370和虚设栅极绝缘层370'可以包括例如热生长氧化物层或硅氧化物层，或可以由之形成。

[0107] 水平绝缘层380(例如，见图7)可以形成在凹陷区RR中。例如，水平绝缘层380可以形成为共形地覆盖由凹陷区RR暴露的元件(例如，绝缘图案330、电荷存储结构340、第一层间绝缘层ILD1、第二层间绝缘层ILD2以及第一和第二分离层SL1和SL2的暴露表面)。水平绝缘层380可以通过提供良好的台阶覆盖性能的沉积工艺(例如，CVD或ALD)形成。

[0108] 参考图22A和图22B，栅电极320a、320b和330c可以分别形成在凹陷区RR中。栅电极320a、320b和330c的形成可以包括形成金属层以填充公共源极沟槽CTH和凹陷区RR以及从公共源极沟槽CTH去除金属层。公共源极区CSR可以形成在由公共源极沟槽CTH暴露的基板
100中。公共源极区CSR可以通过离子注入工艺形成。

[0109] 接触结构400a和400b可以形成在公共源极沟槽CTH中。每个接触结构400a和400b可以包括间隔物420和公共源极接触410。间隔物420可以形成为覆盖公共源极沟槽CTH的侧表面。公共源极接触410可以形成为填充设置有间隔物420的每个公共源极沟槽CTH的剩余的空的空间。

[0110] 返回参考图5和图6，第三层间绝缘层ILD3可以形成在第二层间绝缘层ILD2上。第三层间绝缘层ILD3可以形成为覆盖接触结构400a和400b以及第二层间绝缘层ILD2的顶表面。第三层间绝缘层ILD3可以由例如硅氧化物层形成，或可以包括例如硅氧化物层。

[0111] 沟道接触插塞CCP可以形成在焊盘360上，并且单元接触插塞510可以形成在栅电极320a、320b和320c的端部上。另外，连接到晶体管TR的第一外围接触插塞PCP1可以形成在模制结构MS中，并且连接到晶体管TR的第二外围接触插塞PCP2可以形成在第二外围区域PR2中。沟道接触插塞CCP、单元接触插塞510以及第一和第二外围接触插塞PCP1和PCP2可以由例如金属层或金属硅化物层形成，或可以包括例如金属层或金属硅化物层。

[0112] 第一和第二位线BL1和BL2以及互连线ICN可以形成在第三层间绝缘层ILD3上。第一位线BL1可以形成在第一堆叠ST1上，第二位线BL2可以形成在第二堆叠ST2上。第一和第二位线BL1和BL2可以电连接到沟道接触插塞CCP，互连线ICN可以电连接到单元接触插塞510以及第一和第二外围接触插塞PCP1和PCP2。

[0113] 图23和图24是沿图13中的线IV-IV'截取的剖视图，以示出根据示例实施方式的制造三维半导体存储器件的方法。为了简明描述，可以通过相同的附图标记来标识之前描述的元件或步骤，而不重复其重复描述。

[0114] 参考图23，可以省略用于形成第一分离层SL1和第二分离层SL2的工艺。当模制结构MS通过形成在模制结构MS中的公共源极沟槽CTH被分成第一和第二堆叠ST1和ST2时，可以形成第一和第二模层M1和M2。在这种情况下，第一和第二模层M1和M2在第一方向X上的宽度W5可以大于第一和第二堆叠ST1和ST2在第一方向X上的宽度W6(即，W5>W6)。

[0115] 当通过去除牺牲图案(未示出)形成凹陷区RR时，可以在分离结构SRS的在第三方向Z上彼此相邻的第一模层M1之间形成分离凹陷区域SRR。分离凹陷区域SRR可以从公共源极沟槽CTH沿第一方向X延伸到在第三方向Z上彼此相邻的第一模层M1之间的区域。由于分离结构SRS的第二模层M2的宽度大于第一和第二堆叠ST1和ST2的牺牲层的宽度，所以即使当牺牲图案被完全去除时，分离结构SRS的第二模层M2也可能没有被完全去除。换句话说，第二模层M2可以保留在第一模层M1之间。

[0116] 参考图15和图24，第三模层M3可以分别形成在分离凹陷区域SRR中。每个第三模层M3可以包括绝缘模层IML和金属模层MML。绝缘模层IML和水平绝缘层380可以通过相同的工艺同时形成，金属模层MML和栅电极220a、220b和220c也可以通过相同的工艺同时形成。

[0117] 根据一些实施方式，第一和第二分离层可以在模制结构中形成，以将模制结构分成多个单元模制结构。与将每个单元模制结构的边缘区域图案化成阶梯结构的情况相比，可以减小模制结构的尺寸。因此，可以减小在其中三维地布置存储元件的最终半导体芯片的尺寸。

[0118] 虽然已经具体示出和描述了本发明构思的示例实施方式，但是本领域普通技术人员将理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节的变化。

[0119] 本申请要求于2018年8月22日向韩国知识产权局提交的韩国专利申请第10-2018-0098149号的优先权，其全部内容通过引用结合在此。