可变电阻存储器件

摘要

一种可变电阻存储器件包括衬底。第一导电线设置在衬底上并主要沿第一方向延伸。第二导电线设置在衬底上并主要沿第二方向延伸。第二方向交叉第一方向。相变图案设置在第一导电线和第二导电线之间。底部电极设置在相变图案和第一导电线之间。底部电极包括将第一导电线和相变图案彼此连接的第一侧壁区段。相变图案在第一方向上具有朝向衬底减小的宽度。第一侧壁区段具有彼此面对的第一侧表面和第二侧表面。相变图案的最下部设置在第一侧表面和第二侧表面之间。

权利要求

1.一种可变电阻存储器件，包括：

衬底；

第一导电线，设置在所述衬底上并且沿第一方向延伸；

第二导电线，设置在所述衬底上并且沿第二方向延伸，所述第二方向交叉所述第一方向；

相变图案，设置在所述第一导电线和所述第二导电线之间；以及底部电极，设置在所述相变图案和所述第一导电线之间，其中所述底部电极包括将所述第一导电线和所述相变图案彼此连接的第一侧壁区段，其中所述相变图案在所述第一方向上具有朝向所述衬底减小的宽度，其中所述第一侧壁区段具有彼此面对的第一侧表面和第二侧表面，以及其中所述相变图案的最下部设置在所述第一侧表面和所述第二侧表面之间。

2.根据权利要求1所述的可变电阻存储器件，其中所述相变图案的底表面是弯曲的。

3.根据权利要求1所述的可变电阻存储器件，其中所述第一侧壁区段包括成对的第一侧壁区段，以及其中所述底部电极还包括将所述成对的第一侧壁区段彼此连接的第一连接区段。

4.根据权利要求1所述的可变电阻存储器件，

其中所述第一侧表面的最上部位于比所述相变图案的所述最下部的水平高的水平处，以及其中所述第二侧表面的最上部位于比所述相变图案的所述最下部的水平高的水平处。

5.根据权利要求1所述的可变电阻存储器件，还包括设置在所述底部电极上的间隔物，其中所述间隔物包括成对的第二侧壁区段和将所述成对的第二侧壁区段彼此连接的第二连接区段。

6.根据权利要求1所述的可变电阻存储器件，

其中所述相变图案在所述第一方向上的最大宽度大于所述第一侧壁区段在所述第一方向上的宽度，以及其中所述相变图案的下部在所述第一方向上的宽度小于所述第一侧壁区段在所述第一方向上的宽度。

7.根据权利要求5所述的可变电阻存储器件，

其中所述第二侧壁区段的顶表面位于比所述相变图案的所述最下部的水平高的水平处。

8.一种可变电阻存储器件，包括：

衬底；

字线，设置在所述衬底上并且沿第一方向延伸；

位线，设置在所述衬底上并且沿第二方向延伸，所述第二方向交叉所述第一方向；

相变图案，设置在所述字线和所述位线之间；以及底部电极，设置在所述相变图案和所述字线之间，其中所述底部电极包括将所述字线和所述相变图案彼此连接的第一侧壁区段，其中所述相变图案包括第一区段和第二区段，所述第一区段在所述第一方向上具有恒定的宽度，所述第二区段在所述第一方向上的宽度朝向所述衬底减小，以及其中所述第二区段与所述第一侧壁区段的顶表面接触。

9.根据权利要求8所述的可变电阻存储器件，

其中所述第一侧壁区段具有彼此面对的第一侧表面和第二侧表面，其中所述第二区段的最下部设置在所述第一侧表面和所述第二侧表面之间，其中所述第一侧表面的最上部位于比所述第二区段的所述最下部的水平高的水平处，以及其中所述第二侧表面的最上部位于比所述第二区段的所述最下部的水平高的水平处。

10.根据权利要求8所述的可变电阻存储器件，还包括将所述相变图案和所述位线彼此电连接的开关元件，其中所述开关元件在所述第一方向上的宽度朝向所述衬底增大。

11.根据权利要求10所述的可变电阻存储器件，还包括在所述开关元件上的顶部电极，其中所述顶部电极在所述第一方向上的宽度朝向所述衬底增大。

12.根据权利要求11所述的可变电阻存储器件，其中所述开关元件在所述第一方向上的最小宽度与所述顶部电极在所述第一方向上的最大宽度相同。

13.根据权利要求10所述的可变电阻存储器件，还包括将所述相变图案和所述开关元件彼此电连接的中间电极，其中所述中间电极在所述第一方向上的宽度与所述相变图案的所述第一区段在所述第一方向上的宽度相同。

14.根据权利要求13所述的可变电阻存储器件，其中所述开关元件在所述第一方向上的最大宽度大于所述中间电极在所述第一方向上的宽度。

15.一种可变电阻存储器件，包括：

衬底；

字线，设置在所述衬底上并且沿第一方向延伸；

位线，设置在所述衬底上并且沿第二方向延伸，所述第二方向交叉所述第一方向；

多个相变图案，设置在所述字线和所述位线之间；以及多个底部电极，设置在所述多个相变图案和所述字线之间，其中所述多个相变图案的每个具有弯曲的底表面和平直的侧表面，其中所述多个底部电极的每个包括将所述字线和所述相变图案彼此连接的多个第一侧壁区段以及将所述多个第一侧壁区段彼此连接的第一连接区段，其中所述多个第一侧壁区段的每个具有彼此面对的第一侧表面和第二侧表面，以及其中所述多个相变图案的每个的所述底表面的最下部设置在所述第一侧表面和所述第二侧表面之间。

16.根据权利要求15所述的可变电阻存储器件，其中所述多个底部电极包括沿所述第一方向彼此相邻的第一底部电极和第二底部电极，其中所述多个相变图案包括在所述第一底部电极上的第一相变图案和在所述第二底部电极上的第二相变图案，以及其中所述第一底部电极和所述第二底部电极之间在所述第一方向上的最小距离大于沿所述第一方向彼此相邻的所述第一相变图案和所述第二相变图案之间在所述第一方向上的最小距离。

17.根据权利要求15所述的可变电阻存储器件，其中所述多个底部电极包括沿所述第一方向彼此相邻的第一底部电极和第二底部电极，其中所述多个相变图案包括设置在所述第一底部电极上的第一相变图案和设置在所述第二底部电极上的第二相变图案，以及其中所述第一底部电极和所述第二底部电极之间在所述第一方向上的最小距离与沿所述第一方向彼此相邻的所述第一相变图案和所述第二相变图案之间在所述第一方向上的最小距离相同。

18.根据权利要求15所述的可变电阻存储器件，其中所述多个底部电极包括沿所述第一方向彼此相邻的第一底部电极和第二底部电极，其中所述多个相变图案包括设置在所述第一底部电极上的第一相变图案和设置在所述第二底部电极上的第二相变图案，其中所述可变电阻存储器件还包括设置在所述第一底部电极和所述第二底部电极上的多个间隔物，以及其中所述多个间隔物的每个包括连接到对应相变图案的多个第二侧壁区段和将所述多个第二侧壁区段彼此连接的第二连接区段。

19.根据权利要求18所述的可变电阻存储器件，其中所述第一底部电极和所述第二底部电极之间在所述第一方向上的最小距离大于沿所述第一方向彼此相邻的所述第一相变图案和所述第二相变图案之间在所述第一方向上的最小距离，以及其中所述第二底部电极上的所述间隔物的所述第二侧壁区段之间在所述第一方向上的最小距离与所述第二相变图案之间在所述第一方向上的最小距离相同。

20.根据权利要求18所述的可变电阻存储器件，其中所述第一底部电极和所述第二底部电极之间在所述第一方向上的最小距离与沿所述第一方向彼此相邻的所述第一相变图案和所述第二相变图案之间在所述第一方向上的最小距离相同，以及其中所述第二底部电极上的所述间隔物的所述第二侧壁区段之间在所述第一方向上的最小距离大于所述第二相变图案之间在所述第一方向上的最小距离。

说明书

可变电阻存储器件

技术领域

[0001] 本公开涉及存储器件，更具体地，涉及可变电阻存储器件和制造其的方法。

背景技术

[0002] 半导体器件的示例包括半导体存储器件和半导体逻辑器件。存储器件存储数据。通常，半导体存储器件可被描述为易失性存储器件或非易失性存储器件。诸如DRAM(动态随机存取存储器)和SRAM(静态随机存取存储器)的易失性存储器件在其电源中断时丢失所存储的数据。诸如PROM(可编程ROM)、EPROM(可擦除PROM)、EEPROM(电EPROM)和闪速存储器件的非易失性存储器件即使在没有电源的情况下也不丢失所存储的数据。

[0003] 正在开发例如铁电随机存取存储器(FRAM)、磁随机存取存储器(MRAM)和相变随机存取存储器(PRAM)的下一代半导体存储器件，以提供高性能和低功耗。这些下一代半导体存储器件中的许多包括这样的材料，其具有根据所施加的电流或电压而改变的电阻。随着此电阻在诸如这些的存储器件的电流或电压供应中断时被保持，诸如这些的存储器件可被认为是非易失性的。

发明内容

[0004] 一种可变电阻存储器件包括衬底。第一导电线设置在衬底上并主要沿第一方向延伸。第二导电线设置在衬底上并主要沿第二方向延伸。第二方向交叉第一方向。相变图案设置在第一导电线和第二导电线之间。底部电极设置在相变图案和第一导电线之间。底部电极包括将第一导电线和相变图案彼此连接的第一侧壁区段。相变图案在第一方向上具有朝向衬底减小的宽度。第一侧壁区段具有彼此面对的第一侧表面和第二侧表面。相变图案的最下部设置在第一侧表面和第二侧表面之间。

[0005] 一种可变电阻存储器件包括：衬底；字线，设置在衬底上并主要沿第一方向延伸；位线，设置在衬底上并主要沿第二方向延伸，第二方向交叉第一方向；相变图案，设置在字线和位线之间；以及底部电极，设置在相变图案和字线之间。底部电极包括将字线和相变图案彼此连接的第一侧壁区段。相变图案包括第一区段和第二区段，第一区段在第一方向上具有恒定的宽度，第二区段在第一方向上的宽度朝向衬底减小。第二区段与第一侧壁区段的顶表面接触。

[0006] 一种可变电阻存储器件包括衬底。字线设置在衬底上并主要沿第一方向延伸。位线设置在衬底上并主要沿第二方向延伸。第二方向交叉第一方向。多个相变图案设置在字线和位线之间。多个底部电极设置在所述多个相变图案和字线之间。所述多个相变图案的每个具有弯曲的底表面和平直的侧表面。所述多个底部电极的每个包括将字线和相变图案彼此连接的多个第一侧壁区段和将所述多个第一侧壁区段彼此连接的第一连接区段。所述多个第一侧壁区段的每个具有彼此面对的第一侧表面和第二侧表面。所述多个相变图案的每个的底表面的最下部设置在第一侧表面和第二侧表面之间。

附图说明

[0007] 随着本公开及其许多伴随的方面在结合附图考虑时通过参照以下详细描述变得更好理解，将容易地获得对本公开及其许多伴随的方面的更完整的理解，其中：

[0008] 图1A是示出根据本发明构思的示例性实施方式的可变电阻存储器件的俯视图；

[0009] 图1B是沿图1A的线A-A'截取的剖视图；

[0010] 图1C是显示图1B的部分A的放大视图；

[0011] 图1D是沿图1A的线B-B'截取的剖视图；

[0012] 图2A、3A、4A、5A和6A是示出根据本发明构思的示例性实施方式的制造可变电阻存储器件的方法的俯视图；

[0013] 图2B、3B、4B、5B和6B分别是沿图2A、3A、4A、5A和6A的线A-A'截取的剖视图；

[0014] 图2C、3C、4C、5C和6C分别是沿图2A、3A、4A、5A和6A的线B-B'截取的剖视图；

[0015] 图7A、8A、9A、10A和11A是示出根据本发明构思的示例性实施方式的可变电阻存储器件的俯视图；

[0016] 图7B、8B、9B、10B和11B分别是沿图7A、8A、9A、10A和11A的线A-A'截取的剖视图；以及

[0017] 图7C、8C和9C分别是沿图7A、8A和9A的线B-B'截取的剖视图。

具体实施方式

[0018] 在描述本公开的在附图中示出的示例性实施方式时，为清楚起见采用了特定术语。然而，本公开不旨在限于如此选择的特定术语，并且将理解，每个特定元件包括以相似方式操作的所有技术等同物。

[0019] 图1A示出了显示根据本发明构思的示例性实施方式的可变电阻存储器件的俯视图。图1B是沿图1A的线A-A'截取的剖视图。图1C是示出图1B的部分A的放大视图。图1D是沿图1A的线B-B'截取的剖视图。

[0020] 参照图1A、1B、1C和1D，根据本发明构思的示例性实施方式的可变电阻存储器件可以包括衬底100、字线WL、位线BL、相变图案140和开关元件SD。衬底100可以包括单晶半导体材料。例如，衬底100可以是硅衬底、绝缘体上硅(SOI)衬底、锗衬底、绝缘体上锗(GOI)衬底和/或硅锗衬底。

[0021] 第一层间电介质层105可以设置在衬底100上。第一层间电介质层105可以包括例如硅氮化物。字线WL可以设置在衬底100上。字线WL可以穿透第一层间电介质层105。字线WL可以沿第一方向D1彼此平行地延伸。字线WL可以包括导电材料。例如，字线WL可以包括诸如铜或铝的金属材料和/或诸如TiN或WN的导电金属氮化物材料。

[0022] 位线BL可以设置在字线WL上。位线BL可以沿交叉第一方向D1的第二方向D2彼此平行地延伸。第一方向D1和第二方向D2可以是正交的，然而，作为选择地，它们可以以其它角度相交。位线BL可以包括导电材料。例如，位线BL可以包括诸如铜或铝的金属材料和/或诸如TiN或WN的导电金属氮化物材料。

[0023] 相变图案140可以设置在字线WL和位线BL之间。例如，相变图案140可以设置在位线BL和字线WL相交的交叉点处。相变图案140可以在第一方向D1和第二方向D2上彼此间隔开。相变图案140可以包括这样的材料，该材料能够根据它的相而存储数据。例如，相变图案140可以包括这样的材料，该材料的相能基于温度而在晶态和非晶态之间反复改变。例如，相变图案140可以由这样的化合物形成：其中作为硫族元素的Te和/或Se与Ge、Sb、Bi、Pb、Sn、Ag、As、S、Si、In、Ti、Ga、P、O和/或C结合。相变图案140可以包括例如GeSbTe、GeTeAs、SbTeSe、GeTe、SbTe、SeTeSn、GeTeSe、SbSeBi、GeBiTe、GeTeTi、InSe、GaTeSe和/或InSbTe。

[0024] 或者，相变图案140可以包括钙钛矿化合物和/或导电金属氧化物。例如，相变图案140可以包括铌氧化物、钛氧化物、镍氧化物、锆氧化物、钒氧化物、PCMO((Pr,Ca)MnO3)、锶钛氧化物、钡锶钛氧化物、锶锆氧化物、钡锆氧化物和/或钡锶锆氧化物。当相变图案140包括过渡金属氧化物时，相变图案140可以具有比硅氧化物层的介电常数大的介电常数。或者，相变图案140可以具有导电金属氧化物层和隧道电介质层的双重结构，或者第一导电金属氧化物层、隧道电介质层和第二导电金属氧化物层的三重结构。隧道电介质层可以包括铝氧化物、铪氧化物和/或硅氧化物。

[0025] 底部电极BE可以设置在相变图案140和字线WL之间。底部电极BE可以在第一方向D1和第二方向D2上彼此间隔开。每个底部电极BE可以电连接到与其接触的两个相变图案140。底部电极BE可以是加热器电极，其被配置为加热相变图案140从而改变相变图案140的相。底部电极BE可以包括W、Ti、Al、Cu、C、CN、TiN、TiAlN、TiSiN、TiCN、WN、CoSiN、WSiN、TaN、TaCN、TaSiN和/或TiO。

[0026] 每个底部电极BE可以包括第一连接区段CN1和一对第一侧壁区段SW1。该对第一侧壁区段SW1可以相隔第一连接区段CN1彼此间隔开。该对第一侧壁区段SW1可以连接到不同的相变图案140。该对第一侧壁区段SW1可以电连接到相同的字线WL。该对第一侧壁区段SW1的每个可以在字线WL和相变图案140之间沿第三方向D3延伸。第一连接区段CN1可以将该对第一侧壁区段SW1彼此连接。第一连接区段CN1可以联接到该对第一侧壁区段SW1的下部。第一连接区段CN1可以在字线WL上沿第一方向D1延伸。当在第一方向D1上的剖面中看时，如图1B所示，一对第一侧壁区段SW1和与其连接的第一连接区段CN1可以具有U形。在此意义上，每个底部电极BE可以具有U形。

[0027] 第一侧壁区段SW1可以具有第一侧表面SW11、第二侧表面SW12和顶表面SW13。第一侧壁区段SW1的第一侧表面SW11可以连接到第一连接区段CN1。第一侧壁区段SW1的第二侧表面SW12可以与第一侧壁区段SW1的第一侧表面SW11相对。第一侧壁区段SW1的顶表面SW13可以是弯曲的。

[0028] 间隔物120可以设置在对应的底部电极BE上。间隔物120可以在第一方向D1和第二方向D2上彼此间隔开。每个间隔物120可以连接到彼此相邻的一对相变图案140。间隔物120可以包括硅氧化物或多晶硅。

[0029] 每个间隔物120可以包括第二连接区段CN2和一对第二侧壁区段SW2。该对第二侧壁区段SW2可以相隔第二连接区段CN2彼此间隔开。该对第二侧壁区段SW2可以连接到不同的相变图案140。第二侧壁区段SW2可以在底部电极BE的第一侧壁区段SW1上沿第三方向D3延伸。第二连接区段CN2可以将该对第二侧壁区段SW2彼此连接。第二连接区段CN2可以联接到该对第二侧壁区段SW2的下部。第二连接区段CN2可以在底部电极BE的第一连接区段CN1上沿第一方向D1延伸。当在第一方向D1上的剖面中看时，如图1B所示，一对第二侧壁区段SW2和与其连接的第二连接区段CN2可以具有U形。在此意义上，每个间隔物120可以具有U形。

[0030] 第二侧壁区段SW2可以具有第三侧表面SW21、第四侧表面SW22和顶表面SW23。第二侧壁区段SW2的第三侧表面SW21可以是连接到第二连接区段CN2的表面。第二侧壁区段SW2的第四侧表面SW22可以与第二侧壁区段SW2的第三侧表面SW21相对。第二侧壁区段SW2的顶表面SW23可以是弯曲的。

[0031] 底部电极BE的第一侧壁区段SW1可以在第一方向D1上具有第一宽度W1。底部电极BE的第一侧壁区段SW1还可以在第二方向D2上具有第二宽度W2。第二宽度W2可以大于第一宽度W1。

[0032] 相变图案140可以在第一方向D1上具有第三宽度W3。相变图案140还可以在第二方向D2上具有第四宽度W4。第三宽度W3和第四宽度W4可以各自越靠近相变图案140的下部而减小。例如，第三宽度W3和第四宽度W4可以各自越靠近衬底100而减小。相变图案140在第一方向D1上的最大宽度可以大于第一宽度W1，并且相变图案140在第二方向D2上的最大宽度可以大于第二宽度W2。

[0033] 相变图案140可以具有与底部电极BE的顶表面SW13直接接触的下部144。相变图案140的下部144的第三宽度W3可以小于第一宽度W1。相变图案140的下部144的第四宽度W4可以小于第二宽度W2。

[0034] 每个相变图案140可以具有底表面141和顶表面145。相变图案140的顶表面145可以是基本上平直的。相变图案140的底表面141可以是弯曲的并且可以是凸起的。相变图案140的底表面141可以弯曲为与底部电极BE的顶表面SW13和间隔物120的顶表面SW23相符合。相变图案140的底表面141可以接触底部电极BE的顶表面SW13。相变图案140的底表面
141可与底部电极BE的第一侧表面SW11和/或第二侧表面SW12隔开，并且可不接触底部电极BE的第一侧表面SW11和/或第二侧表面SW12。

[0035] 相变图案140可以包括最下部142。相变图案140的最下部142可以是位于底表面141的最低水平处的点(最小点)。相变图案140的最下部142可以设置在底部电极BE的第一侧壁区段SW1的第一侧表面SW11和第二侧表面SW12之间。例如，当在俯视图中看时，相变图案140的最下部142可以被底部电极BE的第一侧壁区段SW1围绕。相变图案140的最下部142的水平可以低于底部电极BE的第一侧壁区段SW1的第一侧表面SW11的最高水平。相变图案
140的最下部142的水平可以低于底部电极BE的第一侧壁区段SW1的第二侧表面SW12的最高水平。间隔物120的第二侧壁区段SW2的顶表面SW23可以位于比相变图案140的最下部142的水平高的水平处。

[0036] 当在俯视图中看时，相变图案140可以至少部分地重叠底部电极BE和间隔物120各自的第一侧壁区段SW1第二侧壁区段SW2。当在俯视图中看时，相变图案140的顶表面145可以围绕底部电极BE和间隔物120各自的第一侧壁区段SW1和第二侧壁区段SW2。在由第一方向D1和第二方向D2限定的平面中，相变图案140的顶表面145可以具有比底部电极BE和间隔物120各自的第一侧壁区段SW1和第二侧壁区段SW2的平面面积之和更大的平面面积。

[0037] 因为相变图案140与底部电极BE的第一侧壁区段SW1的顶表面SW13接触但不与第一侧表面SW11和第二表面SW12接触，所以电阻分布可以在相变图案140和底部电极BE之间的界面处被最小化。

[0038] 中间电极ME可以设置在相变图案140和位线BL之间。中间电极ME可以具有与相变图案140的顶表面145的宽度基本相同的宽度。中间电极ME可以包括例如W、Ti、Al、Cu、C、CN、TiN、TiAlN、TiSiN、TiCN、WN、CoSiN、WSiN、TaN、TaCN、TaSiN和/或TiO。

[0039] 第一电介质图案111可以设置在沿第一方向D1彼此相邻的底部电极BE之间。第一电介质图案111可以设置在字线WL上。第一电介质图案111可以具有在与中间电极ME的顶表面基本相同的水平处的顶表面。第一电介质图案111可以包括例如硅氮化物。

[0040] 第二电介质图案112可以设置在对应的间隔物120上。例如，第二电介质图案112可以各自设置在每个间隔物120的一对第二侧壁区段SW2之间。在每个字线WL上，第一电介质图案111和第二电介质图案112可以相隔相变图案140在第一方向D1上交替且重复地排列。第二电介质图案112可以具有在与中间电极ME的顶表面基本相同的水平处的顶表面。第二电介质图案112可以包括例如硅氮化物。

[0041] 第三电介质图案130可以设置在第一层间电介质层105上。第三电介质图案130可以在第一层间电介质层105上沿第一方向D1延伸。第三电介质图案130可以填充沿第二方向D2彼此相邻的底部电极BE之间、沿第二方向D2彼此相邻的间隔物120之间、沿第二方向D2彼此相邻的相变图案140之间、沿第二方向D2彼此相邻的中间电极ME之间、沿第二方向D2彼此相邻的第一电介质图案111之间和/或沿第二方向D2彼此相邻的第二电介质图案112之间的空间。第三电介质图案130可以具有在与中间电极ME的顶表面基本相同的水平处的顶表面。第三电介质图案130可以包括例如硅氮化物。

[0042] 第二层间电介质层150可以设置在第一电介质图案111、第二电介质图案112和第三电介质图案130上。第二层间电介质层150可以包括诸如硅氮化物的电介质材料。

[0043] 开关元件SD可以设置在中间电极ME和位线BL之间。开关元件SD可以设置在第二层间电介质层150中。开关元件SD可以将中间电极ME电连接到位线BL。当向一特定位线BL供应电压时，通过该特定位线BL被施加电压的开关元件SD可以将其状态从绝缘体(例如开路)改变为载流导体(例如闭合电路)。流经开关元件SD的电流可以传输到底部电极BE，导致热从底部电极BE产生。

[0044] 开关元件SD可以是表现出双向特性的OTS(双向阈值开关)器件。例如，开关元件SD可以是这样的器件，其基于表现出非线性I-V曲线(例如S型I-V曲线)的阈值开关现象。开关元件SD可以与晶体和非晶态之间的相变温度相关联，该相变温度大于与相变图案140相关联的相变温度。例如，开关元件SD可以具有约350℃至约450℃的相变温度。因此，当操作根据本发明构思的示例性实施方式的可变电阻存储器件时，相变图案140可以被配置为在晶态和非晶态之间可逆地改变其相，而开关元件SD可以无相变地保持其基本上非晶的状态。

[0045] 开关元件SD可以由这样的化合物形成：其中作为硫族元素的Te和/或Se与Ge、Sb、Bi、Al、Pb、Sn、Ag、As、S、Si、In、Ti、Ga和/或P结合。除了上述化合物之外，开关元件SD还可以包括热稳定元素。热稳定元素可以是C、N和/或O。例如，开关元件SD可以包括AsTe、AsSe、GeTe、SnTe、GeSe、SnTe、SnSe、ZnTe、AsTeSe、AsTeGe、AsSeGe、AsTeGeSe、AsSeGeSi、AsSeGeC、AsTeGeSi、AsTeGeS、AsTeGeSiIn、AsTeGeSiP、AsTeGeSiSbS、AsTeGeSiSbP、AsTeGeSeSb、AsTeGeSeSi、AsTeGeSiSeNS、SeTeGeSi、GeSbTeSe、GeBiTeSe、GeAsSbSe、GeAsBiTe和/或GeAsBiSe。

[0046] 每个开关元件SD可以具有在第一方向D1和第二方向D2上的越靠近衬底100可增大的宽度。开关元件SD在第一方向D1上的最大宽度可以大于中间电极ME在第一方向D1上的宽度。开关元件SD在第二方向D2上的最大宽度可以大于中间电极ME在第二方向D2上的宽度。

[0047] 顶部电极UE可以设置在位线BL和开关元件SD之间。顶部电极UE可以设置在第二层间电介质层150中。顶部电极UE可以将位线BL电连接到开关元件SD。顶部电极UE可以包括例如W、Ti、Al、Cu、C、CN、TiN、TiAlN、TiSiN、TiCN、WN、CoSiN、WSiN、TaN、TaCN、TaSiN和/或TiO。

[0048] 每个顶部电极UE可以具有在第一方向D1和第二方向D2上的越靠近衬底100可增大的宽度。顶部电极UE在第一方向D1上的最大宽度可以与开关元件SD在第一方向D1上的最小宽度基本相同。顶部电极UE在第二方向D2上的最大宽度可以与开关元件SD在第二方向D2上的最小宽度基本相同。

[0049] 图2A、3A、4A、5A和6A是示出根据本发明构思的示例性实施方式的制造可变电阻存储器件的方法的俯视图。图2B、3B、4B、5B和6B分别是沿图2A、3A、4A、5A和6A的线A-A'截取的剖视图。图2C、3C、4C、5C和6C分别是沿图2A、3A、4A、5A和6A的线B-B'截取的剖视图。

[0050] 参照图2A、2B和2C，衬底100可以包括单晶半导体材料。

[0051] 字线WL和第一层间电介质层105可以在衬底100上形成。例如，形成在衬底100上的导电层可以被图案化以形成字线WL，并且覆盖字线WL的电介质层可以在衬底100上形成，然后可以经历被执行直到暴露字线WL的顶表面的平坦化工艺以形成第一层间电介质层105。例如，具有沟槽的第一层间电介质层105可以在衬底100上形成，并且沟槽可以用导电材料填充以形成字线WL。

[0052] 第一电介质层107可以在第一层间电介质层105上形成。第一电介质层107可以具有第一沟槽T1。第一沟槽T1可以沿第二方向D2延伸。第一沟槽T1可以部分地暴露沿第二方向D2排列的字线WL和第一层间电介质层105。第一电介质层107可以包括例如硅氮化物。

[0053] 电极图案108、间隔物图案109和第二电介质图案112可以在第一电介质层107的每个第一沟槽T1中形成。例如，金属层可以共形地覆盖第一电介质层107的侧壁、字线WL的顶表面、以及第一电介质层107和第一层间电介质层105的顶表面，这些侧壁和顶表面暴露于第一沟槽T1。间隔物电介质层可以共形地覆盖金属层的顶表面，并且电介质层可以在间隔物电介质层上形成从而填充第一沟槽T1。可以对电介质层、间隔物电介质层和金属层执行平坦化工艺，从而暴露第一电介质层107的顶表面，这可以导致电极图案108、间隔物图案109和第二电介质图案112顺序形成在每个第一沟槽T1中。电极图案108、间隔物图案109和第二电介质图案112可以在第一沟槽T1中沿第二方向D2延伸。

[0054] 电极图案108可以包括导电材料，例如W、Ti、Al、Cu、C、CN、TiN、TiAlN、TiSiN、TiCN、WN、CoSiN、WSiN、TaN、TaCN、TaSiN和/或TiO。间隔物图案109可以包括相对于第一层间电介质层105和第一电介质层107具有蚀刻选择性的电介质材料。例如，间隔物图案109可以包括硅氧化物。根据本公开的示例性实施方式，间隔物图案109可以包括相对于第一层间电介质层105和第一电介质层107具有蚀刻选择性的导电材料。例如，间隔物图案109可以包括多晶硅。第二电介质图案112可以包括相对于间隔物图案109具有蚀刻选择性的电介质材料。例如，第二电介质图案112可以包括硅氮化物。

[0055] 参照图3A、3B和3C，沿第一方向D1平行延伸的掩模图案MP可以在第一电介质层107和第二电介质图案112上形成。掩模图案MP可以部分地暴露电极图案108、间隔物图案109、第二电介质图案112和第一电介质层107。例如，掩模图案MP可以通过其中沉积多个层并执行至少两次蚀刻工艺的双重图案化工艺而形成。例如，掩模图案MP可以通过沉积单个层并执行一次图案化工艺而形成。掩模图案MP可以包括例如硅氧化物、硅氮化物或多晶硅。

[0056] 图案化工艺可以被执行，其中掩模图案MP用作蚀刻掩模以图案化电极图案108、间隔物图案109、第二电介质图案112和第一电介质层107。因此，第二沟槽T2可以在字线WL之间的第一层间电介质层105的顶表面上形成。此外，底部电极BE、间隔物120和第一电介质图案111可以在字线WL上形成。图案化工艺可以将第二电介质图案112转变成在第二方向D2上分开的多个部分。第二沟槽T2可以暴露第二电介质图案112的在第二方向D2上彼此面对的相对侧壁。

[0057] 电极图案108可以被图案化以形成在第一方向D1和第二方向D2上彼此间隔开的底部电极BE。第二沟槽T2可以暴露底部电极BE的在第二方向D2上彼此面对的相对侧壁。每个底部电极BE可以包括主要沿第三方向D3延伸的一对第一侧壁区段SW1、以及将该对第一侧壁区段SW1彼此连接的第一连接区段CN1。

[0058] 间隔物图案109可以被图案化以形成底部电极BE和第二电介质图案112之间的间隔物120。间隔物120可以在第一方向D1和第二方向D2上彼此间隔开。第二沟槽T2可以暴露间隔物120的在第二方向D2上彼此面对的相对侧壁。每个间隔物120可以包括主要沿第三方向D3延伸的一对第二侧壁区段SW2、以及将该对第二侧壁区段SW2彼此连接的第二连接区段CN2。

[0059] 第一电介质层107可以被图案化以形成在第一方向D1和第二方向D2上彼此间隔开的第一电介质图案111。例如，沿第一方向D1排列的两个第一电介质图案111可以相隔单个第二电介质图案112、单个间隔物120和单个底部电极BE彼此间隔开。沿第二方向D2排列的两个第一电介质图案111可以相隔第二沟槽T2彼此间隔开。第二沟槽T2可以暴露第一电介质图案111的在第二方向D2上彼此面对的相对侧壁。在图案化工艺终止之后，掩模图案MP可以被去除。

[0060] 参照图4A、4B和4C，第三电介质图案130可以在第二沟槽T2中形成。第三电介质图案130可以由与第一电介质图案111和第二电介质图案112的电介质材料相同的电介质材料形成，诸如硅氮化物。

[0061] 第一蚀刻工艺可以被执行以蚀刻间隔物120的第二侧壁区段SW2的上部。第一蚀刻工艺可以使用相对于底部电极BE及第一电介质图案111、第二电介质图案112和第三电介质图案130针对间隔物120具有蚀刻选择性的蚀刻剂。例如，当间隔物120包括硅氧化物时，可以使用氟酸(HF)作为蚀刻剂。第一蚀刻工艺可以使间隔物120的第二侧壁区段SW2具有在比第一电介质图案111、第二电介质图案112和第三电介质图案130的顶表面低的水平处的顶表面SW23。

[0062] 第二蚀刻工艺可以被执行以蚀刻底部电极BE的第一侧壁区段SW1的上部。第二蚀刻工艺可以使用相对于间隔物120及第一电介质图案111、第二电介质图案112和第三电介质图案130针对底部电极BE具有蚀刻选择性的蚀刻剂。第二蚀刻工艺可以使底部电极BE的第一侧壁区段SW1具有在比间隔物120的第二侧壁区段SW2的顶表面SW23低的水平处的顶表面SW13。

[0063] 第一蚀刻工艺和第二蚀刻工艺可以形成第三沟槽T3。第三沟槽T3可以由第一电介质图案111、第二电介质图案112和第三电介质图案130、底部电极BE以及间隔物120限定。

[0064] 参照图5A、5B和5C，第三蚀刻工艺可以被执行以增大第三沟槽T3的宽度。第三蚀刻工艺可以蚀刻第一电介质图案111、第二电介质图案112和第三电介质图案130的侧壁、底部电极BE的第一侧壁区段SW1的顶表面SW13以及间隔物120的第二侧壁区段SW2的顶表面SW23，这些侧壁及顶表面SW13和SW23围绕第三沟槽T3。可以选择干蚀刻工艺来执行第三蚀刻工艺。

[0065] 第三蚀刻工艺可以使第一电介质图案111、第二电介质图案112和第三电介质图案130的侧壁、底部电极BE的第一侧壁区段SW1的顶表面SW13以及间隔物120的第二侧壁区段SW2的顶表面SW23弯曲，这些侧壁及顶表面SW13和SW23围绕第三沟槽T3。在这样的构造中，第三沟槽T3可以是弯曲的。每个第三沟槽T3可以具有在第一方向D1和第二方向D2上的越靠近衬底100可减小的宽度。

[0066] 无论第三沟槽T3的深度如何，底部电极BE的第一侧壁区段SW1的顶表面SW13可以具有恒定的面积，该顶表面SW13暴露于第三沟槽T3。即使当第三沟槽T3的深度由于第三蚀刻工艺的可变因素而多变时，底部电极BE的第一侧壁区段SW1的暴露的顶表面SW13也可以具有恒定的面积。例如，底部电极BE的第一侧壁区段SW1可以在其与下面将讨论的相变图案140接触的顶表面SW13处具有恒定的面积。因此，电阻分布可以在底部电极BE和相变图案
140之间的界面处被最小化。

[0067] 参照图6A、6B和6C，相变图案140可以填充第三沟槽T3的下部。相变图案140的形成可以包括：形成相变层，以填充第三沟槽T3并覆盖第一电介质图案111、第二电介质图案112和第三电介质图案130的顶表面；蚀刻相变层，以暴露第一电介质图案111、第二电介质图案112和第三电介质图案130的顶表面；然后蚀刻填充第三沟槽T3的相变层的上部。每个相变图案140可以具有在比第一电介质图案111、第二电介质图案112和第三电介质图案130的顶表面的水平低的水平处的顶表面145。相变图案140可不填充第三沟槽T3的上部。相变图案
140可以具有底表面141，该底表面141是弯曲的以与第一电介质图案111、第二电介质图案
112和第三电介质图案130的侧壁、底部电极BE的第一侧壁区段SW1的顶表面SW13以及间隔物120的第二侧壁区段SW2的顶表面SW23相符合，这些侧壁及顶表面SW13和SW23围绕第三沟槽T3。

[0068] 中间电极ME可以在相变图案140上形成。中间电极ME可以完全填充未用相变图案140充分填充的第三沟槽T3的剩余部分。

[0069] 返回参照图1A、1B、1C和1D，开关元件SD、顶部电极UE和第二层间电介质层150可以被形成。

[0070] 开关元件SD、顶部电极UE和第二层间电介质层150的形成可以包括：在衬底100的整个顶表面上共形地形成开关元件层；在开关元件层上共形地形成顶部电极层；图案化开关元件层和顶部电极层，以形成开关元件SD和顶部电极UE并暴露第一电介质图案111、第二电介质图案112和第三电介质图案130的顶表面；然后在第一电介质图案111、第二电介质图案112和第三电介质图案130的暴露的顶表面上形成第二层间电介质层150。

[0071] 位线BL可以在顶部电极UE上形成。位线BL可以沿第二方向D2延伸并跨越字线WL。单个位线BL可以电连接到沿第二方向D2排列的顶部电极UE。

[0072] 图7A、8A、9A、10A和11A示出了显示根据本发明构思的示例性实施方式的可变电阻存储器件的俯视图。图7B、8B、9B、10B和11B分别示出了沿图7A、8A、9A、10A和11A的线A-A'截取的剖视图。图7C、8C和9C分别示出了沿图7A、8A和9A的线B-B'截取的剖视图。在以下实施方式中，就省略对技术特征的详细描述而言，可以假设这些技术特征至少类似于以上关于对应元件已讨论的技术特征。

[0073] 参照图7A、7B和7C，第二电介质图案112可以设置在对应的底部电极BE上。例如，第二电介质图案112可以各自设置在每个底部电极BE的一对第一侧壁区段SW1之间。第二电介质图案112可以各自与每个底部电极BE的第一侧壁区段SW1和第一连接区段CN1直接接触。

[0074] 参照图8A、8B和8C，第一电介质图案111可以具有在与相变图案140的顶表面基本相同的水平处的顶表面。第二电介质图案112可以具有在与相变图案140的顶表面基本相同的水平处的顶表面。第三电介质图案130可以具有在与相变图案140的顶表面基本相同的水平处的顶表面。

[0075] 开关元件SD可以设置在相变图案140和位线BL之间。例如，开关元件SD可以直接接触对应的相变图案140。开关元件SD可以将位线BL电连接到相变图案140。

[0076] 参照图9A、9B和9C，每个相变图案140可以包括第一区段140a和第二区段140b。第一区段140a可以是在第一方向D1和第二方向D2上具有恒定宽度的同时延伸的部分，第二区段140b可以是在第一方向D1和第二方向D2上具有随着离衬底100的距离减小而减小的宽度的部分。第二区段140b可以具有弯曲的底表面。第一区段140a可以在第一方向D1上具有第五宽度W5。第五宽度W5可以与底部电极BE的第一侧壁区段SW1在第一方向D1上的宽度和间隔物120的第二侧壁区段SW2在第一方向D1上的宽度之和基本相同。第一区段140a可以在第二方向D2上具有第六宽度W6。第六宽度W6可以与第二宽度W2基本相同。当在俯视图中看时，第一区段140a可以完全重叠底部电极BE的第一侧壁区段SW1和间隔物120的第二侧壁区段SW2两者。在该构造中，在由第一方向D1和第二方向D2限定的平面中，第一区段140a可以具有与底部电极BE和间隔物120各自的第一侧壁区段SW1和第二侧壁区段SW2的平面面积之和基本相同的平面面积。第一区段140a可以具有与第二电介质图案112接触的第一侧表面140a1和与第一电介质图案111接触的第二侧表面140a2。第一区段140a的第一侧表面140a1可以与间隔物120的第二侧壁区段SW2的第三侧表面SW21共面。第一区段140a的第二侧表面
140a2可以与底部电极BE的第一侧壁区段SW1的第二侧表面SW12共面。

[0077] 参照图10A和10B，第一长度L1可以被提供为沿第一方向D1彼此相邻的第一底部电极BE1和第二底部电极BE2之间在第一方向D1上的最小距离。例如，第一长度L1可以被提供为第一底部电极BE1的第一侧壁区段SW1和第二底部电极BE2的第一侧壁区段SW1之间在第一方向D1上的最小距离。第二长度L2可以被提供为第一底部电极BE1上的相变图案140和第二底部电极BE2上的相变图案140之间在第一方向D1上的最小距离。第一长度L1可以大于第二长度L2。

[0078] 第三长度L3可以被提供为第二底部电极BE2上的间隔物120的一对第二侧壁区段SW2之间在第一方向D1上的最小距离。第四长度L4可以被提供为单个间隔物120上的一对相变图案140之间在第一方向D1上的最小距离。第三长度L3和第四长度L4可以基本相同。

[0079] 每个相变图案140可以具有与间隔物120的第二侧壁区段SW2的第三侧表面SW21共面的侧表面143。例如，每个相变图案140可以具有弯曲的底表面141和平直的侧表面143。

[0080] 参照图11A和11B，第一长度L1可以被提供为沿第一方向D1彼此相邻的第一底部电极BE1和第二底部电极BE2之间在第一方向D1上的最小距离。例如，第一长度L1可以被提供为第一底部电极BE1的第一侧壁区段SW1和第二底部电极BE2的第一侧壁区段SW1之间在第一方向D1上的最小距离。第二长度L2可以被提供为第一底部电极BE1上的相变图案140和第二底部电极BE2上的相变图案140之间在第一方向D1上的最小距离。第一长度L1可以与第二长度L2基本相同。

[0081] 第三长度L3可以被提供为第二底部电极BE2上的间隔物120的一对第二侧壁区段SW2之间在第一方向D1上的最小距离。第四长度L4可以被提供为单个间隔物120上的一对相变图案140之间在第一方向D1上的最小距离。第三长度L3可以大于第四长度L4。

[0082] 每个相变图案140可以具有与第一底部电极BE1和第二底部电极BE2之一的第一侧壁区段SW1的第二侧表面SW12共面的侧表面143。例如，每个相变图案140可以具有弯曲的底表面141和平直的侧表面143。

[0083] 根据本发明构思的示例性实施方式，可变电阻存储器件可以被构造为使相变图案和底部电极之间的界面处的电阻分布最小化，同时相变图案不接触底部电极的侧壁区段的侧表面。

[0084] 虽然已经结合本发明构思的在附图中示出的示例性实施方式描述了本发明，但是本领域技术人员将理解，可以进行各种改变和修改而不背离本公开的技术精神。

[0085] 本申请要求享有2018年8月24日在韩国知识产权局提交的韩国专利申请第10-2018-0099411号的优先权，其全部内容通过引用合并于此。