晶圆级封装方法及封装结构

摘要

一种晶圆级封装方法及封装结构，方法包括：提供器件晶圆，包括具有多个第一芯片的晶圆正面以及与晶圆正面相背的晶圆背面；提供承载基板，在承载基板上临时键合多个第二芯片，第二芯片包括具有第一焊盘的芯片正面以及与芯片正面相背的芯片背面，且述芯片背面朝向承载基板；使晶圆正面和芯片正面相对设置，采用熔融键合工艺实现第二芯片和器件晶圆的键合；熔融键合工艺后，对第二芯片和承载基板进行解键合处理；解键合处理后，在晶圆正面形成覆盖第二芯片的第一封装层；在第一封装层内形成露出至少一个第二芯片的第一开口；形成背金层，覆盖第二芯片、第一开口底部和侧壁和第一封装层。本发明能够提高封装成品率和封装结构的使用性能。

权利要求

1.一种晶圆级封装方法，其特征在于，包括：提供器件晶圆，所述器件晶圆包括形成有多个第一芯片的晶圆正面、以及与所述晶圆正面相背的晶圆背面；

提供承载基板，在所述承载基板上临时键合多个第二芯片，所述第二芯片包括具有第一焊盘的芯片正面以及与所述芯片正面相背的芯片背面，且所述芯片背面朝向所述承载基板；

使所述晶圆正面和芯片正面相对设置，采用熔融键合工艺实现所述第二芯片和所述器件晶圆的键合；

在所述熔融键合工艺后，对所述第二芯片和承载基板进行解键合处理；

在所述解键合处理后，在所述晶圆正面形成覆盖所述第二芯片的第一封装层；

在所述第一封装层内形成露出至少一个第二芯片的第一开口，且所述第一开口露出的芯片背面适于加载信号；

形成背金层，覆盖所述第一开口露出的第二芯片、所述第一开口的底部和侧壁、以及所述第一封装层。

2.如权利要求1所述的封装方法，其特征在于，所述封装方法还包括：在所述晶圆正面形成第一氧化层；在所述芯片正面形成第二氧化层；

通过所述第一氧化层和第二氧化层进行所述熔融键合工艺。

3.如权利要求1所述的封装方法，其特征在于，形成所述背金层的步骤包括：形成金属层结构，覆盖所述第一开口露出的第二芯片、所述第一开口的底部和侧壁、以及所述第一封装层；对所述金属层结构进行合金处理。

4.如权利要求1所述的封装方法，其特征在于，所述封装方法还包括：形成第二封装层，覆盖所述背金层。

5.如权利要求4所述的封装方法，其特征在于，所述加载信号为接地信号；

形成所述第二封装层后，还包括：在所述第二封装层内形成第二开口，露出所述芯片背面的所述背金层。

6.如权利要求1所述的封装方法，其特征在于，所述加载信号为电压信号；

所述第一芯片表面具有第二焊盘，且所述晶圆正面露出所述第二焊盘；

所述第一开口还露出所述第二焊盘；

形成所述背金层的步骤中，所述背金层还形成于所述第二焊盘表面。

7.如权利要求2所述的封装方法，其特征在于，所述熔融键合工艺的步骤包括：对所述第一氧化层表面和第二氧化层表面依次进行等离子体活化处理、去离子水清洗处理和干燥处理；

在所述干燥处理后，将所述第二氧化层和第一氧化层相对设置并贴合，对所述器件晶圆和第二芯片施加键合压力，进行预键合处理；

在所述预键合处理后，对所述器件晶圆和第二芯片进行退火处理。

8.如权利要求1所述的封装方法，其特征在于，所述背金层包括底部金属层、位于所述底部金属层上的过渡金属层、以及位于所述过渡金属层上的顶部金属层。

9.如权利要求1所述的封装方法，其特征在于，在所述芯片正面形成第二氧化层之后，将所述第二芯片的芯片背面临时键合于所述承载基板上；

或者，

将所述第二芯片的芯片背面临时键合于所述承载基板上之后，在所述芯片正面形成第二氧化层。

10.如权利要求7所述的封装方法，其特征在于，所述等离子体活化处理所采用的反应气体包括Ar、N2、O2和SF6中的一种或多种。

11.如权利要求8所述的封装方法，其特征在于，所述底部金属层的材料为Ti、Cr、Al或V，所述过渡金属层的材料为Ni，所述顶部金属层的材料为Ag或Au。

12.如权利要求3所述的封装方法，其特征在于，所述合金处理的工艺为退火工艺。

13.一种晶圆级封装结构，其特征在于，包括：器件晶圆，所述器件晶圆包括形成有多个第一芯片的晶圆正面、以及与所述晶圆正面相背的晶圆背面；

键合于所述器件晶圆上的多个第二芯片，所述第二芯片包括具有第一焊盘的芯片正面以及与所述芯片正面相背的芯片背面，所述芯片正面与所述晶圆正面相对设置并通过熔融键合工艺相键合；

第一封装层，位于部分所述晶圆正面上，所述第一封装层内具有露出至少一个第二芯片的第一开口，且所述第一开口露出的芯片背面适于加载信号；

背金层，覆盖所述第一开口露出的第二芯片、所述第一开口的底部和侧壁、以及所述第一封装层。

14.如权利要求13所述的封装结构，其特征在于，所述晶圆正面形成有第一氧化层；所述芯片正面形成有第二氧化层；

所述第二氧化层与所述第一氧化层相对设置并通过熔融键合工艺相键合。

15.如权利要求13所述的封装结构，其特征在于，所述封装结构还包括：第二封装层，覆盖所述背金层。

16.如权利要求15所述的封装结构，其特征在于，所述加载信号为接地信号；所述第二封装层内形成有第二开口，露出所述芯片背面的所述背金层。

17.如权利要求13所述的封装结构，其特征在于，所述加载信号为电压信号；

所述第一芯片表面具有第二焊盘，所述晶圆正面露出所述第二焊盘；

所述第一开口还露出所述第二焊盘，且所述背金层还位于所述第二焊盘表面。

18.如权利要求13所述的封装结构，其特征在于，所述背金层包括底部金属层、位于所述底部金属层上的过渡金属层、以及位于所述过渡金属层上的顶部金属层。

19.如权利要求18所述的封装结构，其特征在于，所述底部金属层的材料为Ti、Cr、Al或V，所述过渡金属层的材料为Ni，所述顶部金属层的材料为Ag或Au。

说明书

晶圆级封装方法及封装结构

技术领域

[0001] 本发明涉及半导体制造领域，尤其涉及一种晶圆级封装方法及封装结构。

背景技术

[0002] 随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，人们对集成电路的封装技术的要求相应也不断提高。现有的封装技术包括球栅阵列封装(Ball Grid 
Array，BGA)、芯片尺寸封装(Chip Scale Package，CSP)、晶圆级封装(Wafer Level 
Package，WLP)、三维封装(3D)和系统封装(System in Package，SiP)等。

[0003] 目前，为了满足集成电路封装的更低成本、更可靠、更快及更高密度的目标，先进的封装方法主要采用晶圆级系统封装(Wafer Level Package System in Package，
WLPSiP)，与传统的系统封装相比，晶圆级系统封装是在晶圆上完成封装集成制程，具有大
幅减小封装结构的面积、降低制造成本、优化电性能、批次制造等优势，可明显的降低工作
量与设备的需求。

[0004] 但是，目前晶圆级系统封装结构的使用性能以及封装成品率有待提高。

发明内容

[0005] 本发明解决的问题是提供一种晶圆级封装方法及封装结构，提高晶圆级系统封装结构的使用性能以及封装成品率。

[0006] 为解决上述问题，本发明提供一种晶圆级封装方法，包括：提供器件晶圆，所述器件晶圆包括形成有多个第一芯片的晶圆正面、以及与所述晶圆正面相背的晶圆背面；提供
承载基板，在所述承载基板上临时键合多个第二芯片，所述第二芯片包括具有第一焊盘的
芯片正面以及与所述芯片正面相背的芯片背面，且所所述芯片背面朝向所述承载基板；使
所述晶圆正面和芯片正面相对设置，采用熔融键合工艺实现所述第二芯片和所述器件晶圆
的键合；在所述熔融键合工艺后，对所述第二芯片和承载基板进行解键合处理；在所述解键
合处理后，在所述晶圆正面形成覆盖所述第二芯片的第一封装层；在所述第一封装层内形
成露出至少一个第二芯片的第一开口，且所述第一开口露出的芯片背面适于加载信号；形
成背金层，覆盖所述第一开口露出的第二芯片、所述第一开口的底部和侧壁、以及所述第一
封装层。

[0007] 相应的，本发明还提供一种晶圆级封装结构，包括：器件晶圆，所述器件晶圆包括形成有多个第一芯片的晶圆正面、以及与所述晶圆正面相背的晶圆背面；键合于所述器件
晶圆上的多个第二芯片，所述第二芯片包括具有第一焊盘的芯片正面以及与所述芯片正面
相背的芯片背面，所述芯片正面与所述晶圆正面相对设置并通过熔融键合工艺相键合；第
一封装层，位于部分所述晶圆正面上，所述第一封装层内具有露出至少一个第二芯片的第
一开口，且所述第一开口露出的芯片背面适于加载信号；背金层，覆盖所述第一开口露出的
第二芯片、所述第一开口的底部和侧壁、以及所述第一封装层。

[0008] 与现有技术相比，本发明实施例的技术方案具有以下优点：

[0009] 本发明实施例采用熔融键合工艺实现所述第二芯片和所述器件晶圆的键合，从而提高所述器件晶圆和第二芯片的键合强度，相应提高了封装成品率；而且，形成第一封装层
后，在所述第一封装层内形成第一开口，露出适于加载信号的第二芯片的芯片背面，并形成
覆盖所述第一开口露出的第二芯片、所述第一开口的底部和侧壁、以及所述第一封装层的
背金层，所述芯片背面的背金层用于作为所述第二芯片的背面电极，从而能够根据实际工
艺需求，对适于加载信号的芯片背面加载信号(例如接地信号)，进而有利于提高晶圆级封
装结构的使用性能。

[0010] 可选方案中，所述器件晶圆内形成有多个第一芯片，所述第一芯片表面具有第二焊盘，且所述晶圆正面露出所述第二焊盘，所述第一开口还露出所述第二焊盘，因此所述背
金层还形成于所述第二焊盘表面；通过所述背金层，实现了所述芯片背面和所述第二焊盘
的电连接，从而能够通过所述第一芯片，对所述第二芯片的的芯片背面加载电压信号。

附图说明

[0011] 图1至图14是本发明晶圆级封装方法一实施例中各步骤对应的结构示意图；

[0012] 图15至图17是本发明晶圆级封装方法另一实施例中各步骤对应的结构示意图。

具体实施方式

[0013] 目前晶圆级系统封装结构的使用性能以及封装成品率有待提高。分析其原因在于：

[0014] 晶圆级系统封装结构主要包括器件晶圆以及键合于所述器件晶圆上的裸芯片，还包括位于所述器件晶圆上且覆盖所述裸芯片的封装层；所述封装层包裹所述裸芯片，因此
在所述晶圆级系统封装结构中，难以对所述裸芯片的背面加载信号(例如接地信号或电压
信号)。

[0015] 而且，所述器件晶圆和裸芯片通常通过粘合层(例如粘片膜或干膜等)实现物理连接，但所述粘合层的耐温性较差，当后续制程工艺中的工艺温度过高时，所述粘合层容易失
效，从而降低所述粘合层的粘附性，甚至出现所述器件晶圆和裸芯片发生脱落的问题，从而
严重影响晶圆级系统封装的封装成品率。

[0016] 为了解决所述技术问题，本发明实施例采用熔融键合工艺实现所述第二芯片和所述器件晶圆的键合，从而提高所述器件晶圆和第二芯片的键合强度，相应提高了封装成品
率；而且，形成第一封装层后，在所述第一封装层内形成第一开口，露出适于加载信号的第
二芯片的芯片背面，并形成覆盖所述第一开口露出的第二芯片、所述第一开口的底部和侧
壁、以及所述第一封装层的背金层，所述芯片背面的背金层用于作为所述第二芯片的背面
电极，从而能够根据实际工艺需求，对适于加载信号的芯片背面加载信号(例如接地信号)，
进而有利于提高晶圆级封装结构的使用性能。

[0017] 为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

[0018] 图1至图14是本发明晶圆级封装方法一实施例中各步骤对应的结构示意图。

[0019] 参考图1，提供器件晶圆(CMOS Wafer)100，所述器件晶圆100包括形成有多个第一芯片110的晶圆正面101、以及与所述晶圆正面101相背的晶圆背面102。

[0020] 所述器件晶圆100为完成器件制作的待封装晶圆。本实施例中，所述器件晶圆100的半导体衬底为硅衬底。在其他实施例中，所述器件晶圆的半导体衬底的材料还可以为锗、
锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述半导体衬底还能够为绝缘体上的硅衬底
或者绝缘体上的锗衬底等其他类型的衬底。所述半导体衬底的材料可以是适宜于工艺需要
或易于集成的材料。

[0021] 需要说明的是，所述器件晶圆100可以采用集成电路制作技术所制成，例如在半导体衬底上通过沉积、刻蚀等工艺形成N型金属氧化物半导体(N‑Metal‑Oxide‑
Semiconductor，NMOS)器件和P型金属氧化物半导体(P‑Metal‑Oxide‑Semiconductor，
PMOS)器件等器件，在所述器件上形成介质层、金属互连结构以及与所述金属互连结电连接
的焊盘等结构，从而使所述器件晶圆100中形成有多个第一芯片110，且所述多个第一芯片
110可以为同一类型或不同类型的芯片。

[0022] 还需要说明的是，为了便于图示，本实施例仅示意出三个第一芯片110。但所述第一芯片110的数量不仅限于三个。

[0023] 此外，所述第一芯片110的表面具有第二焊盘120，所述晶圆正面101露出所述第二焊盘120，所述第二焊盘120用于实现所述第一芯片110与其他电路的电连接。本实施例中，
所述第二焊盘120为引线焊盘(Bond Pad)。

[0024] 参考图2，提供承载基板10，在所述承载基板10上临时键合多个第二芯片200，所述第二芯片200包括具有第一焊盘210的芯片正面201以及与所述芯片正面201相背的芯片背
面202，且所所述芯片背面202朝向所述承载基板10。

[0025] 所述承载基板10用于对所述多个第二芯片200起到支撑作用，从而便于后续工艺的进行，提高后续工艺的可操作性；而且通过临时键合(Temporary Bonding)的方式，还便
于后续将所述第二芯片200和承载基板10进行分离。

[0026] 本实施例中，所述承载基板10为载体晶圆(Carrier Wafer)。具体地，所述承载基板10可以半导体衬底(例如硅衬底)、有机玻璃晶圆、无机玻璃晶圆、树脂晶圆、半导体材料
晶圆、氧化物晶体晶圆、陶瓷晶圆、金属晶圆、有机塑料晶圆、无机氧化物晶圆或陶瓷材料晶
圆。

[0027] 本实施例中，通过胶粘层150将所述芯片背面202临时键合于所述承载基板100上。所述胶粘层15用于实现所述第二芯片200和所述承载基板100的临时键合，便于后续将所述
第二芯片200和承载基板10进行分离。

[0028] 本实施例中，所述胶粘层15为粘片膜(Die Attach Film，DAF)。粘片膜是在半导体封装工序中用于连接半导体芯片与封装基板、芯片与芯片的超薄型薄膜黏合剂，具有较高
的可靠性及方便的工序性，有利于实现半导体封装的积层化和薄型化。在其他实施例中，所
述胶粘层还可以为干膜(Dry Film)、UV胶或热固胶。

[0029] 其中，干膜是一种用于半导体芯片封装或印刷电路板制造时所采用的具有粘性的光致抗蚀膜，干膜光刻胶的制造是将无溶剂型光致抗蚀剂涂在涤纶片基上，再覆上聚乙烯
薄膜；使用时揭去聚乙烯薄膜，把无溶剂型光致抗蚀剂压于基版上，经曝光显影处理，即可
在所述干膜光刻胶内形成图形。

[0030] UV胶又称紫外光固化胶，UV胶是一种必须通过紫外线光照射才能固化的一类胶粘剂，固化速度较快，在固化后具有较高的粘接强度，且环保性较高。

[0031] 热固胶是以热固性树脂为主要成分的胶黏剂，热固胶的耐溶剂性、耐候性等性能较好，固化速度快且具有较高的粘接强度高，根据粘度、固化时间以及添加剂的不同，可适
用于不同表面的粘接。

[0032] 需要说明的是，在其他实施例中，所述第二芯片的芯片正面还可以通过静电键合临时键合于所述承载基板上。静电键合技术是不用任何粘结剂实现键合的一种方法，在键
合过程中，将要键合的第二芯片和承载基板分别连接不同的电极，在电压作用下使第二芯
片和承载基板表面形成电荷，且所述第二芯片与承载基板表面电荷电性不同，从而在第二
芯片与承载基板键合过程中产生较大的静电引力，实现两者的物理连接。

[0033] 所述第二芯片200用于作为晶圆级系统封装中的待集成芯片。

[0034] 本实施例晶圆级封装方法用于实现异质集成，因此所述多个第二芯片200为硅晶圆制成的芯片。在其他实施例中，所述第二芯片也可以是其他材质形成的芯片。

[0035] 所述第二芯片200可以为有源元件、无源元件、微机电系统、光学元件等元件中的一种或多种。具体地，所述第二芯片200可以为存储芯片、通讯芯片、处理芯片、闪存芯片或
逻辑芯片。在其他实施例中，所述第二芯片还可以是其他功能芯片。

[0036] 需要说明的是，为了便于图示，本实施例仅示意出三个第二芯片200。但所述第二芯片200的数量不仅限于三个。

[0037] 所述第二芯片200可以采用集成电路制作技术所制成，所述第二芯片200通常也包括形成于半导体衬底上的NMOS器件或PMOS器件等器件，还包括介质层、金属互连结构和焊
盘等结构。

[0038] 本实施例中，所述第二芯片200包括具有第一焊盘210的芯片正面201以及与所述芯片正面201相背的芯片背面202，所述芯片正面201露出所述第一焊盘210。其中，所述芯片
背面202指的是所述第二芯片200中远离所述第一焊盘210一侧的半导体衬底的底部表面。

[0039] 所述第一焊盘210用于实现所述第二芯片200与其他电路的电连接。本实施例中，所述第一焊盘210为引线焊盘。

[0040] 继续参考图1和图2，并结合参考图3至图6，使所述晶圆正面101(如图1所示)和芯片正面202(如图2所示)相对设置，采用熔融键合工艺使所述第二芯片200键合于所述器件
晶圆100上。

[0041] 熔融键合是一种主要利用界面化学力完成键合的工艺，从而提高了键合工艺的可靠性，进而提高了所述器件晶圆100和第二芯片200的键合强度，且后续工艺对所述键合强
度的影响较小，相应提高了封装成品率。

[0042] 相应的，为了所述熔融键合工艺的进行，所述封装方法还包括：

[0043] 结合参考图1和图2，在所述晶圆正面100(如图1所示)形成第一氧化层150(如图1所示)；在所述芯片正面201(如图2所示)形成第二氧化层250(如图2所示)。

[0044] 所述第一氧化层150和第二氧化层250用于作为后续熔融键合(Fusion Bonding)工艺的键合层，用于实现所述器件晶圆100和第二芯片200之间的物理连接，且能够提高键
合强度。

[0045] 本实施例中，所述第一氧化层150的材料为氧化硅。通过选取氧化硅材料，在后续熔融键合工艺的过程中，能够使所述器件晶圆100与第二芯片200的接触面以Si‑O‑Si的共
价键进行键合，由于硅氧键的键能较大，从而能够显著提高键合强度；而且，氧化硅材料具
有较高的工艺兼容性，氧化硅还为工艺常用、成本较低的材料，因此通过选取氧化硅材料的
方式，有利于降低工艺难度和工艺成本，且有利于降低对所形成封装结构的性能影响。在其
他实施例中，所述第一氧化层还可以为氧化铪、氧化铝或氧化镧。

[0046] 本实施例中，采用原子层沉积(Atomic Layer Deposition，ALD)工艺形成所述第一氧化层150。通过原子层沉积工艺，所述第一氧化层150以原子层的形式形成于所述晶圆
正面101，因此有利于提高沉积速率的均匀性、所述第一氧化层150的厚度均一性以及所述
第一氧化层150中的结构均匀性，且所述第一氧化层150具有良好的覆盖能力；此外，原子层
沉积工艺的工艺温度通常较低，因此还有利于减小了热预算(Thermal Budget)，降低晶圆
变形(Wafer Distortion)、器件性能偏移的概率。

[0047] 在其他实施例中，根据所述第一氧化层的材料，形成所述第一氧化层的工艺还可以为低压化学气相沉积(Low Pressure Chemical Vapor Deposition，LPCVD)工艺、金属有
机化学气相沉积(Metal Organic Chemical Vapor Deposition，MOCVD)工艺、物理气相沉
积(Physical Vapor Deposition，PVD)工艺或激光脉冲沉积(Pulsed Laser Deposition，
PLD)工艺。

[0048] 需要说明的是，为了降低形成第一氧化层150的工艺难度，所述第一氧化层150全面覆盖所述晶圆正面101。在其他实施例中，还可以根据所述第二芯片在所述晶圆正面的位
置，在所述第二芯片所对应位置处的晶圆正面形成所述第一氧化层，即所述第一氧化层覆
盖部分晶圆正面。

[0049] 本实施例中，所述第二氧化层250的材料与所述第一氧化层150(如图1所示)的材料相同，从而在后续熔融键合工艺中实现共价键结合的效果，以提高键合强度。具体地，采
用原子层沉积工艺形成所述第二氧化层250，所述第二氧化层250的材料为氧化硅。

[0050] 在其他实施例中，所述第二氧化层还可以为氧化铪、氧化铝或氧化镧，形成所述第二氧化层的工艺还可以为化学气相沉积工艺。

[0051] 对所述第二氧化层250的具体描述，可参考前述对所述第一氧化层150的相关描述，本实施例在此不再赘述。

[0052] 需要说明的是，所述多个第二芯片200可以通过对不同功能的多个晶圆进行切割所获得，因此为了提高所述第二氧化层250的形成效率和形成质量，可以在集成有所述第二
芯片200的多个晶圆上形成覆盖所述第二芯片200的第二氧化层250，对形成有所述第二氧
化层250的多个晶圆进行切割，从而获得芯片正面201形成有所述第二氧化层250的多个第
二芯片200。

[0053] 因此，本实施例中，在所述芯片正面201形成第二氧化层250之后，将所述第二芯片200的芯片背面202临时键合于所述承载基板10上，从而有利于简化形成所述第二氧化层
250的工艺难度。

[0054] 在其他实施例中，根据实际工艺情况，还可以将所述第二芯片的芯片背面临时键合于所述承载基板上之后，在所述芯片正面形成第二氧化层。

[0055] 因此，结合参考图3至图6，通过所述第一氧化层150和第二氧化层250，采用熔融键合工艺使所述第二芯片200键合于所述器件晶圆100上。

[0056] 本实施例中，所述第一氧化层150和第二氧化层250的材料均为氧化硅，因此所述第二芯片200与所述器件晶圆100是通过氧化硅‑氧化硅熔融键合的方式实现物理连接。

[0057] 具体地，结合参考图3和图4，所述熔融键合工艺的步骤包括：对所述第一氧化层150表面(如图3所示)和第二氧化层250(如图4所示)表面进行等离子体活化处理11。

[0058] 一方面，通过所述等离子体活化处理11，使所述第一氧化层150和第二氧化层250表面的污染物和杂质等成为气态，并通过等离子系统的真空泵排出，从而起到去除污染物
和杂质的作用，例如可以较好地去除金属污染和有机污染物。

[0059] 另一方面，所述等离子体活化处理11的等离子体对所述第一氧化层150表面和第二氧化层250表面进行撞击，对不稳定的非桥接氧原子赋能，使所述氧原子离开原先成键的
原子，从而为后续在所述第一氧化层150和第二氧化层250的接触面形成共价键提供良好基
础。

[0060] 所述等离子体活化处理11所采用的反应气体可以包括Ar、N2、O2和SF6中的一种或多种。本实施例中，所述等离子体活化处理11所采用的反应气体为O2，即所述等离子体活化
处理11为氧等离子体活化处理。

[0061] 其中，所述等离子体活化处理11的射频功率不宜过小，也不宜过大。在所述等离子体活化处理11的过程中，利用射频功率源产生的射频电场使电子加速，并使各个电子与反
应气体分子发生碰撞而转移动能，从而使各个反应气体分子发生电离产生等离子体。

[0062] 如果射频功率过小，则所述反应气体难以被等离子体化，相应容易引起等离子体不足、等离子体稳定性变差的问题，从而降低所述等离子体活化处理11的效果，导致后续所
述第一氧化层150和第二氧化层250表面的悬挂键减少，后续在所述第一氧化层150和第二
氧化层250的接触面所形成的共价键数量相应减少，进而导致所述第一氧化层150和第二氧
化层250的键合强度降低；如果所述射频功率过大，则容易导致所述反应气体被等离子体化
后获得的动能过大，对所述第一氧化层150和第二氧化层250的轰击作用相应过强，从而容
易对所述第一氧化层150和第二氧化层250表面造成损伤，进而在所述第一氧化层150和第
二氧化层250表面形成微缺陷(Micro‑defect)，在后续退火处理后容易产生退火空洞，反而
可能降低后续所述第一氧化层150和第二氧化层250的键合强度，此外，射频功率过大还会
消耗过多能量，从而导致工艺成本的增加。为此，本实施例中，所述等离子体活化处理11的
射频功率为20W至200W。

[0063] 所述等离子体活化处理11的工艺压强不宜过小，也不宜过大。所述工艺压强影响所述射频功率，所述工艺压强越大，则等离子体的平均自由程越短，所述等离子体之间发生
碰撞的几率越大，从而导致所述等离子体活化处理11的效果变差，相应的，为了保证所述等
离子体活化处理11的效果，所需射频功率则越高；此外，当所述工艺压强过小时，则容易降
低所述等离子体的稳定性，相应的，抑制等离子体不稳定所需的射频功率越高。

[0064] 为此，本实施例中，根据所述等离子体活化处理11射频功率，将所述工艺压强调整至相匹配的数值范围内。具体地，所述工艺压强为0.1mBar至10mBar。

[0065] 所述等离子体活化处理11的处理时间不宜过短，也不宜过长。如果所述处理时间过短，在射频功率和反应气体的流量一定的情况下，则所述等离子体活化处理11的效果相
应变差，从而导致所述第一氧化层150和第二氧化层250的键合强度降低；如果所述处理时
间过长，则容易对所述第一氧化层150和第二氧化层250表面造成损伤，从而在所述第一氧
化层150和第二氧化层250表面形成微缺陷，此外，处理时间过长还会产生过量的羟基，在后
续退火处理后，容易产生过量副产物(H2O和H2等)，从而导致退火空洞的产生，反而容易降
低后续所述第一氧化层150和第二氧化层250的键合强度，而且工艺时间过长相应还会导致
工艺成本的增加。为此，本实施例中，所述等离子体活化处理11的处理时间为0.1分钟至10
分钟。

[0066] 本实施例中，通过将所述等离子体活化处理11的射频功率、工艺压强以及处理时间设定在合理范围内，并相互配合，从而在提高处理效率和稳定性、降低工艺成本、减少副
作用的同时，提高对所述第一氧化层150和第二氧化层250的活化效果。

[0067] 本实施例中，所述熔融键合工艺的步骤还包括：在所述等离子体活化处理11后，对所述第一氧化层150表面和第二氧化层250表面进行去离子水清洗处理；在所述去离子水预
清洗处理后，对所第一氧化层150表面和第二氧化层250表面进行干燥处理。

[0068] 通过所述去离子水清洗处理和干燥处理，以提高所述第一氧化层150和第二氧化层250的表面质量，从而提高所述第一氧化层150和第二氧化层250的键合强度。

[0069] 具体地，采用去离子水冲洗所述第一氧化层150和第二氧化层250的表面，从而完成所述去离子水清洗处理；在所述去离子水清洗处理后，采用N2吹干所述第一氧化层150和
第二氧化层250，从而完成所述干燥处理。

[0070] 参考图5，所述熔融键合工艺的步骤还包括：在所述干燥处理11(如图3和图4所示)后，将所述第二氧化层250和第一氧化层150相对设置并贴合，对所述器件晶圆100和第二芯
片200施加键合压力，进行预键合处理12。

[0071] 在所述等离子体活化处理11后，所述第一氧化层150和第二氧化层250表面会形成未饱和成键的Si原子，因此通过所述预键合处理12，使所述第一氧化层150和第二氧化层
250实现接触面的化学键连接。

[0072] 本实施例中，根据所述第二芯片200和第一芯片110的预设位置关系，将所述第二氧化层250和第一氧化层150相对设置并贴合，并对所述晶圆背面102和所述承载基板10背
向所述第二芯片200的表面施加键合压力，以进行所述预键合处理12。

[0073] 其中，通过将所述芯片背面202临时键合于所述承载基板100上后再进行所述预键合处理12的方式，有利于提高所述多个第二芯片200的受力均匀性，而且，与直接对所述第
二芯片200施加键合压力的方案相比，有利于降低所述预键合处理12对所述第二芯片200造
成的损伤。

[0074] 需要说明的是，增加所述预键合处理12的键合压力，有利于提高所述第一氧化层150和第二氧化层250接触面的化学键连接效果和强度，但是，如果所述键合压力过大，则反
而容易对所述器件晶圆100、第一氧化层150、第二氧化层250和第二芯片200造成不良影响，
例如产生变形的问题等。为此，本实施例中，为了使所述第一氧化层150和第二氧化层250有
效实现接触面化学键连接的同时，降低工艺风险，所述预键合处理12的键合压力为1牛顿至
20牛顿。

[0075] 还需要说明的是，增加所述预键合处理12的处理时间，也有利于提高所述第一氧化层150和第二氧化层250接触面的化学键连接效果和强度，但是，如果所述处理时间过多，
反而会造成工艺时间的浪费、效率的下降。为此，本实施例中，为了使所述第一氧化层150和
第二氧化层250有效实现接触面化学键连接的同时，提高工艺效率，所述预键合处理12的处
理时间为1秒至60秒。

[0076] 结合参考图6，在所述预键合处理12(如图5所示)后，对所述器件晶圆100和第二芯片200进行退火处理。

[0077] 通过所述退火处理，使所述第一氧化层150和第二氧化层250接触面发生脱水缩合反应，从而使所述第一氧化层150和第二氧化层250形成Si‑O‑Si的共价键结合；由于硅氧键
的键能较大，进而显著提高了所述第一氧化层150和第二氧化层250的键合强度。

[0078] 其中，所述退火处理的工艺温度不宜过低，也不宜过高。如果所述工艺温度过低，则容易降低脱水缩合反应的效果，不利于提高所述第一氧化层150和第二氧化层250的键合
强度；如果所述工艺温度过高，则容易对形成于所述器件晶圆100和第二芯片200内的器件
性能产生不良影响。为此，本实施例中，所述退火处理的工艺温度为200℃至500℃。

[0079] 本实施例中，所述退火处理的工艺温度较低，因此还有利于减小对形成于器件晶圆100和第二芯片200内的器件性能的影响。

[0080] 所述退火处理的工艺时间不宜过低，也不宜过高。如果所述工艺时间过短，则难以充分完成所述脱水缩合反应，从而不利于提高所述第一氧化层150和第二氧化层250的键合
强度；如果所述工艺时间过长，反而会造成工艺时间浪费、效率降低的问题，而且，将所述器
件晶圆100和第二芯片200长期置于退火环境中，工艺风险相应增加。为此，本实施例中，所
述退火处理的工艺时间为20分钟至200分钟。

[0081] 本实施例中，通过将所述退火处理的工艺温度和工艺时间设定在合理范围内，并相互配合，从而在提高键合强度的同时，降低产生副作用的概率。

[0082] 需要说明的是，由于所述第二芯片200的数量为多个且相互分立，因此，在所述熔融键合工艺的过程中，所述承载基板10用于对所述多个第二芯片200起到支撑作用，降低所
述第二芯片200发生脱落的概率，且还便于所述熔融键合工艺的进行。

[0083] 为此，参考图7，在所述熔融键合工艺之后，可以对所述第二芯片200和承载基板10(如图6所示)进行解键合(De‑bonding)处理，从而将所述第二芯片200和承载基板10进行分
离，以去除所述承载基板10和胶粘层15。

[0084] 具体地，在所述解键合的过程中，可以通过化学方法或机械剥离的方式使所述承载基板10与所述第二芯片200相分离。在其他实施例中，也可以采用其他方式使所述承载基
板与所述第二芯片相分离。

[0085] 参考图8，在所述解键合处理后，在所述晶圆正面101形成覆盖所述第二芯片200的第一封装层300。

[0086] 所述第一封装层300覆盖所述第二芯片200，也就是说，所述第一封装层300填充所述第二芯片200之间的间隙且覆盖在所述晶圆正面101的第一氧化层150上，与所述第一氧
化层150相接触实现密封，可以更好地隔绝空气和水分，从而提高了封装效果，进而有利于
优化所获得封装结构的性能。

[0087] 本实施例中，所述第一封装层300的材料为环氧树脂(Epoxy)。环氧树脂具有收缩率低、粘结性好、耐腐蚀性好、电性能优异及成本较低等优点，因此广泛用作电子器件和集
成电路的封装材料。在其他实施例中，所述第一封装层的材料还可以为聚酰亚胺或硅胶等
热固性材料。

[0088] 本实施例中，通过注塑工艺形成所述第一封装层300。注塑工艺的填充性能较好，可以使所述第一封装层300较好地填充于所述多个第二芯片200之间，从而实现良好的封装
效果。

[0089] 具体地，通过注塑成型工艺，使用液体的塑封料或者固体的塑封料，以形成所述第一封装层300，所述第一封装层300的形状可以为晶圆状，且所述晶圆状第一封装层300的直
径可以与所述器件晶圆100的直径相同。在其他实施例中，所述第一封装层也可以为其它合
适的形状。

[0090] 参考图9，刻蚀所述第一封装层300，在所述第一封装层300内形成露出至少一个第二芯片200的第一开口301，且所述第一开口301露出的芯片背面202适于加载信号。

[0091] 通过露出待加载信号的芯片背面202，从而为后续在所述芯片背面202形成背金层提供工艺基础。其中，所述芯片背面202的背金层用于作为第二芯片200的背面电极，适于加
载信号。

[0092] 本实施例中，所述第一开口301仅露出一个第二芯片200。在其他实施例中，所述第一开口露出的第二芯片的数量不仅限于一个，具体可根据实际工艺需求而定。

[0093] 本实施例中，根据实际工艺需求，所述加载信号为接地信号，即后续形成于所述芯片背面202的背金层用于与地端相连。

[0094] 需要说明的是，本实施例中，为了降低形成所述第一开口301的工艺难度、减小对所述器件晶圆100的影响，在刻蚀所述第一封装层300的过程中，将所述第一氧化层150表面
作为刻蚀停止位置，即所述第一开口301底部还露出部分所述第一氧化层150。

[0095] 具体地，通过激光刻蚀工艺刻蚀所述第一封装层300。

[0096] 激光刻蚀工艺是利用高能量激光光束照射到待刻蚀工件表面，使其融化、气化，形成一定深度的凹槽，以实现刻蚀的目的。激光刻蚀工艺可以实现不同图形不同角度的一次
性成型技术，无需采用掩膜版，具有刻蚀良品率高、稳定性高、灵活性好、无耗材、操作简便、
非接触、无污染、高精度和工艺成本低等特点。通过采用激光刻蚀的方式，能精确控制所述
第一开口301的大小、提高所述第一开口301的形貌质量，从而降低相邻第二芯片200或第一
芯片110被暴露的概率。

[0097] 在其他实施例中，刻蚀所述第一封装层的工艺还可以为等离子体刻蚀工艺、反应离子刻蚀工艺或湿法刻蚀工艺。

[0098] 结合参考图10至图12，图12是图11中虚线框A中背金层的放大图，形成背金层450，覆盖所述第一开口301露出的第二芯片200、所述第一开口301的底部和侧壁、以及所述第一
封装层300。

[0099] 所述芯片背面202的背金层450用于作为所述第二芯片200加载接地信号的电极。

[0100] 为了提高所述背金层450的性能、降低对所述第二芯片200所产生的不良影响，所述背金层450具有较低的接触电阻和热电阻，且热应力较小、可靠性较高；此外，为了保证良
好的电学性能，所述背金层450具有良好的导电性且能够与所述芯片背面202形成欧姆接
触。

[0101] 为此，本实施例中，所述背金层450为金属叠层结构，从而可以利用不同金属的属性，使后续所形成的电极满足工艺需求。

[0102] 具体地，如图12所示，所述背金层450包括底部金属层410、位于所述底部金属层410上的过渡金属层420、以及位于所述过渡金属层420上的顶部金属层430。

[0103] 所述底部金属层410的材料为低势垒材料，且所述底部金属层410与所述芯片背面202的接触电阻较小，所述底部金属层410的材料还与所述芯片背面202材料具有良好的浸
润性，从而能够作为欧姆接触层。

[0104] 为此，本实施例中，所述底部金属层410的材料为Ti。Ti与所述芯片背面202材料具有良好的浸润性，易于形成欧姆接触，且形成较高纯度Ti的工艺难度较低，因此通过选取Ti
作为所述底部金属层410材料，还有利于降低形成所述背金层450的工艺难度；此外，Ti的化
学特性和机械性能较为稳定，与所述芯片背面202材料具有较好的热匹配，因此能够显著提
高所述封装结构的性能和可靠性。在其他实施例中，所述底部金属层还可以为Cr、Al或V。

[0105] 所述底部金属层410的厚度越大，所述底部金属层410的阻值越大，因此所述底部金属层410的厚度不宜过大，否则反而容易降低所述封装结构的性能和可靠性，且造成工艺
资源的浪费。但是所述底部金属层410的厚度也不宜过小，如果所述底部金属层410的厚度
过小，则容易降低所述背金层450的质量和性能，相应也可能降低所述封装结构的性能和可
靠。为此，本实施例中，所述底部金属层的厚度为 至

[0106] 所述顶部金属层430具有电阻率低、抗电迁移性能强、性能稳定和难以氧化等特点，因此能够起到导电层的作用，且能够对所述过渡金属层420起到保护作用，降低所述过
渡金属层420发生氧化的概率。

[0107] 为此，本实施例中，所述顶部金属层430的材料为Ag。Ag为工艺常用、成本较低的材料，因此通过选取Ag作为所述顶部金属层430的材料，还有利于降低工艺难度和工艺成本。
在其他实施例中，所述顶部金属层的材料还可以为Au。

[0108] 所述顶部金属层430的厚度较大，从而能够有效提高对所述过渡金属层420的保护作用，且在后续对芯片背面202的背金层450加载接地信号时，能够提高所述背金层450的可
靠性，从而提高所述封装结构的性能稳定性；但是所述顶部金属层430的厚度也不宜过大，
如果所述顶部金属层430的厚度过大，则会导致所述顶部金属层430的阻值过大，反而容易
降低所述封装结构的性能和可靠性，且造成工艺资源的浪费。为此，本实施例中，所述顶部
金属层的厚度为 至

[0109] 所述过渡金属层420用于阻挡所述顶部金属层430的材料向所述底部金属层410内扩散，而且所述过渡金属层420的膨胀系数介于所述顶部金属层430和底部金属层410之间，
具有适中的导电性和导热性，从而能够较好地实现热匹配作用；此外，所述过渡金属层420
与所述底部金属层410和顶部金属层430的粘附性较好，从而有利于提高所述背金层450的
形成质量，降低各金属层之间发生脱落的概率。为此，本实施例中，所述过渡金属层420的材
料为Ni。

[0110] 相应的，为了使所述过渡金属层420能够起到良好的热匹配和阻挡作用，所述过渡金属层420的厚度大于所述底部金属层410的厚度，且所述过渡金属层420的厚度小于所述
顶部金属层430的厚度。为此，本实施例中，根据所述底部金属层410和顶部金属层430的厚
度，所述过渡金属层420的厚度为 至

[0111] 形成所述底部金属层410、过渡金属层420和顶部金属层430中任一种的工艺为电镀工艺、物理气相沉积工艺或电子束蒸发工艺；其中，为了提高所述背金层450的性能，形成
所述底部金属层410、过渡金属层420和顶部金属层430的工艺相同，从而保证良好的质量和
形貌，并较好地控制各层金属层的厚度。

[0112] 本实施例中，通过电镀工艺形成所述底部金属层410、过渡金属层420和顶部金属层430，从而有利于提高各层金属层的粘附性和机械强度。相应的，形成所述背金层450后，
所述背金层450保形覆盖所述第二芯片200、所述第一开口301的底部和侧壁、以及所述第一
封装层300的顶部。

[0113] 在其他实施例中，所述背金层还可以填充于所述第一开口内。

[0114] 具体地，形成所述背金层450的步骤包括：如图10所示，形成金属层结构400，覆盖所述第一开口301露出的第二芯片200、所述第一开口301的底部和侧壁、以及所述第一封装
层300；如图11所示，对所述金属层结构400进行合金处理440，所述合金处理440后的金属层
结构400用于作为所述背金层450。

[0115] 相应的，本实施例中，所述金属层结构400也包括所述底部金属层410、位于所述底部金属层410上的所述过渡金属层420、以及位于所述过渡金属层420上的所述顶部金属层
430。

[0116] 通过所述合金化处理410，能够降低所述第二芯片200的自身电阻以及所述芯片背面202与背金层450的接触电阻，相应也可以降低接地阻抗，从而减少电能的损耗，有利于提
高所形成晶圆级封装结构的性能和可靠性。

[0117] 本实施例中，所述合金处理440的工艺为退火工艺。通过所述退火工艺，使所述底部金属层410(如图12所示)与所述芯片背面202的材料在接触面相互扩散并反应，从而在接
触面实现合金化。

[0118] 具体地，所述底部金属层410的材料为Ti，所述第二芯片200的半导体衬底为硅衬底，相应的，在所述合金处理440后，在所述接触面形成TiSi合金，以形成欧姆接触。

[0119] 需要说明的是，所述背金层450中的底部金属层410与所述芯片背面202的接触面形成有TiSi合金，因此为了便于图示，采用不同涂层表示所述芯片背面202的背金层450和
其他区域的背金层450。

[0120] 其中，所述合金处理440的工艺温度不宜过低，也不宜过高。如果所述工艺温度过低，则在所述底部金属层410与所述芯片背面202的接触面实现合金化的速率较慢，不利于
接触电阻的减小，从而容易导致封装结构性能的下降；如果所述工艺温度过高，则容易对所
述第二芯片200和器件晶圆100中的器件性能造成不良影响，也容易降低封装结构的性能。
为此，本实施例中，所述合金处理440的工艺温度为100℃至250℃。

[0121] 所述合金处理440的工艺时间不宜过短，也不宜过长。如果所述工艺时间过短，则难以提供充足时间使所述底部金属层410与所述芯片背面202的接触面实现合金化，不利于
接触电阻的减小，从而容易导致封装结构性能的下降；如果所述工艺时间过长，相应会造成
热预算的增加、效率的下降，且容易对所述第二芯片200和器件晶圆100中的器件性能造成
不良影响。为此，本实施例中，所述合金处理440的工艺时间为30分钟至180分钟。

[0122] 本实施例中，通过合理设定所述合金处理440的工艺参数，并将所述工艺温度和工艺时间相互配合，从而在有效实现合金化的情况下，提高合金处理的效率，并降低产生负面
效应的概率。

[0123] 需要说明的是，本实施例中，以先形成叠层结构的金属层结构400、再进行所述合金处理440为例进行说明。在其他实施例中，在形成所述底部金属层、并完成所述合金处理
后，还包括：在所述底部金属层上形成过渡金属层；在所述过渡金属层上形成顶部金属层，
所述顶部金属层、过渡金属层、以及经所述合金处理的底部金属层用于作为所述背金层。

[0124] 通过在形成所述过渡金属层和顶部金属层之前进行所述合金处理，有利于降低所述合金处理的难度，使所述合金处理更高效、显著地实现合金化。

[0125] 还需要说明的是，所述第二芯片200和器件晶圆100以熔融键合的方式实现键合，所述第二芯片200和器件晶圆100的键合强度较高，因此在刻蚀所述第一封装层300以及形
成所述背金层450的工艺过程中，所述第二芯片200和器件晶圆100发生脱落的概率很低，可
以有效避免刻蚀所述第一封装层300以及形成所述背金层450的工艺对封装成品率造成不
良影响。

[0126] 参考图13，在所述合金处理440(如图12所示)后，还包括：在所述第一开口301(如图11所示)内形成覆盖所述背金层450的第二封装层310，所述第二封装层310还覆盖所述第
一封装层300顶部的金属层结构400。

[0127] 所述第二封装层310用于保护所述背金层450，从而防止外界环境对所述金属层结构400和背金层450产生影响，进而避免对所述封装结构的性能产生影响。

[0128] 对所述第二封装层310的具体描述，请参考前述对所述第一封装层300的相应描述，本实施例在此不再赘述。

[0129] 需要说明的是，形成所述第二封装层310后，还包括：通过所述晶圆背面102对所述器件晶圆100进行减薄处理，并在所述减薄处理后的器件晶圆100中形成与所述第一芯片
110电连接硅通孔互连结构，本实施例在此不做详述。

[0130] 结合参考图14，本实施例中，形成所述第二封装层310后，还包括：刻蚀所述第二封装层310，在所述第二封装层310内形成第二开口311，露出所述芯片背面202的背金层450。

[0131] 形成所述第二开口311后，所述第二开口311露出所述芯片背面202的背金层450，从而实现所述芯片背面202与其他电路的电连接。

[0132] 本实施例中，所述第二开口311露出部分芯片背面202的背金层450。在其他实施例中，根据实际工艺情况，所述第二开口还可以露出整个芯片背面的背金层。

[0133] 本实施例中，通过激光刻蚀工艺刻蚀所述第二封装层310。在其他实施例中，刻蚀所述第二封装层的工艺还可以为等离子体刻蚀工艺或反应离子刻蚀工艺。

[0134] 对刻蚀所述第二封装层310的工艺的具体描述，可参考前述对刻蚀所述第一封装层300的工艺的相应描述，在此不再赘述。

[0135] 图15至图17是本发明封装方法另一实施例中各步骤对应的结构示意图。

[0136] 本实施例与前一实施例的相同之处不再赘述，与前一实施例的不同之处在于：所述加载信号为电压信号。

[0137] 相应的，参考图15，刻蚀所述第一封装层600的步骤中，所述第一开口601还露出所述第二芯片500所对应的第一芯片810的第二焊盘820。

[0138] 通过露出所述第二焊盘820，从而为后续实现所述芯片背面502与所述第二焊盘820的电连接提供工艺基础。

[0139] 本实施例中，在形成所述器件晶圆800的工艺中，所述第二焊盘820在所述第一芯片810上的位置根据所述第二芯片500在所述晶圆正面801上的位置而定，从而将所述第二
芯片500键合于所述器件晶圆800后，所述第二芯片500在所述晶圆正面8010的投影位于所
述第二焊盘820一侧；因此在所述第一封装层600内形成所述第一开口601后，所述第一开口
601底部能露出所述第二焊盘820，从而降低了露出所述第二焊盘820的工艺难度。

[0140] 相应的，所述第一开口601底部露出所述晶圆正面801，也就是说，刻蚀所述第一封装层600的过程中，以所述晶圆正面801为刻蚀停止位置。

[0141] 对所述器件晶圆800、第一芯片810、第二芯片500、第一封装层600以及所述第一开口601的具体描述，请参考前述实施例中的相应描述，本实施例在此不再赘述。

[0142] 参考图16，形成背金层750，覆盖所述第一开口601露出的第二芯片500、所述第一开口601的底部和侧壁、以及所述第一封装层600。

[0143] 本实施例中，所述第二芯片500的芯片背面502适于加载电压，因此所述芯片背面502适于与所述第二焊盘820实现电连接，从而能够通过所述第二焊盘820将电压加载于所
述芯片背面502。

[0144] 相应的，形成所述背金层750的步骤中，所述背金层750还形成于所述第二焊盘420表面，所述背金层750与所述第二焊盘820实现电连接，从而通过所述背金层750电连接所述
芯片背面502与所述第二焊盘820，进而能够通过所述第二焊盘820将电压加载于所述芯片
背面502。

[0145] 本实施例中，通过电镀工艺形成所述背金层750，相应的，所述背金层750保形覆盖所述第二芯片500、所述第一开口601的底部和侧壁、以及所述第一封装层600的顶部。

[0146] 对所述背金层750的具体描述，请参考前述实施例中的相应描述，本实施例在此不再赘述。

[0147] 参考图17，形成所述背金层750后，在所述第一开口601(如图16所示)内形成覆盖所述背金层750的第二封装层610，所述第二封装层610还覆盖所述第一封装层600顶部的背
金层750。

[0148] 由于所述背金层750与所述第二焊盘820实现电连接，因此可以通过所述第二焊盘820与外部电路电连接的方式，实现所述芯片背面502与外部电路的电连接，从而对所述芯
片背面502加载电压信号。

[0149] 对所述第二封装层610的具体描述，请参考前述实施例中的相应描述，本实施例在此不再赘述。

[0150] 相应的，本发明还提供一种封装结构。

[0151] 继续参考图14，示出了本发明封装结构一实施例的结构示意图。

[0152] 所述封装结构包括：器件晶圆100，所述器件晶圆100包括形成有多个第一芯片110的晶圆正面101、以及与所述晶圆正面101相背的晶圆背面102；键合于所述器件晶圆100上
的多个第二芯片200，所述第二芯片200包括具有第一焊盘210的芯片正面201以及与所述芯
片正面201相背的芯片背面202，所述芯片正面201与所述晶圆正面101相对设置并通过熔融
键合工艺相键合；第一封装层300，位于部分所述晶圆正面101上，所述第一封装层300内具
有露出至少一个第二芯片200的第一开口301(如图11所示)，且所述第一开口301露出的芯
片背面202适于加载信号；背金层450，覆盖所述第一开口301露出的第二芯片200、所述第一
开口301的底部和侧壁、以及所述第一封装层300。

[0153] 本实施例中，所述封装结构为晶圆级系统封装结构，从而能够大幅减小所述封装结构的面积、降低制造成本、优化电性能、批次制造等优势，可明显的降低工作量与设备的
需求。

[0154] 所述器件晶圆100为完成器件制作的待封装晶圆。本实施例中，所述器件晶圆100的半导体衬底为硅衬底。

[0155] 需要说明的是，所述器件晶圆100可以采用集成电路制作技术所制成，例如在半导体衬底上通过沉积、刻蚀等工艺形成NMOS器件和PMOS器件等器件，在所述器件上形成介质
层、金属互连结构以及与所述金属互连结电连接的焊盘等结构，从而使所述器件晶圆100中
集成有多个第一芯片110，且所述多个第一芯片110可以为同一类型或不同类型的芯片。

[0156] 还需要说明的是，为了便于图示，本实施例仅示意出三个第一芯片110。但所述第一芯片110的数量不仅限于三个。

[0157] 此外，所述第一芯片110的表面具有第二焊盘120，所述晶圆正面101露出所述第二焊盘120，所述第二焊盘120用于实现所述第一芯片110与其他电路的电连接。本实施例中，
所述第二焊盘120为引线焊盘。

[0158] 所述第二芯片200集成于所述晶圆级封装结构内，所述第二芯片200可以为有源元件、无源元件、微机电系统、光学元件等元件中的一种或多种。具体地，所述第二芯片200可
以为存储芯片、通讯芯片、处理芯片、闪存芯片或逻辑芯片。在其他实施例中，所述第一芯片
还可以是其他功能芯片。

[0159] 需要说明的是，本实施例晶圆级封装方法用于实现异质集成，因此所述多个第二芯片200为硅晶圆制成的芯片。在其他实施例中，所述第一芯片也可以是其他材质形成的芯
片。

[0160] 所述多个第二芯片200可以通过对不同功能的多个晶圆进行切割所获得，所述第二芯片200通常也包括半导体衬底、位于所述半导体衬底上的NMOS器件和PMOS器件等器件，
还包括位于所述器件上的介质层、金属互连结构以及与所述金属互连结电连接的焊盘等结
构。

[0161] 本实施例中，所述第二芯片200的芯片正面201形成第一焊盘210，所述第一焊盘210用于实现所述第二芯片200与其他电路的电连接。具体地，所述第一焊盘210为引线焊
盘。

[0162] 还需要说明的是，为了便于图示，本实施例仅示意出三个第二芯片200。但所述第二芯片200的数量不仅限于三个。

[0163] 所述芯片正面201与所述晶圆正面101相对设置并通过熔融键合工艺相键合，熔融键合是一种主要利用界面化学力完成键合的工艺，因此所述第二芯片200与所述器件晶圆
100之间具有较高的键合强度，从而有利于提高所述封装结构的成品率和可靠性。

[0164] 为此，本实施例中，所述晶圆正面101具有第一氧化层150，所述芯片正面201具有第二氧化层250，且所述第二氧化层250与所述第一氧化层150通过熔融键合工艺连接，所述
第二氧化层250与所述第一氧化层150用于实现所述器件晶圆100和所述第二芯片200之间
的物理连接。

[0165] 所述第一氧化层150和第二氧化层250的接触面以共价键的方式实现连接，因此所述第一氧化层150和第二氧化层250之间具有较高的键合强度，从而有利于提高所述晶圆级
封装结构的成品率和可靠性。

[0166] 所述第一氧化层150和第二氧化层250的材料相同，从而能较好地实现共价键结合，有利于进一步提高所述第二氧化层250和第一氧化层150的键合强度。

[0167] 本实施例中，所述第一氧化层150和第二氧化层250的材料为氧化硅。氧化硅材料具有较高的工艺兼容性，且氧化硅为工艺常用、成本较低的材料，因此通过选取氧化硅材料
的方式，有利于降低工艺难度和工艺成本，且有利于降低对所形成封装结构的性能影响；而
且，所述第一氧化层150和第二氧化层250的接触面通过Si‑O‑Si的共价键实现结合，由于硅
氧键的键能较大，因此能有效提高所述第二芯片200和器件晶圆100的键合强度。

[0168] 在其他实施例中，所述第一氧化层还可以为氧化铪、氧化铝或氧化镧，所述第二氧化层还可以为氧化铪、氧化铝或氧化镧。

[0169] 本实施例中，为了降低工艺难度，所述第一氧化层150和第二氧化层250的厚度相等。但是，所述第一氧化层150和第二氧化层250的厚度不宜过小，也不宜过大。如果所述厚
度过小，则容易降低所述第一氧化层150和第二氧化层250的厚度均一性和质量；如果所述
厚度过大，相应导致所述封装结构的整体厚度过大，不利于工艺集成度的提高。为此，本实
施例中，所述第一氧化层150和第二氧化层250的厚度均为 至

[0170] 所述第一封装层300覆盖所述第二芯片200，即所述第一封装层300填充于所述第二芯片200之间的间隙且覆盖所述晶圆正面101的第一氧化层150上，可以与所述第一氧化
层150相接触实现密封，可以更好地隔绝空气和水分，从而提高了封装效果，进而有利于优
化所获得封装结构的性能。

[0171] 本实施例中，所述第一封装层300的材料为环氧树脂(Epoxy)。环氧树脂具有收缩率低、粘结性好、耐腐蚀性好、电性能优异及成本较低等优点，因此广泛用作电子器件和集
成电路的封装材料。在其他实施例中，所述第一封装层300的材料还可以为聚酰亚胺或硅胶
等热固性材料。

[0172] 所述第一封装层300中具有第一开口301，所述第一开口301露出适于加载信号的芯片背面202，从而为所述背金层450的形成提供空间位置。其中，所述第一开口301通过刻
蚀所述第一封装层300所形成，因此为了降低形成所述第一开口301的工艺难度、减小对所
述器件晶圆100的影响，所述第一开口301底部露出所述第一氧化层150，从而可以将所述第
一氧化层150表面作为刻蚀停止位置。

[0173] 本实施例中，所述第一开口301仅露出一个第二芯片200。在其他实施例中，所述第一开口露出的第二芯片的数量不仅限于一个，具体可根据实际工艺需求而定。

[0174] 所述背金层450用于作为所述第二芯片200的背面电极，从而能够根据实际工艺需求，对适于加载信号的芯片背面200加载信号，使得所述封装结构的使用性能较高。

[0175] 而且，所述第二芯片200和器件晶圆100通过所述第一氧化层150和第二氧化层250，以熔融键合的方式实现键合，所述第二芯片200和器件晶圆100的键合强度较高，因此
形成所述第一开口301和背金层450的工艺对封装成品率的影响很小，所述第二芯片200和
器件晶圆100发生脱落的概率较低。

[0176] 本实施例中，所述加载信号为接地信号，因此所述芯片背面202的背金层450用于作为所述第二芯片200加载接地信号的电极。

[0177] 本实施例中，所述背金层450经历过合金处理，因此所述第二芯片200的自身电阻以及所述芯片背面202与背金层450的接触电阻较小，相应也可以降低接地阻抗，从而减少
电能的损耗，有利于提高所形成封装结构的性能和可靠性。

[0178] 为了提高所述背金层450的性能、降低对所述第二芯片200所产生的不良影响，所述背金层450具有较低的接触电阻和热电阻，且热应力较小、可靠性较高；此外，为了保证良
好的电学性能，所述背金层450具有良好的导电性且能够与所述芯片背面202形成欧姆接
触。

[0179] 为此，本实施例中，所述背金层450为金属叠层结构，从而可以利用不同金属的属性，使所述背金层450的特性满足工艺需求。

[0180] 具体地，结合参考图12，图12是背金层的放大图，所述背金层450包括底部金属层410、位于所述底部金属层410上的过渡金属层420、以及位于所述过渡金属层420上的顶部
金属层43。

[0181] 所述底部金属层410的材料为低势垒材料，且所述底部金属层410与所述芯片背面202的接触电阻较小，所述底部金属层410的材料还与所述芯片背面202材料具有良好的浸
润性，从而能够作为欧姆接触层。

[0182] 为此，本实施例中，所述底部金属层410的材料为Ti。Ti与所述芯片背面202材料具有良好的浸润性，易于形成欧姆接触，且形成较高纯度Ti的工艺难度较低，因此通过选取Ti
作为所述底部金属层410材料，还有利于降低形成所述背金层450的工艺难度；此外，Ti的化
学特性和机械性能较为稳定，与所述芯片背面202材料具有较好的热匹配，因此能够显著提
高所述封装结构的性能和可靠性。在其他实施例中，所述底部金属层还可以为Cr、Al或V。

[0183] 所述底部金属层410的厚度越大，所述底部金属层410的阻值越大，因此所述底部金属层410的厚度不宜过大，否则反而容易降低所述封装结构的性能和可靠性，且造成工艺
资源的浪费。但是所述底部金属层410的厚度也不宜过小，如果所述底部金属层410的厚度
过小，则容易降低所述背金层450的质量和性能，相应也可能降低所述封装结构的性能和可
靠。为此，本实施例中，所述底部金属层410的厚度为 至

[0184] 所述顶部金属层430具有电阻率低、抗电迁移性能强、性能稳定和难以氧化等特点，因此能够起到导电层的作用，且能够对所述过渡金属层420起到保护作用，降低所述过
渡金属层420发生氧化的概率。

[0185] 为此，本实施例中，所述顶部金属层430的材料为Ag。Ag为工艺常用、成本较低的材料，因此通过选取Ag作为所述顶部金属层430的材料，有利于降低工艺难度和工艺成本。

[0186] 在其他实施例中，所述顶部金属层的材料还可以为Au。

[0187] 所述顶部金属层430的厚度较大，从而能够有效提高对所述过渡金属层420的保护作用，且当对所述背金层450加载接地信号时，能够提高所述背金层450的可靠性，从而提高
所述封装结构的性能稳定性；但是所述顶部金属层430的厚度也不宜过大，如果所述顶部金
属层430的厚度过大，则会导致所述顶部金属层430的阻值过大，反而容易降低所述封装结
构的性能和可靠性，且造成工艺资源的浪费。为此，本实施例中，所述顶部金属层430的厚度
为 至

[0188] 所述过渡金属层420用于阻挡所述顶部金属层430的材料向所述底部金属层410内扩散，而且所述过渡金属层420的膨胀系数介于所述顶部金属层430和底部金属层410之间，
具有适中的导电性和导热性，从而能够较好地实现热匹配作用；此外，所述过渡金属层420
与所述底部金属层410和顶部金属层430的粘附性较好，从而有利于提高所述背金层450的
形成质量，降低各金属层之间发生脱落的概率。为此，本实施例中，所述过渡金属层420的材
料为Ni。

[0189] 相应的，为了使所述过渡金属层420能够起到良好的热匹配和阻挡作用，所述过渡金属层420的厚度大于所述底部金属层410的厚度，且所述过渡金属层420的厚度小于所述
顶部金属层430的厚度。为此，本实施例中，根据所述底部金属层410和顶部金属层430的厚
度，所述过渡金属层420的厚度为 至

[0190] 本实施例中，由于所述背金层450经历过合金处理，因此所述背金层450中的底部金属层410与所述芯片背面202的接触面具有合金(图未示)。

[0191] 具体地，所述底部金属层410的材料为Ti，所述第二芯片200的半导体衬底为硅衬底，相应的，所述底部金属层410与所述芯片背面202的接触面具有TiSi合金，从而实现欧姆
接触。

[0192] 需要说明的是，所述背金层450中的底部金属层410与所述芯片背面202的接触面形成有TiSi合金，因此，为了便于图示，采用不同涂层表示所述芯片背面202的背金层450和
其他区域的背金层450。

[0193] 本实施例中，所述封装结构还包括：第二封装层310，覆盖所述背金层450，且所述第二封装层310内形成有第二开口311，所述第二开口311露出所述芯片背面202的所述背金
层450。

[0194] 具体地，所述第二封装层310位于所述第一开口301内且覆盖部分所述背金层450，所述第二封装层310还覆盖所述第一封装层300顶部的背金层450。

[0195] 所述第二封装层310用于保护所述背金层450，从而防止外界环境对所述背金层450产生影响，进而避免对所述封装结构的性能产生影响。

[0196] 所述第二开口311露出所述芯片背面202的背金层450，从而实现所述芯片背面202与其他电路的电连接。

[0197] 本实施例中，所述第二开口311露出部分芯片背面202的背金层450。在其他实施例中，根据实际工艺情况，所述第二开口还可以露出整个芯片背面202的背金层。

[0198] 对所述第二封装层310的具体描述，请参考前述对所述第一封装层300的相应描述，本实施例在此不再赘述。

[0199] 还需要说明的是，本实施例中，所述器件晶圆100为经过晶圆减薄处理后的晶圆，所述减薄后的器件晶圆100中还形成有硅通孔互连结构(图未示)，本实施例在此不做详述。

[0200] 本实施例所述封装结构可以采用前述第一实施例所述的封装方法所形成，也可以采用其他封装方法所形成。本实施例中，对所述封装结构的具体描述，可参考前述实施例中
的相应描述，本实施例在此不再赘述。

[0201] 继续参考图17，示出了本发明封装结构另一实施例的结构示意图。

[0202] 本实施例与前一实施例的相同之处不再赘述，与前一实施例的不同之处在于：所述加载信号为电压信号。

[0203] 为此，本实施例中，所述第一开口601(如图15所示)底部还露出所述第一芯片810的第二焊盘820；相应的，所述背金层750(如图16所示)还位于所述第二焊盘820表面。

[0204] 所述背金层750与所述第二焊盘820实现电连接，从而通过所述背金层750电连接所述芯片背面502与所述第二焊盘820，进而能够通过所述第二焊盘820将电压加载于所述
芯片背面502的背金层750上，从而对所述芯片背面502加载电压信号。

[0205] 本实施例所述封装结构可以采用前述第二实施例所述的封装方法所形成，也可以采用其他封装方法所形成。本实施例中，对所述封装结构的具体描述，可参考前述实施例中
的相应描述，本实施例在此不再赘述。

[0206] 虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所
限定的范围为准。