图像传感器以及包括其的电子装置转让专利
申请号 : CN201910806744.5
文献号 : CN110896456B
文献日 : 2022-03-18
发明人 : 朴硕韩 , 李宰圭 , 许基宰
申请人 : 三星电子株式会社
摘要 :
公开了图像传感器以及包括其的电子装置。一种图像传感器，像素阵列和存储器单元阵列被合并在所述图像传感器中，所述图像传感器包括：第一半导体芯片，在同一半导体芯片中包括像素阵列和存储器单元阵列；以及第二半导体芯片，在竖直方向上与第一半导体芯片重叠。第二半导体芯片包括：第一逻辑电路，控制像素阵列，模数转换器(ADC)电路，将从在第一逻辑电路的控制下的像素阵列输出的模拟信号转换为数字信号，以及第二逻辑电路，将从ADC电路输出的基于数字信号的数据存储到第一半导体芯片的存储器单元阵列。
权利要求 :
1.一种图像传感器，像素阵列和存储器单元阵列被合并在所述图像传感器中，所述图像传感器包括：
第一半导体芯片，在同一半导体芯片中包括像素阵列和存储器单元阵列；以及第二半导体芯片，在竖直方向上与第一半导体芯片重叠，第二半导体芯片包括：第一逻辑电路，被配置为控制像素阵列，模数转换器电路，被配置为将从在第一逻辑电路的控制下的像素阵列输出的模拟信号转换为数字信号，以及
第二逻辑电路，被配置为将从模数转换器电路输出的基于数字信号的数据存储到存储器单元阵列，
其中，像素阵列位于第一半导体芯片的第一区域中，存储器单元阵列位于第一半导体芯片的第二区域中，并且第二区域与第一区域分开，其中，所述图像传感器还包括：导线，位于第一半导体芯片的第三区域和第二半导体芯片的在竖直方向上与第三区域重叠的区域之间，并且电连接第一半导体芯片和第二半导体芯片，第三区域与第一区域和第二区域分开，
其中，图像传感器被配置为：使数据通过导线从第二半导体芯片发送到第一半导体芯片。
2.如权利要求1所述的图像传感器，其中，存储器单元阵列包括多个存储器单元，并且第一半导体芯片的第二区域包括：多条字线和多条位线，连接到所述多个存储器单元，多条列选择线，连接到所述多条位线，以及多条输入/输出线，被配置为将数据发送到所述多个存储器单元。
3.如权利要求2所述的图像传感器，其中，所述多条输入/输出线的数量基于数据的位的数量，并且数据的位的数量基于由图像传感器支持的高动态范围。
4.如权利要求2所述的图像传感器，还包括：一个或更多个驱动器电路，被配置为根据数据驱动所述多条输入/输出线，所述一个或更多个驱动器电路位于第一半导体芯片和/或第二半导体芯片中。
5.如权利要求2所述的图像传感器，还包括：行解码器电路，被配置为选择所述多条字线中的至少一条字线；以及列解码器电路，被配置为选择所述多条列选择线中的至少一条列选择线，其中，行解码器电路和列解码器电路中的每个解码器电路位于第一半导体芯片和/或第二半导体芯片中。
6.如权利要求5所述的图像传感器，其中，所述多个存储器单元中的每个存储器单元包括动态随机存取存储器单元，并且行解码器电路还被配置为：通过激活所述多条字线中的一条或更多条字线来刷新所述多个存储器单元中的一个或更多个存储器单元。
7.如权利要求5所述的图像传感器，其中，列解码器电路还被配置为：同时激活所述多条列选择线中的至少两条列选择线以将数据存储到存储器单元阵列。
8.一种图像传感器，包括：第一半导体芯片，在同一半导体芯片中包括像素阵列和动态随机存取存储器单元阵列；以及
第二半导体芯片，在竖直方向上与第一半导体芯片重叠，第二半导体芯片被配置为控制像素阵列和动态随机存取存储器单元阵列，其中，第二半导体芯片被配置为：通过第一半导体芯片与第二半导体芯片之间的第一路径接收从像素阵列输出的模拟信号，
将模拟信号转换为数字信号，以及通过第一半导体芯片和第二半导体芯片之间的第二路径，将基于数字信号的数据发送到第一半导体芯片的动态随机存取存储器单元阵列。
9.如权利要求8所述的图像传感器，其中，第一路径和第二路径中的每条路径包括导电图案的接触件、硅通孔或背过孔堆叠。
10.如权利要求8所述的图像传感器，其中，动态随机存取存储器单元阵列是第一动态随机存取存储器单元阵列，第二动态随机存取存储器单元阵列与第一半导体芯片中的第一动态随机存取存储器单元阵列相邻，并且
第二半导体芯片被配置为：基于其中第一动态随机存取存储器单元阵列的行地址范围或列地址范围被扩展的地址范围，将数据存储到第一动态随机存取存储器单元阵列和/或第二动态随机存取存储器单元阵列。
11.如权利要求8所述的图像传感器，其中，第二半导体芯片包括：电压生成器，被配置为产生电压来驱动动态随机存取存储器单元阵列，并且
电压生成器通过在第一半导体芯片与第二半导体芯片之间形成的第三路径将电压提供给动态随机存取存储器单元阵列。
12.如权利要求8所述的图像传感器，其中，第二半导体芯片包括：模数转换器电路，被配置为将模拟信号转换为数字信号，所述数字信号具有一位或更多位。
13.如权利要求12所述的图像传感器，其中，数字信号的所述一位或更多位通过多条输入/输出线发送，所述多条输入/输出线位于动态随机存取存储器单元阵列中，并且第二半导体芯片通过所述多条输入/输出线将所述一位或更多位并行地存储到动态随机存取存储器单元阵列。
14.一种电子装置，包括：图像传感器，包括第一半导体芯片和第二半导体芯片，第二半导体芯片在竖直方向上与第一半导体芯片重叠；以及主机，被配置为接收和处理从图像传感器输出的输出数据，其中，第一半导体芯片在同一半导体芯片中包括像素阵列和存储器单元阵列，并且其中，第二半导体芯片被配置为：将从像素阵列输出的模拟信号转换为数字信号，并将基于数字信号的图像数据存储到第一半导体芯片的存储器单元阵列，其中，第二半导体芯片被配置为：基于主机的第一请求，将尚未存储到存储器单元阵列的图像数据作为输出数据提供给主机，或者
基于主机的第二请求，将存储到存储器单元阵列的图像数据作为输出数据提供给主机。
15.如权利要求14所述的电子装置，其中，第二半导体芯片包括：图像信号处理器，被配置为处理图像数据。
16.如权利要求14所述的电子装置，其中，存储器单元阵列包括一个或更多个动态随机存取存储器单元，并且第二半导体芯片被配置为：响应于主机的第二请求，基于双倍数据速率接口将输出数据提供给主机。
17.如权利要求16所述的电子装置，其中，存储器单元阵列被配置为：作为主机的高速缓冲存储器进行操作。
说明书 :
图像传感器以及包括其的电子装置
[0001] 本申请要求于2018年9月13日提交到韩国知识产权局的第10‑2018‑0109696号韩国专利申请的优先权，所述韩国专利申请的公开通过引用其全部而包含于此。
技术领域
[0002] 在此公开的发明构思的示例实施例涉及图像传感器和电子装置，更具体地讲，涉及像素阵列和存储器单元阵列被合并的图像传感器以及包括该图像传感器的电子装置。
背景技术
[0003] 图像传感器可以用在移动装置(诸如，智能电话、平板电脑和数码相机)和各种电子装置中。当图像传感器用在支持各种功能的各种电子装置中时，需要用于使图像传感器
变小并在其中存储捕获的图像的技术。
变小并在其中存储捕获的图像的技术。
[0004] 如今，正在开发包括堆叠的半导体芯片的图像传感器。像素阵列可以形成在任何一个半导体芯片中，逻辑电路可以形成在另一半导体芯片中。另一半导体芯片可以用在图
像传感器中以用于存储图像。然而，由于每个半导体芯片支持半导体芯片之间的通信以用
于发送图像，因此，以上述方案实现的图像传感器可能不适合于小型化和低功率。
像传感器中以用于存储图像。然而，由于每个半导体芯片支持半导体芯片之间的通信以用
于发送图像，因此，以上述方案实现的图像传感器可能不适合于小型化和低功率。
发明内容
[0005] 发明构思的示例实施例提供了图像传感器以及包括该图像传感器的电子装置，像素阵列和存储器单元阵列被合并在该图像传感器中。
[0006] 根据一些示例实施例，一种图像传感器，像素阵列和存储器单元阵列被合并在所述图像传感器中，所述图像传感器可以包括：第一半导体芯片，在同一半导体芯片中包括像
素阵列和存储器单元阵列；以及第二半导体芯片，在竖直方向上与第一半导体芯片重叠。第
二半导体芯片可以包括：第一逻辑电路，被配置为控制像素阵列；模数转换器(ADC)电路，被
配置为将从在第一逻辑电路的控制下的像素阵列输出的模拟信号转换为数字信号；以及第
二逻辑电路，被配置为将从ADC电路输出的基于数字信号的数据存储到存储器单元阵列。
素阵列和存储器单元阵列；以及第二半导体芯片，在竖直方向上与第一半导体芯片重叠。第
二半导体芯片可以包括：第一逻辑电路，被配置为控制像素阵列；模数转换器(ADC)电路，被
配置为将从在第一逻辑电路的控制下的像素阵列输出的模拟信号转换为数字信号；以及第
二逻辑电路，被配置为将从ADC电路输出的基于数字信号的数据存储到存储器单元阵列。
[0007] 根据一些示例实施例，一种图像传感器可以包括：第一半导体芯片，在同一半导体芯片中包括像素阵列和动态随机存取存储器(DRAM)单元阵列；以及第二半导体芯片，在竖
直方向上与第一半导体芯片重叠。第二半导体芯片可以被配置为控制像素阵列和DRAM阵
列。第二半导体芯片可以被配置为：通过第一半导体芯片与第二半导体芯片之间的第一路
径接收从像素阵列输出的模拟信号；将模拟信号转换为数字信号；以及通过第一半导体芯
片和第二半导体芯片之间的第二路径，将基于数字信号的数据发送到第一半导体芯片的
DRAM单元阵列。
直方向上与第一半导体芯片重叠。第二半导体芯片可以被配置为控制像素阵列和DRAM阵
列。第二半导体芯片可以被配置为：通过第一半导体芯片与第二半导体芯片之间的第一路
径接收从像素阵列输出的模拟信号；将模拟信号转换为数字信号；以及通过第一半导体芯
片和第二半导体芯片之间的第二路径，将基于数字信号的数据发送到第一半导体芯片的
DRAM单元阵列。
[0008] 根据一些示例实施例，一种电子装置可以包括：图像传感器，包括第一半导体芯片和第二半导体芯片，第二半导体芯片在竖直方向上与第一半导体芯片重叠；以及主机，被配
置为接收和处理从图像传感器输出的输出数据。第一半导体芯片可以在同一半导体芯片中
包括像素阵列和存储器单元阵列。第二半导体芯片可以被配置为：将从像素阵列输出的模
拟信号转换为数字信号，并将基于数字信号的图像数据存储到第一半导体芯片的存储器单
元阵列。
置为接收和处理从图像传感器输出的输出数据。第一半导体芯片可以在同一半导体芯片中
包括像素阵列和存储器单元阵列。第二半导体芯片可以被配置为：将从像素阵列输出的模
拟信号转换为数字信号，并将基于数字信号的图像数据存储到第一半导体芯片的存储器单
元阵列。
附图说明
[0009] 图1是示出根据发明构思的一些示例实施例的图像传感器的框图。
[0010] 图2是详细示出根据发明构思的一些示例实施例的图1的像素阵列、第一逻辑电路和ADC的示图。
[0011] 图3是示出根据发明构思的一些示例实施例的包括在图2的像素阵列中的一个像素的框图。
[0012] 图4是详细示出根据发明构思的一些示例实施例的图1的存储器单元阵列和第二逻辑电路的框图。
[0013] 图5是详细示出根据发明构思的一些示例实施例的图4的存储器单元阵列的示图。
[0014] 图6是根据发明构思的一些示例实施例的安装图1的图像传感器的封装的截面图。
[0015] 图7是示出根据发明构思的一些示例实施例的如何设置图1的图像传感器的像素阵列、存储器单元阵列、第一逻辑电路、ADC和第二逻辑电路的示图。
[0016] 图8是根据发明构思的一些示例实施例的沿着图7的线I‑I’和线II‑II’截取的图像传感器的截面图。
[0017] 图9是示出根据发明构思的一些示例实施例的包括图像传感器的电子装置的配置及其接口的框图。
[0018] 图10是示出根据发明构思的一些示例实施例的包括图像传感器的电子装置的操作方法的流程图。
具体实施方式
[0019] 下面，将以本领域普通技术人员容易实现发明构思的这样的程度来详细和清楚地描述发明构思的示例实施例。发明构思涉及其中像素阵列和存储器单元阵列被合并的图像
传感器。图像传感器可以被分类为电荷耦合装置(CCD)图像传感器或互补金属氧化物半导
体(CMOS)图像传感器(CIS)。下面，假设图像传感器是CIS，但是发明构思不限于此。
传感器。图像传感器可以被分类为电荷耦合装置(CCD)图像传感器或互补金属氧化物半导
体(CMOS)图像传感器(CIS)。下面，假设图像传感器是CIS，但是发明构思不限于此。
[0020] 图1是示出根据发明构思的一些示例实施例的图像传感器的框图。图像传感器10可以包括第一半导体芯片110和第二半导体芯片120。在俯视图或平面图中，第一半导体芯
片110和第二半导体芯片120可以被设置为彼此重叠。重申，并且至少如图1中所示，第一半
导体芯片110可以竖直堆叠在第二半导体芯片120上，使得第二半导体芯片120在图1中示出
为Y方向的竖直方向上与第一半导体芯片110重叠。如图1中所示，竖直方向(Y方向)垂直于
第一半导体芯片110的相应的顶表面110T和底表面110B以及第二半导体芯片120的相应的
顶表面120T和底表面120B延伸。第一半导体芯片110可以称为“图像传感器芯片”，第二半导
体芯片120可以称为“逻辑芯片”。
片110和第二半导体芯片120可以被设置为彼此重叠。重申，并且至少如图1中所示，第一半
导体芯片110可以竖直堆叠在第二半导体芯片120上，使得第二半导体芯片120在图1中示出
为Y方向的竖直方向上与第一半导体芯片110重叠。如图1中所示，竖直方向(Y方向)垂直于
第一半导体芯片110的相应的顶表面110T和底表面110B以及第二半导体芯片120的相应的
顶表面120T和底表面120B延伸。第一半导体芯片110可以称为“图像传感器芯片”，第二半导
体芯片120可以称为“逻辑芯片”。
[0021] 第一半导体芯片110可以包括像素阵列140和存储器单元阵列170，因此在同一半导体芯片中包括像素阵列140和存储器单元阵列170。第二半导体芯片120可以包括第一逻
辑电路150、模数转换器(ADC)152(在此也称为“ADC电路”)和第二逻辑电路160。第一逻辑电
路150可以被配置为经由第一半导体芯片110与第二半导体芯片120之间的一条或更多条路
径181控制像素阵列140。在第一逻辑电路150的控制下，像素阵列140可以将光学图像转换
为电信号(即，模拟信号)，并且可以经由第一半导体芯片110与第二半导体芯片120之间的
一条或更多条路径182将模拟信号输出(“发送”)到ADC 152。ADC 152可以被配置为经由第
一半导体芯片110与第二半导体芯片120之间的一条或更多条路径182将从在第一逻辑电路
150的控制下的像素阵列140输出的模拟信号转换为数字信号，并且可以将基于数字信号的
数据(由像素阵列140产生的图像)提供给第二逻辑电路160。第二逻辑电路160可以将从ADC
152输出的基于数字信号的数据存储到存储器单元阵列170。重申，第二逻辑电路160可以通
过第一半导体芯片110与第二半导体芯片120之间的一条或更多条第二路径183将数据发送
到存储器单元阵列170。因此，在一些示例实施例中，第二半导体芯片120可以被配置为控制
像素阵列140和存储器单元阵列170。将理解，如上所述，第一逻辑电路150、ADC 152和第二
逻辑电路160中的每个可以是包括处理器的电路的实例、处理电路的实例和/或它们的一些
组合等。
辑电路150、模数转换器(ADC)152(在此也称为“ADC电路”)和第二逻辑电路160。第一逻辑电
路150可以被配置为经由第一半导体芯片110与第二半导体芯片120之间的一条或更多条路
径181控制像素阵列140。在第一逻辑电路150的控制下，像素阵列140可以将光学图像转换
为电信号(即，模拟信号)，并且可以经由第一半导体芯片110与第二半导体芯片120之间的
一条或更多条路径182将模拟信号输出(“发送”)到ADC 152。ADC 152可以被配置为经由第
一半导体芯片110与第二半导体芯片120之间的一条或更多条路径182将从在第一逻辑电路
150的控制下的像素阵列140输出的模拟信号转换为数字信号，并且可以将基于数字信号的
数据(由像素阵列140产生的图像)提供给第二逻辑电路160。第二逻辑电路160可以将从ADC
152输出的基于数字信号的数据存储到存储器单元阵列170。重申，第二逻辑电路160可以通
过第一半导体芯片110与第二半导体芯片120之间的一条或更多条第二路径183将数据发送
到存储器单元阵列170。因此，在一些示例实施例中，第二半导体芯片120可以被配置为控制
像素阵列140和存储器单元阵列170。将理解，如上所述，第一逻辑电路150、ADC 152和第二
逻辑电路160中的每个可以是包括处理器的电路的实例、处理电路的实例和/或它们的一些
组合等。
[0022] 数据可以是由帧产生的图像数据。可以基于ADC 152的分辨率来确定数据的位的数量。可以基于图像传感器10支持的高动态范围(HDR)来确定数据的位的数量(“量”)。此
外，数据的位还可以包括指示数据产生的位置、数据的信息等的至少一个扩展位。
外，数据的位还可以包括指示数据产生的位置、数据的信息等的至少一个扩展位。
[0023] 第二逻辑电路160和存储器单元阵列170可以配置存储器装置。可以根据存储器单元阵列170中的存储器单元的种类来确定一种存储器装置。例如，存储器装置可以是下面装
置中的任何一种：动态随机存取存储器(DRAM)装置、静态随机存取存储器(SRAM)装置、晶闸
管随机存取存储器(TRAM)装置、闪存装置、相变随机存取存储器(PRAM)装置、磁阻随机存取
存储器(MRAM)装置、电阻式随机存取存储器(ReRAM)装置和铁电随机存取存储器(FRAM)装
置。下面，假设第二逻辑电路160支持用于数据输入/输出的双倍数据速率(DDR)接口，存储
器单元阵列170包括DRAM单元，第二逻辑电路160和存储器单元阵列170配置DRAM装置。
置中的任何一种：动态随机存取存储器(DRAM)装置、静态随机存取存储器(SRAM)装置、晶闸
管随机存取存储器(TRAM)装置、闪存装置、相变随机存取存储器(PRAM)装置、磁阻随机存取
存储器(MRAM)装置、电阻式随机存取存储器(ReRAM)装置和铁电随机存取存储器(FRAM)装
置。下面，假设第二逻辑电路160支持用于数据输入/输出的双倍数据速率(DDR)接口，存储
器单元阵列170包括DRAM单元，第二逻辑电路160和存储器单元阵列170配置DRAM装置。
[0024] 参照图1，像素阵列140和存储器单元阵列170可以被合并在第一半导体芯片110中。与图1的示出不同，在任何其他半导体芯片(未示出)而不是在第一半导体芯片110实现
用于存储数据的存储器单元阵列170的情况下，第二半导体芯片120还可以包括用于与其他
半导体芯片通信的电路。例如，在其他半导体芯片设置在第二半导体芯片120下方的情况下
(即，在第二半导体芯片120堆叠在其他半导体芯片上的情况下)，用于第二半导体芯片120
与其他半导体芯片之间通信的、可以包括多条路径的路径会在第二半导体芯片120处实现。
因此，第二半导体芯片120的面积和功耗会增大。如在此所述，“路径”可以包括导电线路、导
线、导电管、导电图案、布线、导电图案的接触件(contact)、硅通孔(TSV)、背过孔堆叠(back
via stack，BVS)、引线键合和/或它们的组合等。
用于存储数据的存储器单元阵列170的情况下，第二半导体芯片120还可以包括用于与其他
半导体芯片通信的电路。例如，在其他半导体芯片设置在第二半导体芯片120下方的情况下
(即，在第二半导体芯片120堆叠在其他半导体芯片上的情况下)，用于第二半导体芯片120
与其他半导体芯片之间通信的、可以包括多条路径的路径会在第二半导体芯片120处实现。
因此，第二半导体芯片120的面积和功耗会增大。如在此所述，“路径”可以包括导电线路、导
线、导电管、导电图案、布线、导电图案的接触件(contact)、硅通孔(TSV)、背过孔堆叠(back
via stack，BVS)、引线键合和/或它们的组合等。
[0025] 与以上描述不同，根据发明构思，由于像素阵列140和存储器单元阵列170合并在第一半导体芯片110中，所以用于第一半导体芯片110与第二半导体芯片120之间通信的路
径形成在第二半导体芯片120处，但是用于第二半导体芯片120与其他半导体芯片之间通信
的路径未形成在第二半导体芯片120处。此外，被配置为控制像素阵列140的第一逻辑电路
150和被配置为控制ADC 152和存储器单元阵列170的第二逻辑电路160二者被合并在第二
半导体芯片120中。因此，为了将从ADC 152输出的数据发送到第二逻辑电路160，第二半导
体芯片120的内部布线可以被用来代替可以连接芯片的硅通孔(TSV)、背过孔堆叠(BVS)或
Cu‑Cu(导电图案的接触件)。此外，由于第一逻辑电路150和第二逻辑电路160二者被合并在
第二半导体芯片120中，所以上述布线可以在第二半导体芯片120内优化。根据发明构思，图
像传感器10可以具有其中堆叠了第一半导体芯片110和第二半导体芯片120的2堆叠结构，
而不是3堆叠结构。
径形成在第二半导体芯片120处，但是用于第二半导体芯片120与其他半导体芯片之间通信
的路径未形成在第二半导体芯片120处。此外，被配置为控制像素阵列140的第一逻辑电路
150和被配置为控制ADC 152和存储器单元阵列170的第二逻辑电路160二者被合并在第二
半导体芯片120中。因此，为了将从ADC 152输出的数据发送到第二逻辑电路160，第二半导
体芯片120的内部布线可以被用来代替可以连接芯片的硅通孔(TSV)、背过孔堆叠(BVS)或
Cu‑Cu(导电图案的接触件)。此外，由于第一逻辑电路150和第二逻辑电路160二者被合并在
第二半导体芯片120中，所以上述布线可以在第二半导体芯片120内优化。根据发明构思，图
像传感器10可以具有其中堆叠了第一半导体芯片110和第二半导体芯片120的2堆叠结构，
而不是3堆叠结构。
[0026] 在一些示例实施例中，第二半导体芯片120还可以包括对从像素阵列140输出的数据或从存储器单元阵列170输出的数据(例如，图像数据)进行处理的嵌入式处理器(诸如，
图像信号处理器(ISP)或数字信号处理器(DSP))。处理器可以降低图像数据的噪声、可以校
准图像或者可以执行与从像素阵列140输出的图像相关联的后续操作。
图像信号处理器(ISP)或数字信号处理器(DSP))。处理器可以降低图像数据的噪声、可以校
准图像或者可以执行与从像素阵列140输出的图像相关联的后续操作。
[0027] 图2是详细示出图1的像素阵列、第一逻辑电路和ADC的示图。如上所述，像素阵列140可以在第一半导体芯片110中实现，第一逻辑电路150(参照图1)可以在第二半导体芯片
120中实现。
120中实现。
[0028] 像素阵列140可以转换入射光并且可以产生电信号。像素阵列140可以包括沿着行方向和列方向以矩阵形式布置的像素。第一逻辑电路150可以被配置为控制像素阵列140，
使得像素阵列140可以在图1的第一逻辑电路150的控制下被驱动。
使得像素阵列140可以在图1的第一逻辑电路150的控制下被驱动。
[0029] 第一逻辑电路150可以从像素阵列140有效地接收数据，并且可以产生图像帧。例如，第一逻辑电路150可以使用同时感测所有像素的全局快门方式、同时感测所有像素和调
节曝光时间的颤动快门(flutter shutter)方式、通过行控制像素的滚动快门方式、编码的
滚动快门方式等。第一逻辑电路150可以包括行驱动器151、ADC 152和时序控制器153。
节曝光时间的颤动快门(flutter shutter)方式、通过行控制像素的滚动快门方式、编码的
滚动快门方式等。第一逻辑电路150可以包括行驱动器151、ADC 152和时序控制器153。
[0030] 行驱动器151可以在时序控制器153的控制下针对每行来控制像素阵列140的像素。行驱动器151可以根据行地址选择像素阵列140中的多个行中的至少一行。为此，行驱动
器151可以对行地址进行解码，并且可以激活选择线SEL、复位线RS和传输线TG。行驱动器
151可以通过选择线SEL、复位线RS和传输线TG连接到像素阵列140。
器151可以对行地址进行解码，并且可以激活选择线SEL、复位线RS和传输线TG。行驱动器
151可以通过选择线SEL、复位线RS和传输线TG连接到像素阵列140。
[0031] ADC 152可以通过列线COL连接到像素阵列140，列线COL可以包括在第一半导体芯片110与第二半导体芯片120之间的一条或多条路径182中。ADC 152可以将通过列线COL从
像素阵列140接收的模拟信号转换为数字信号。ADC 152的数量可以基于属于一行的像素的
数量和列线COL的数量来确定，并且ADC 152的数量可以是至少一个或更多个。
像素阵列140接收的模拟信号转换为数字信号。ADC 152的数量可以基于属于一行的像素的
数量和列线COL的数量来确定，并且ADC 152的数量可以是至少一个或更多个。
[0032] 例如，ADC 152可以包括参考信号发生器REF、比较器CMP、计数器CNT和缓冲器BUF。参考信号发生器REF可以产生具有特定斜率的斜坡信号，并且可以提供斜坡信号作为比较
器CMP的参考信号。比较器CMP可以将模拟信号与参考信号发生器REF的斜坡信号进行比较，
并且可以输出具有均与有效信号分量对应的转变时间点的比较信号。计数器CNT可以执行
计数操作，可以产生计数信号，并且可以将计数信号提供给缓冲器BUF。缓冲器BUF可以包括
分别连接到列线COL的锁存电路，并且可以响应于比较信号的转变而针对每列锁存来自计
数器CNT的计数信号，并且可以输出锁存的计数信号作为数据。
器CMP的参考信号。比较器CMP可以将模拟信号与参考信号发生器REF的斜坡信号进行比较，
并且可以输出具有均与有效信号分量对应的转变时间点的比较信号。计数器CNT可以执行
计数操作，可以产生计数信号，并且可以将计数信号提供给缓冲器BUF。缓冲器BUF可以包括
分别连接到列线COL的锁存电路，并且可以响应于比较信号的转变而针对每列锁存来自计
数器CNT的计数信号，并且可以输出锁存的计数信号作为数据。
[0033] 在一些示例实施例中，第一逻辑电路150还可以包括相关双采样(CDS)电路(未示出)，相关双采样(CDS)电路对指示像素的复位状态的参考电压和指示与入射光对应的信号
分量的输出电压之间的差执行相关双采样，并输出与有效信号分量对应的模拟采样信号。
相关双采样电路可以连接到列线COL。
分量的输出电压之间的差执行相关双采样，并输出与有效信号分量对应的模拟采样信号。
相关双采样电路可以连接到列线COL。
[0034] 时序控制器153可以控制与行驱动器151和ADC 152的操作相关联的时序。时序控制器153可以将时序信号和控制信号提供给行驱动器151和ADC 152。详细地讲，时序控制器
153可以控制ADC 152，ADC 152可以在时序控制器153的控制下将数据提供给第二逻辑电路
160。此外，时序控制器153还可以包括将请求、命令或地址提供给第二逻辑电路160的电路
(未示出)，以便ADC 152的数据被存储到存储器单元阵列170。
153可以控制ADC 152，ADC 152可以在时序控制器153的控制下将数据提供给第二逻辑电路
160。此外，时序控制器153还可以包括将请求、命令或地址提供给第二逻辑电路160的电路
(未示出)，以便ADC 152的数据被存储到存储器单元阵列170。
[0035] 图3是示出包括在图2的像素阵列中的一个像素的框图。像素PX可以称为用于配置像素阵列140的“单位像素”。像素PX可以基于接收的光产生电信号并且可以将电信号输出
到列线COL。像素PX可以包括作为光敏器件的光电二极管PD。像素PX可以是读出电路，并且
可以包括传输晶体管TX、复位晶体管RX、驱动晶体管DX和选择晶体管SX。
到列线COL。像素PX可以包括作为光敏器件的光电二极管PD。像素PX可以是读出电路，并且
可以包括传输晶体管TX、复位晶体管RX、驱动晶体管DX和选择晶体管SX。
[0036] 光电二极管PD可以从外部接收光(例如，可见光或红外光)，并且可以基于接收的光产生光电荷。在另一示例中，像素PX可以包括光电晶体管、光栅或钉扎光电二极管
(pinned photo diode)以及光电二极管PD或者可以包括光电晶体管、光栅或钉扎光电二极
管来代替光电二极管PD。可以通过传输晶体管TX将从光电二极管PD产生的光电荷发送到浮
动扩散节点FD。
(pinned photo diode)以及光电二极管PD或者可以包括光电晶体管、光栅或钉扎光电二极
管来代替光电二极管PD。可以通过传输晶体管TX将从光电二极管PD产生的光电荷发送到浮
动扩散节点FD。
[0037] 传输晶体管TX可以根据传输线TG上的信号的逻辑电平将光电二极管PD电连接到浮动扩散节点FD。例如，在传输线TG上的信号处于特定逻辑电平(例如，高电平)从而传输晶
体管TX导通的情况下，可以通过传输晶体管TX将从光电二极管PD产生的光电荷发送到浮动
扩散节点FD。
体管TX导通的情况下，可以通过传输晶体管TX将从光电二极管PD产生的光电荷发送到浮动
扩散节点FD。
[0038] 复位晶体管RX可以根据复位线RS上的信号的逻辑电平来对浮动扩散节点FD进行复位。例如，复位晶体管RX可以周期性地或随机地将浮动扩散节点FD电连接到电源电压
VDD，并且可以将浮动扩散节点FD充电到电源电压VDD。
VDD，并且可以将浮动扩散节点FD充电到电源电压VDD。
[0039] 根据与在浮动扩散节点FD充电的电荷对应的信号(即，驱动晶体管DX的栅极端子的电压)，驱动晶体管DX可以类似于源极跟随器进行操作。驱动晶体管DX可以向选择晶体管
SX提供基于浮动扩散节点FD的电压确定的电压。驱动晶体管DX可以连接在电源电压VDD与
选择晶体管SX之间。
SX提供基于浮动扩散节点FD的电压确定的电压。驱动晶体管DX可以连接在电源电压VDD与
选择晶体管SX之间。
[0040] 选择晶体管SX可以根据选择线SEL上的信号的逻辑电平将驱动晶体管DX电连接到列线COL。选择晶体管SX可以将从驱动晶体管DX提供的信号或电压提供给列线COL。
[0041] 图4是详细示出图1的存储器单元阵列和第二逻辑电路的框图。存储器单元阵列170可以在第一半导体芯片110中实现。相反，第二逻辑电路160(参照图1)的所有组件可以
在第二半导体芯片120中实现。与以上描述不同，第二逻辑电路160的一些组件可以在第一
半导体芯片110中实现，或者第二逻辑电路160的剩余组件可以在第二半导体芯片120中实
现。第二逻辑电路160的组件可以被分布到和设置到第一半导体芯片110和第二半导体芯片
120中。也就是说，第二逻辑电路160可以在第一半导体芯片110或第二半导体芯片120中实
现。第二逻辑电路160可以将基于在第一逻辑电路150的控制下从像素阵列140输出的模拟
信号的数据存储到存储器单元阵列170。
在第二半导体芯片120中实现。与以上描述不同，第二逻辑电路160的一些组件可以在第一
半导体芯片110中实现，或者第二逻辑电路160的剩余组件可以在第二半导体芯片120中实
现。第二逻辑电路160的组件可以被分布到和设置到第一半导体芯片110和第二半导体芯片
120中。也就是说，第二逻辑电路160可以在第一半导体芯片110或第二半导体芯片120中实
现。第二逻辑电路160可以将基于在第一逻辑电路150的控制下从像素阵列140输出的模拟
信号的数据存储到存储器单元阵列170。
[0042] 第二逻辑电路160可以包括命令解码器161(在此也称为命令解码器电路)、地址缓冲器162(在此也称为地址缓冲器电路)、行解码器163(在此也称为行解码器电路)、列解码
器164(在此也称为列解码器电路)，输入/输出驱动器165(在此也称为输入/输出驱动器电
路)、输入/输出感测放大器166(在此也称为输入/输出感测放大器电路)、DQ缓冲器167(在
此也称为DQ缓冲器电路)和电压生成器168(在此也称为电压生成器电路)。虽然图4中的示
例示出了组件161、162、163、164、165、166、167和168中的每个使用一个组件来实现，但是每
个组件可以根据存储器单元阵列170的容量、操作速度等使用至少两个或更多个组件来实
现。
器164(在此也称为列解码器电路)，输入/输出驱动器165(在此也称为输入/输出驱动器电
路)、输入/输出感测放大器166(在此也称为输入/输出感测放大器电路)、DQ缓冲器167(在
此也称为DQ缓冲器电路)和电压生成器168(在此也称为电压生成器电路)。虽然图4中的示
例示出了组件161、162、163、164、165、166、167和168中的每个使用一个组件来实现，但是每
个组件可以根据存储器单元阵列170的容量、操作速度等使用至少两个或更多个组件来实
现。
[0043] 命令解码器161可以对命令CMD进行解码，并且可以控制地址缓冲器162、行解码器163、列解码器164、输入/输出驱动器165、输入/输出感测放大器166、DQ缓冲器167和电压生
成器168。电压生成器168可以被配置为产生电压来驱动存储器单元阵列170，并且可以通过
第一半导体芯片110与第二半导体芯片120之间的路径(例如，导线)169将电压提供给存储
器单元阵列170。命令解码器161可以在第二半导体芯片120内实现或设置在第二半导体芯
片120内。命令CMD可以包括与存储器单元阵列170相关联的命令(诸如，激活命令、预充电命
令、刷新命令、写入命令或读取命令)。
成器168。电压生成器168可以被配置为产生电压来驱动存储器单元阵列170，并且可以通过
第一半导体芯片110与第二半导体芯片120之间的路径(例如，导线)169将电压提供给存储
器单元阵列170。命令解码器161可以在第二半导体芯片120内实现或设置在第二半导体芯
片120内。命令CMD可以包括与存储器单元阵列170相关联的命令(诸如，激活命令、预充电命
令、刷新命令、写入命令或读取命令)。
[0044] 例如，可以从图1的第一逻辑电路150提供命令CMD。由于根据发明构思的一些示例实施例的第一逻辑电路150和第二逻辑电路160二者在同一半导体芯片(即，第二半导体芯
片120)内实现，因此，命令CMD可以根据设计第二半导体芯片120的方式来确定，并且可以不
以JEDEC标准来定义。此外，可以从图像传感器10的外部装置(例如，主机、存储器控制器或
处理器)以及第一逻辑电路150提供命令CMD。命令CMD可以按照JEDEC标准或与DRAM装置相
关的DDR接口(诸如，双倍数据速率同步DRAM(DDR SDRAM)、DDR2 SDRAM、DDR3 SDRAM、DDR4
SDRAM、DDR5 SDRAM、低功耗双倍数据速率(LPDDR)SDRAM、LPDDR2 SDRAM、LPDDR3 SDRAM、
LPDDR4 SDRAM、LPDDR5 SDRAM、高带宽存储器(HBM)、HBM2和HBM3)来定义。也就是说，命令解
码器161可以对在第二半导体芯片120内产生的命令CMD和从外部装置提供的命令CMD二者
进行解码。
片120)内实现，因此，命令CMD可以根据设计第二半导体芯片120的方式来确定，并且可以不
以JEDEC标准来定义。此外，可以从图像传感器10的外部装置(例如，主机、存储器控制器或
处理器)以及第一逻辑电路150提供命令CMD。命令CMD可以按照JEDEC标准或与DRAM装置相
关的DDR接口(诸如，双倍数据速率同步DRAM(DDR SDRAM)、DDR2 SDRAM、DDR3 SDRAM、DDR4
SDRAM、DDR5 SDRAM、低功耗双倍数据速率(LPDDR)SDRAM、LPDDR2 SDRAM、LPDDR3 SDRAM、
LPDDR4 SDRAM、LPDDR5 SDRAM、高带宽存储器(HBM)、HBM2和HBM3)来定义。也就是说，命令解
码器161可以对在第二半导体芯片120内产生的命令CMD和从外部装置提供的命令CMD二者
进行解码。
[0045] 地址缓冲器162可以在命令解码器161的控制下接收地址ADD。地址缓冲器162可以在第二半导体芯片120内实现或设置在第二半导体芯片120内。例如，在命令解码器161接收
激活命令的情况下，地址缓冲器162可以将接收的地址ADD作为行地址RADD提供给行解码器
163。在命令解码器161接收写入命令或读取命令的情况下，地址缓冲器162可以将接收的地
址ADD作为列地址CADD提供给列解码器164。如命令CMD，可以从外部装置或第一逻辑电路
150提供地址ADD。地址缓冲器162还可以从外部装置或第一逻辑电路150接收行地址RADD和
列地址CADD。可以根据从ADC 152提供的数据的大小、存储器单元阵列170的容量、存储器单
元阵列170的字线WL的数量(“量”)、列选择线CSL的数量和针对每条列选择线CSL的位线BL
的数量来确定地址ADD的范围。
激活命令的情况下，地址缓冲器162可以将接收的地址ADD作为行地址RADD提供给行解码器
163。在命令解码器161接收写入命令或读取命令的情况下，地址缓冲器162可以将接收的地
址ADD作为列地址CADD提供给列解码器164。如命令CMD，可以从外部装置或第一逻辑电路
150提供地址ADD。地址缓冲器162还可以从外部装置或第一逻辑电路150接收行地址RADD和
列地址CADD。可以根据从ADC 152提供的数据的大小、存储器单元阵列170的容量、存储器单
元阵列170的字线WL的数量(“量”)、列选择线CSL的数量和针对每条列选择线CSL的位线BL
的数量来确定地址ADD的范围。
[0046] 在一些示例实施例中，可以在第二半导体芯片120中内部地产生地址ADD。如上所述，可以通过第一逻辑电路150产生和提供地址ADD与命令CMD。再例如，第一逻辑电路150可
以仅产生命令CMD，地址ADD可以由第二逻辑电路160基于第一逻辑电路150的命令CMD产生。
在这种情况下，第二逻辑电路160可以包括地址生成器、行地址生成器或列地址生成器来代
替地址缓冲器162。
以仅产生命令CMD，地址ADD可以由第二逻辑电路160基于第一逻辑电路150的命令CMD产生。
在这种情况下，第二逻辑电路160可以包括地址生成器、行地址生成器或列地址生成器来代
替地址缓冲器162。
[0047] 行解码器163可以基于由命令解码器161产生的行控制信号R_CTRL来对行地址RADD进行解码。当命令解码器161接收激活命令时，行解码器163可以基于行地址RADD的解
码结果选择或激活存储器单元阵列170的至少一条字线WL。当命令解码器161接收预充电命
令时，行解码器163可以取消选择或去激活基于行控制信号R_CTRL选择或激活的字线。
码结果选择或激活存储器单元阵列170的至少一条字线WL。当命令解码器161接收预充电命
令时，行解码器163可以取消选择或去激活基于行控制信号R_CTRL选择或激活的字线。
[0048] 行解码器163可以通过周期性地激活存储器单元阵列170的至少一条字线WL来刷新存储器单元阵列170的一个或更多个存储器单元MC。例如，为了刷新存储器单元阵列170，
第一逻辑电路150可以将刷新命令提供给命令解码器161。在这种情况下，第二逻辑电路160
还可以包括根据刷新命令产生并更新行地址RADD的地址生成器。再例如，第二逻辑电路160
可以在没有第一逻辑电路150或外部装置的请求的情况下执行刷新操作(即，可以执行自刷
新操作)。在这种情况下，第二逻辑电路160可以包括周期性地产生刷新命令和行地址RADD
的内部电路(例如，定时器、命令生成器和地址生成器)。
第一逻辑电路150可以将刷新命令提供给命令解码器161。在这种情况下，第二逻辑电路160
还可以包括根据刷新命令产生并更新行地址RADD的地址生成器。再例如，第二逻辑电路160
可以在没有第一逻辑电路150或外部装置的请求的情况下执行刷新操作(即，可以执行自刷
新操作)。在这种情况下，第二逻辑电路160可以包括周期性地产生刷新命令和行地址RADD
的内部电路(例如，定时器、命令生成器和地址生成器)。
[0049] 行解码器163可以设置在第一半导体芯片110和/或第二半导体芯片120中。例如，行解码器163可以仅设置在第一半导体芯片110和第二半导体芯片120中的一个中。再例如，
行解码器163的子电路可以分布在和设置在第一半导体芯片110和第二半导体芯片120中。
行解码器163的子电路可以分布在和设置在第一半导体芯片110和第二半导体芯片120中。
[0050] 列解码器164可以基于由命令解码器161产生的列控制信号C_CTRL来对列地址CADD进行解码。列解码器164可以基于列地址CADD的解码结果选择或激活存储器单元阵列
170的至少一条列选择线CSL。列解码器164可以取消选择或去激活基于列控制信号C_CTRL
选择或激活的列选择线。列解码器164可以设置在第一半导体芯片110和/或第二半导体芯
片120中。例如，列解码器164可以仅设置在第一半导体芯片110和第二半导体芯片120中的
一个中。再例如，列解码器164的子电路可以分布在和设置在第一半导体芯片110和第二半
导体芯片120中。
170的至少一条列选择线CSL。列解码器164可以取消选择或去激活基于列控制信号C_CTRL
选择或激活的列选择线。列解码器164可以设置在第一半导体芯片110和/或第二半导体芯
片120中。例如，列解码器164可以仅设置在第一半导体芯片110和第二半导体芯片120中的
一个中。再例如，列解码器164的子电路可以分布在和设置在第一半导体芯片110和第二半
导体芯片120中。
[0051] 输入/输出驱动器165可以在命令解码器161的控制下将数据写入或存储到存储器单元阵列170。基于由ADC 152转换的数字信号的数据可以从ADC152提供，或者可以称为“写
入数据WDATA”，其中，数字信号包括一位或更多位。输入/输出驱动器165可以将数据的一位
或更多位通过输入/输出线IO提供给由行解码器163和列解码器164选择的至少一个存储器
单元。图4中仅示出输入/输出线IO，但是输入/输出驱动器165可以通过输入/输出线IO和互
补输入/输出线IOB将数据的一位或更多位提供给至少一个选择的存储器单元。输入/输出
驱动器165可以基于数据的逻辑状态以差分方式驱动输入/输出线IO和互补输入/输出线
IOB。输入/输出驱动器165(在此也称为一个或更多个驱动器电路，所述一个或更多个驱动
器电路被配置为驱动输入/输出线IO和/或互补输入/输出线IOB(在此统称为多条输入/输
出线))可以设置在第一半导体芯片110和/或第二半导体芯片120处。例如，输入/输出驱动
器165可以仅设置在第一半导体芯片110和第二半导体芯片120中的任何一个处。再例如，输
入/输出驱动器165的子电路可以分布在和设置在第一半导体芯片110和第二半导体芯片
120处。
入数据WDATA”，其中，数字信号包括一位或更多位。输入/输出驱动器165可以将数据的一位
或更多位通过输入/输出线IO提供给由行解码器163和列解码器164选择的至少一个存储器
单元。图4中仅示出输入/输出线IO，但是输入/输出驱动器165可以通过输入/输出线IO和互
补输入/输出线IOB将数据的一位或更多位提供给至少一个选择的存储器单元。输入/输出
驱动器165可以基于数据的逻辑状态以差分方式驱动输入/输出线IO和互补输入/输出线
IOB。输入/输出驱动器165(在此也称为一个或更多个驱动器电路，所述一个或更多个驱动
器电路被配置为驱动输入/输出线IO和/或互补输入/输出线IOB(在此统称为多条输入/输
出线))可以设置在第一半导体芯片110和/或第二半导体芯片120处。例如，输入/输出驱动
器165可以仅设置在第一半导体芯片110和第二半导体芯片120中的任何一个处。再例如，输
入/输出驱动器165的子电路可以分布在和设置在第一半导体芯片110和第二半导体芯片
120处。
[0052] 输入/输出感测放大器166可以在命令解码器161的控制下读取存储在存储器单元阵列170中的数据。由输入/输出感测放大器166读取的数据可以称为“读取数据RDATA”。输
入/输出感测放大器166可以从通过行解码器163和列解码器164选择的至少一个存储器单
元感测通过输入/输出线IO和互补输入/输出线IOB输出的数据。输入/输出感测放大器166
可以通过以差分方式感测输入/输出线IO和互补输入/输出线IOB的电压电平来确定数据的
逻辑状态。输入/输出感测放大器166可以将感测的数据提供给DQ缓冲器167。输入/输出感
测放大器166可以设置在第一半导体芯片110和/或第二半导体芯片120处。例如，输入/输出
感测放大器166可以仅设置在第一半导体芯片110和第二半导体芯片120中的任何一个处。
再例如，输入/输出感测放大器166的子电路可以分布在和设置在第一半导体芯片110和第
二半导体芯片120处。
入/输出感测放大器166可以从通过行解码器163和列解码器164选择的至少一个存储器单
元感测通过输入/输出线IO和互补输入/输出线IOB输出的数据。输入/输出感测放大器166
可以通过以差分方式感测输入/输出线IO和互补输入/输出线IOB的电压电平来确定数据的
逻辑状态。输入/输出感测放大器166可以将感测的数据提供给DQ缓冲器167。输入/输出感
测放大器166可以设置在第一半导体芯片110和/或第二半导体芯片120处。例如，输入/输出
感测放大器166可以仅设置在第一半导体芯片110和第二半导体芯片120中的任何一个处。
再例如，输入/输出感测放大器166的子电路可以分布在和设置在第一半导体芯片110和第
二半导体芯片120处。
[0053] 在命令解码器161的控制下，DQ缓冲器167可以接收从输入/输出感测放大器166提供的数据，并且可以将数据作为读取数据输出到外部装置。DQ缓冲器167可以基于上述方式
的DDR接口将数据输出到外部装置。尽管在图4中未示出，但是第二逻辑电路160还可以将该
数据与数据选通信号DQS一起输出到外部装置。
的DDR接口将数据输出到外部装置。尽管在图4中未示出，但是第二逻辑电路160还可以将该
数据与数据选通信号DQS一起输出到外部装置。
[0054] 电压生成器168可以基于来自外部的电源电压VDD和VSS产生用于驱动存储器单元阵列170的电压。例如，所述电压可以包括高于电源电压VDD的高电压VPP和低于电源电压
VSS的低电压VBB2。电压VPP和VBB2可以用于选择或取消选择字线。电压生成器168还可以产
生用于对设置在存储器单元阵列170中的各种线进行预充电的电压VBLP。
VSS的低电压VBB2。电压VPP和VBB2可以用于选择或取消选择字线。电压生成器168还可以产
生用于对设置在存储器单元阵列170中的各种线进行预充电的电压VBLP。
[0055] 至少如图4中所示，存储器单元阵列170可以包括沿着行方向和列方向以矩阵形式布置的多个存储器单元。存储器单元阵列170可以被划分为多个存储体。多个存储器单元中
的每个存储器单元可以连接到一条字线WL和一条位线BL。因此，存储器单元阵列170可以包
括连接到多个存储器单元MC的多条字线WL和多条位线BL。存储器单元阵列170的多个存储
器单元MC中的每个存储器单元MC可以包括DRAM单元，DRAM单元包括连接到一条字线WL和一
条位线BL的一个晶体管以及连接到晶体管的电容器。因此，存储器单元阵列170可以是DRAM
单元阵列。当然，存储器单元MC可以是SRAM单元、TRAM单元、闪存单元、PRAM单元、MRAM单元、
ReRAM单元或FRAM单元。如上所述，存储器单元阵列170可以在第一半导体芯片110处实现并
设置在第一半导体芯片110处。
的每个存储器单元可以连接到一条字线WL和一条位线BL。因此，存储器单元阵列170可以包
括连接到多个存储器单元MC的多条字线WL和多条位线BL。存储器单元阵列170的多个存储
器单元MC中的每个存储器单元MC可以包括DRAM单元，DRAM单元包括连接到一条字线WL和一
条位线BL的一个晶体管以及连接到晶体管的电容器。因此，存储器单元阵列170可以是DRAM
单元阵列。当然，存储器单元MC可以是SRAM单元、TRAM单元、闪存单元、PRAM单元、MRAM单元、
ReRAM单元或FRAM单元。如上所述，存储器单元阵列170可以在第一半导体芯片110处实现并
设置在第一半导体芯片110处。
[0056] 图5是详细示出图4的存储器单元阵列的示图。如图4中所示并且如图5中进一步所示，存储器单元阵列170可以包括多个存储器单元MC。存储器单元阵列170的存储器单元MC
可以被划分为多个存储阵列片(mat)MAT。如上面参照图4所示并且如图5中进一步所示，存
储器单元阵列170可以包括连接到多个存储器单元MC的多条字线WL和多条位线BL。如图5中
进一步所示，存储器单元阵列170可以包括连接到多条位线BL的多条列选择线CSL和被配置
为将从ADC 152输出的数据发送到多个存储器单元MC的多条输入/输出线IO。连接到存储器
单元MC的字线WL和位线BL、连接到位线BL的列选择线CSL、用于将数据发送到存储器单元MC
或从存储器单元MC读取数据的输入/输出线IO和互补输入/输出线IOB可以布置在存储器单
元阵列170中。
可以被划分为多个存储阵列片(mat)MAT。如上面参照图4所示并且如图5中进一步所示，存
储器单元阵列170可以包括连接到多个存储器单元MC的多条字线WL和多条位线BL。如图5中
进一步所示，存储器单元阵列170可以包括连接到多条位线BL的多条列选择线CSL和被配置
为将从ADC 152输出的数据发送到多个存储器单元MC的多条输入/输出线IO。连接到存储器
单元MC的字线WL和位线BL、连接到位线BL的列选择线CSL、用于将数据发送到存储器单元MC
或从存储器单元MC读取数据的输入/输出线IO和互补输入/输出线IOB可以布置在存储器单
元阵列170中。
[0057] 连接到字线WL和位线BL的存储器单元可以设置在每个存储阵列片处。设置有位线BL的存储阵列片和设置有互补位线BLB的存储阵列片可以彼此不同(即，开放位线结构)。存
储阵列片MAT可以沿着字线WL延伸的方向(或者布置列选择线CSL的方向(即，行方向))布
置。子字线驱动器SWD可以插置在沿着行方向布置的存储阵列片MAT之间。子字线驱动器SWD
可以驱动相邻存储阵列片MAT的字线WL。存储阵列片MAT可以沿着位线BL、互补位线BLB或列
选择线CSL延伸的方向(或者布置字线WL的方向(即，列方向))布置。位线感测放大器BLSA和
开关SW可以被插置在沿着列方向布置的存储阵列片MAT之间。
储阵列片MAT可以沿着字线WL延伸的方向(或者布置列选择线CSL的方向(即，行方向))布
置。子字线驱动器SWD可以插置在沿着行方向布置的存储阵列片MAT之间。子字线驱动器SWD
可以驱动相邻存储阵列片MAT的字线WL。存储阵列片MAT可以沿着位线BL、互补位线BLB或列
选择线CSL延伸的方向(或者布置字线WL的方向(即，列方向))布置。位线感测放大器BLSA和
开关SW可以被插置在沿着列方向布置的存储阵列片MAT之间。
[0058] 位线感测放大器BLSA可以基于激活命令或刷新命令在行解码器163的控制下感测和放大位线BL的电压与互补位线BLB的电压之间的差。在列解码器164基于读取命令或写入
命令选择列选择线CSL的情况下，可以根据列选择线CSL上的信号接通或断开开关SW。当与
列地址CADD对应的开关SW接通时，输入/输出线IO和位线BL可以电连接，并且互补输入/输
出线IOB和互补位线BLB可以电连接。当然，根据数据扰频，互补输入/输出线IOB和位线BL可
以电连接，并且输入/输出线IO和互补位线BLB可以电连接。
命令选择列选择线CSL的情况下，可以根据列选择线CSL上的信号接通或断开开关SW。当与
列地址CADD对应的开关SW接通时，输入/输出线IO和位线BL可以电连接，并且互补输入/输
出线IOB和互补位线BLB可以电连接。当然，根据数据扰频，互补输入/输出线IOB和位线BL可
以电连接，并且输入/输出线IO和互补位线BLB可以电连接。
[0059] 在写入操作中，输入/输出驱动器165可以通过输入/输出线IO、互补输入/输出线IOB、位线BL和互补位线BLB将数据写入到存储器单元MC。可以通过输入/输出线IO和互补输
入/输出线IOB将从ADC 152输出的数据的位中的任何一位存储到存储器单元阵列170。在读
取操作中，输入/输出感测放大器166可以读取通过位线BL、互补位线BLB、输入/输出线IO和
互补输入/输出线IOB输出的数据。例如，基于由位线感测放大器BLSA放大的电压差驱动输
入/输出线IO和互补输入/输出线IOB的局部感测放大器LSA还可以被插置在沿着列方向布
置的存储阵列片MAT之间。输入/输出线IO和互补输入/输出线IOB可以用于与沿着列方向布
置的存储阵列片MAT相关联的数据输入/输出，并且可以由沿着列方向布置的存储阵列片
MAT共享。
入/输出线IOB将从ADC 152输出的数据的位中的任何一位存储到存储器单元阵列170。在读
取操作中，输入/输出感测放大器166可以读取通过位线BL、互补位线BLB、输入/输出线IO和
互补输入/输出线IOB输出的数据。例如，基于由位线感测放大器BLSA放大的电压差驱动输
入/输出线IO和互补输入/输出线IOB的局部感测放大器LSA还可以被插置在沿着列方向布
置的存储阵列片MAT之间。输入/输出线IO和互补输入/输出线IOB可以用于与沿着列方向布
置的存储阵列片MAT相关联的数据输入/输出，并且可以由沿着列方向布置的存储阵列片
MAT共享。
[0060] 在一些示例实施例中，存储器单元MC的数量(“量”)、位线感测放大器BLSA的数量、开关SW的数量、位线BL的数量、互补位线BLB的数量、列选择线CSL的数量、输入/输出线IO的
数量以及互补输入/输出线IOB的数量不限于图5的示例。此外，由一条列选择线CSL选择的
位线BL(或互补位线BLB)的数量可以是至少一条或更多条(例如，4条、8条等)。与沿着列方
向布置的存储阵列片MAT对应的输入/输出线IO(或互补输入/输出线IOB)的数量可以根据
可以由一条列选择线CSL选择的位线BL的数量来确定。
数量以及互补输入/输出线IOB的数量不限于图5的示例。此外，由一条列选择线CSL选择的
位线BL(或互补位线BLB)的数量可以是至少一条或更多条(例如，4条、8条等)。与沿着列方
向布置的存储阵列片MAT对应的输入/输出线IO(或互补输入/输出线IOB)的数量可以根据
可以由一条列选择线CSL选择的位线BL的数量来确定。
[0061] 在一些示例实施例中，可以基于第一半导体芯片110的面积、像素阵列140的面积、使用外部装置预先定义的协议等来确定存储器单元MC的数量。可以基于存储器单元MC的数
量来确定行地址RADD的范围和列地址CADD的范围。例如，可以根据列地址CADD的范围来确
定连接到一条字线WL的存储器单元MC的数量(即，页大小)。
量来确定行地址RADD的范围和列地址CADD的范围。例如，可以根据列地址CADD的范围来确
定连接到一条字线WL的存储器单元MC的数量(即，页大小)。
[0062] 在一些示例实施例中，存储阵列片MAT的数量不限于图5的示例。例如，与一个帧单元对应的数据可以被存储到图5中所示的存储器单元阵列170。此外，存储器单元阵列170还
可以包括任何其他存储阵列片，并且存储器单元阵列170可以沿着行方向或列方向延伸。例
如，第一半导体芯片110可以包括多个存储器单元阵列，其中，存储器单元阵列170是“第一”
存储器单元阵列，并且第一半导体芯片110还包括可以与第一半导体芯片110中的存储器单
元阵列170相邻的扩展的存储器单元阵列172(在此也称为“第二”存储器单元阵列)。扩展的
存储器单元阵列172和存储器单元阵列170均可以是DRAM单元阵列。与一个帧单元对应的任
何其他数据还可以被存储到扩展的存储器单元阵列172。命令解码器161、地址缓冲器162、
行解码器163或命令解码器161可以基于其中存储器单元阵列170的行地址范围或列地址范
围被扩展的地址范围控制存储器单元阵列170和扩展的存储器单元阵列172，因此，命令解
码器161、地址缓冲器162、行解码器163或命令解码器161可以将数据存储到存储器单元阵
列170和/或扩展的存储器单元阵列172。
可以包括任何其他存储阵列片，并且存储器单元阵列170可以沿着行方向或列方向延伸。例
如，第一半导体芯片110可以包括多个存储器单元阵列，其中，存储器单元阵列170是“第一”
存储器单元阵列，并且第一半导体芯片110还包括可以与第一半导体芯片110中的存储器单
元阵列170相邻的扩展的存储器单元阵列172(在此也称为“第二”存储器单元阵列)。扩展的
存储器单元阵列172和存储器单元阵列170均可以是DRAM单元阵列。与一个帧单元对应的任
何其他数据还可以被存储到扩展的存储器单元阵列172。命令解码器161、地址缓冲器162、
行解码器163或命令解码器161可以基于其中存储器单元阵列170的行地址范围或列地址范
围被扩展的地址范围控制存储器单元阵列170和扩展的存储器单元阵列172，因此，命令解
码器161、地址缓冲器162、行解码器163或命令解码器161可以将数据存储到存储器单元阵
列170和/或扩展的存储器单元阵列172。
[0063] 在一些示例实施例中，输入/输出驱动器165的数量(“量”)、输入/输出感测放大器166的数量(“量”)以及输入/输出线IO和互补输入/输出线IOB的对的数量(“量”)可以基于
ADC 152的分辨率来确定，从ADC 152输出的数据的位的数量(“量”)、图像传感器10支持的
HDR以及上述数量(“量”)可以是至少一个或更多个。多条输入/输出线IO的数量可以基于数
据的位的数量。列解码器164可以基于ADC 152的分辨率、从ADC 152输出的数据的位的数量
以及图像传感器10支持的HDR并行地或同时(“同时地”)激活至少两条列选择线CSL，使得由
ADC 152输出的数据被存储到存储器单元阵列170。当至少两条列选择线CSL被激活时，至少
两个输入/输出驱动器165或至少两个输入/输出感测放大器166可以并行或同时操作。在一
些示例实施例中，第二半导体芯片120可以通过输入/输出线IO和互补输入/输出线IOB将基
于由ADC 152转换的数字信号的数据的一位或更多位并行地存储到存储器单元阵列170。
ADC 152的分辨率来确定，从ADC 152输出的数据的位的数量(“量”)、图像传感器10支持的
HDR以及上述数量(“量”)可以是至少一个或更多个。多条输入/输出线IO的数量可以基于数
据的位的数量。列解码器164可以基于ADC 152的分辨率、从ADC 152输出的数据的位的数量
以及图像传感器10支持的HDR并行地或同时(“同时地”)激活至少两条列选择线CSL，使得由
ADC 152输出的数据被存储到存储器单元阵列170。当至少两条列选择线CSL被激活时，至少
两个输入/输出驱动器165或至少两个输入/输出感测放大器166可以并行或同时操作。在一
些示例实施例中，第二半导体芯片120可以通过输入/输出线IO和互补输入/输出线IOB将基
于由ADC 152转换的数字信号的数据的一位或更多位并行地存储到存储器单元阵列170。
[0064] 图6是其中安装有图1的图像传感器的封装的截面图。可以通过使用粘合层12将图像传感器10安装在封装基底11上。例如，封装基底11可以是印刷电路板(PCB)。粘合层12可
以是环氧树脂、硅材料的绝缘层或带。导电图案可以设置在封装基底11的上表面和下表面
上。一些导电图案可以连接到设置在封装基底11的下表面上的焊盘13。用于与外部装置电
连接的外部端子14可以附连到焊盘13。此外，一些导电图案可以连接到设置在封装基底11
的上表面上的焊盘(未示出)。
以是环氧树脂、硅材料的绝缘层或带。导电图案可以设置在封装基底11的上表面和下表面
上。一些导电图案可以连接到设置在封装基底11的下表面上的焊盘13。用于与外部装置电
连接的外部端子14可以附连到焊盘13。此外，一些导电图案可以连接到设置在封装基底11
的上表面上的焊盘(未示出)。
[0065] 例如，外部装置可以通过外部端子14、焊盘13和封装基底11与第一半导体芯片110和第二半导体芯片120通信。封装基底11可以通过以下方案电连接到第一半导体芯片110和
第二半导体芯片120：硅通孔(TSV)、背过孔堆叠(BVS)、导电图案的接触件或引线键合。
第二半导体芯片120：硅通孔(TSV)、背过孔堆叠(BVS)、导电图案的接触件或引线键合。
[0066] 图像传感器10可以具有面向封装基底11的第一表面10a和与第一表面10a相对的第二表面10b。图像传感器10可以包括竖直地堆叠在封装基底11上的第二半导体芯片120和
竖直地堆叠在第二半导体芯片120上的第一半导体芯片110。例如，第一半导体芯片110和第
二半导体芯片120可以在晶圆级彼此物理地和电气地组合。
竖直地堆叠在第二半导体芯片120上的第一半导体芯片110。例如，第一半导体芯片110和第
二半导体芯片120可以在晶圆级彼此物理地和电气地组合。
[0067] 微透镜ML可以设置在图像传感器10的第二表面10b上。例如，在俯视图中，微透镜ML可以设置得与像素阵列140重叠。在一些示例实施例中，微透镜ML可以设置得不与存储器
单元阵列170重叠。再例如，在俯视图中，微透镜ML可以设置得与存储器单元阵列170重叠。
单元阵列170重叠。再例如，在俯视图中，微透镜ML可以设置得与存储器单元阵列170重叠。
[0068] 支架(holder)18可以被设置在封装基底11上并且可以围绕图像传感器10。透明基底19可以设置在支架18上。透明基底19可以与图像传感器10竖直地间隔开。例如，第一半导
体芯片110可以设置得相比于靠近封装基底11更靠近透明基底19，第二半导体芯片120可以
设置得相比于靠近透明基底19更靠近封装基底11。
体芯片110可以设置得相比于靠近封装基底11更靠近透明基底19，第二半导体芯片120可以
设置得相比于靠近透明基底19更靠近封装基底11。
[0069] 在一些示例实施例中，可以通过使用各种半导体封装来安装图像传感器10。例如，可以通过使用下面的封装来安装图像传感器10：诸如，层叠封装(PoP)、球栅阵列(BGA)、芯
片级封装(CSP)、带引线的塑料芯片载体(PLCC)、塑料双列直插式封装(PDIP)、华夫裸片封
装(die in waffle pack)、晶圆形式的裸片、板上芯片(COB)、陶瓷双列直插式封装
(CERDIP)、公制四方扁平扁平封装(MQFP)、薄四方扁平封装(TQFP)、小外形集成电路
(SOIC)、收缩型小外形封装(SSOP)、薄小外形封装(TSOP)、系统级封装(SIP)、多芯片封装
(MCP)、晶圆级制造封装(WFP)和晶圆级处理堆叠封装(WSP)等。
片级封装(CSP)、带引线的塑料芯片载体(PLCC)、塑料双列直插式封装(PDIP)、华夫裸片封
装(die in waffle pack)、晶圆形式的裸片、板上芯片(COB)、陶瓷双列直插式封装
(CERDIP)、公制四方扁平扁平封装(MQFP)、薄四方扁平封装(TQFP)、小外形集成电路
(SOIC)、收缩型小外形封装(SSOP)、薄小外形封装(TSOP)、系统级封装(SIP)、多芯片封装
(MCP)、晶圆级制造封装(WFP)和晶圆级处理堆叠封装(WSP)等。
[0070] 图7是示出如何设置图1的图像传感器的像素阵列、存储器单元阵列、第一逻辑电路、ADC和第二逻辑电路的示图。图像传感器10的第一半导体芯片110和第二半导体芯片120
可以彼此竖直堆叠。虽然在图7中示出了第一半导体芯片110的尺寸与第二半导体芯片120
的尺寸相同的示例，但是第一半导体芯片110与第二半导体芯片120的尺寸可以不同。如上
所述，像素阵列140和存储器单元阵列170可以设置在第一半导体芯片110中。第一逻辑电路
150、ADC 152和第二逻辑电路160可以设置在第二半导体芯片120中。当然，第二逻辑电路
160的一些组件可以设置在第一半导体芯片110中。
可以彼此竖直堆叠。虽然在图7中示出了第一半导体芯片110的尺寸与第二半导体芯片120
的尺寸相同的示例，但是第一半导体芯片110与第二半导体芯片120的尺寸可以不同。如上
所述，像素阵列140和存储器单元阵列170可以设置在第一半导体芯片110中。第一逻辑电路
150、ADC 152和第二逻辑电路160可以设置在第二半导体芯片120中。当然，第二逻辑电路
160的一些组件可以设置在第一半导体芯片110中。
[0071] 至少如图7中所示，像素阵列140可以设置在第一半导体芯片110的第一区域Area1中，存储器单元阵列170可以设置在第一半导体芯片110的第二区域Area2中，其中，第二区
域与第一区域分开。因此，包括在如在此所述的存储器单元阵列170中的元件还可以被理解
为被包括在第二区域中。第一区域和第二区域可以是第一半导体芯片110的互斥的单独的
区域。第一区域和第二区域除了是第一半导体芯片110的单独的区域之外还可以在尺寸和/
或形状上彼此不同。第一区域可以大于第二区域。第二逻辑电路160的一些组件或将第一半
导体芯片110电连接到第二半导体芯片120的路径700(例如，“导电图案”)可以设置在与第
一区域和第二区域分开的第三区域Area3中。第三区域可以小于第二区域。例如，图1的路径
181和182可以设置在第一半导体芯片110的第一区域或第三区域与第二半导体芯片120之
间。图1的路径181和182中的至少一条或全部可以包括在路径700中。图1的路径183可以设
置在第一半导体芯片110的第二区域或第三区域与第二半导体芯片120之间。图1的路径183
中的至少一条或全部可以包括在路径700中。第三区域可以与第一区域和第二区域分开。第
三区域以及第一区域和第二区域可以是第一半导体芯片110的互斥的单独的区域。将第一
半导体芯片110电连接到第二半导体芯片120的路径700可以形成在第一半导体芯片的第三
区域和第二半导体芯片120的在俯视图中与第三区域重叠(沿着竖直方向与第三区域重叠)
的区域之间。例如，第二逻辑电路160用于控制存储器单元阵列170的信号或者根据基于在
第一逻辑电路150的控制下从像素阵列140输出的模拟信号的转换在ADC 152产生的数字信
号而从ADC 152输出的数据可以通过上述路径700从第二半导体芯片120发送到第一半导体
芯片110。因此，图像传感器10可以被配置为使数据能够通过一条或多条路径700(“导线”)
从第二半导体芯片120被发送到第一半导体芯片110。虽然参照多条路径700描述图7的实施
例，但是将理解，在一些示例实施例中，可以存在连接第一半导体芯片110的第三区域和第
二半导体芯片120的区域的单条路径(“导线”)。
域与第一区域分开。因此，包括在如在此所述的存储器单元阵列170中的元件还可以被理解
为被包括在第二区域中。第一区域和第二区域可以是第一半导体芯片110的互斥的单独的
区域。第一区域和第二区域除了是第一半导体芯片110的单独的区域之外还可以在尺寸和/
或形状上彼此不同。第一区域可以大于第二区域。第二逻辑电路160的一些组件或将第一半
导体芯片110电连接到第二半导体芯片120的路径700(例如，“导电图案”)可以设置在与第
一区域和第二区域分开的第三区域Area3中。第三区域可以小于第二区域。例如，图1的路径
181和182可以设置在第一半导体芯片110的第一区域或第三区域与第二半导体芯片120之
间。图1的路径181和182中的至少一条或全部可以包括在路径700中。图1的路径183可以设
置在第一半导体芯片110的第二区域或第三区域与第二半导体芯片120之间。图1的路径183
中的至少一条或全部可以包括在路径700中。第三区域可以与第一区域和第二区域分开。第
三区域以及第一区域和第二区域可以是第一半导体芯片110的互斥的单独的区域。将第一
半导体芯片110电连接到第二半导体芯片120的路径700可以形成在第一半导体芯片的第三
区域和第二半导体芯片120的在俯视图中与第三区域重叠(沿着竖直方向与第三区域重叠)
的区域之间。例如，第二逻辑电路160用于控制存储器单元阵列170的信号或者根据基于在
第一逻辑电路150的控制下从像素阵列140输出的模拟信号的转换在ADC 152产生的数字信
号而从ADC 152输出的数据可以通过上述路径700从第二半导体芯片120发送到第一半导体
芯片110。因此，图像传感器10可以被配置为使数据能够通过一条或多条路径700(“导线”)
从第二半导体芯片120被发送到第一半导体芯片110。虽然参照多条路径700描述图7的实施
例，但是将理解，在一些示例实施例中，可以存在连接第一半导体芯片110的第三区域和第
二半导体芯片120的区域的单条路径(“导线”)。
[0072] 在一些示例实施例中，垫(pad，或称为“焊盘”)(未示出)还可以设置在第一半导体芯片110的边缘。电连接第一半导体芯片110和第二半导体芯片120的路径700还可以插置在
设置在边缘处的垫所放置的区域和第二半导体芯片120的在俯视图中与上述区域重叠的区
域之间。
设置在边缘处的垫所放置的区域和第二半导体芯片120的在俯视图中与上述区域重叠的区
域之间。
[0073] 第一逻辑电路150、ADC 152和第二逻辑电路160可以设置在第二半导体芯片120的第四区域Area4中。第四区域可以指第二半导体芯片120的整个区域。例如，第一逻辑电路
150和ADC 152可以设置在第四区域的在俯视图中与第一半导体芯片110的第一区域重叠的
区域中。第二逻辑电路160可以设置在第四区域的在俯视图中与第一半导体芯片110的第二
区域和第三区域重叠的区域中。当然，第一逻辑电路150和ADC 152的一些组件可以设置在
第四区域的在俯视图中与第一半导体芯片110的第二区域和第三区域重叠的区域中。第二
逻辑电路160的一些组件可以设置在第四区域的在俯视图中与第一半导体芯片110的第一
区域重叠的区域中。
150和ADC 152可以设置在第四区域的在俯视图中与第一半导体芯片110的第一区域重叠的
区域中。第二逻辑电路160可以设置在第四区域的在俯视图中与第一半导体芯片110的第二
区域和第三区域重叠的区域中。当然，第一逻辑电路150和ADC 152的一些组件可以设置在
第四区域的在俯视图中与第一半导体芯片110的第二区域和第三区域重叠的区域中。第二
逻辑电路160的一些组件可以设置在第四区域的在俯视图中与第一半导体芯片110的第一
区域重叠的区域中。
[0074] 图8是沿着图7中的线I‑I’和线II‑II’截取的图像传感器的截面图。图像传感器10可以包括第一半导体芯片110、第二半导体芯片120和插入层130。第一半导体芯片110可以
通过使用插入层130而竖直地堆叠在第二半导体芯片120上。插入层130可以插置在第一半
导体芯片110与第二半导体芯片120之间。
通过使用插入层130而竖直地堆叠在第二半导体芯片120上。插入层130可以插置在第一半
导体芯片110与第二半导体芯片120之间。
[0075] 第一半导体芯片110可以包括彼此分开的第一区域和第二区域。包括像素的像素阵列140可以设置在第一区域中。包括存储器单元(例如，DRAM单元)的存储器单元阵列170
可以设置在第二区域中。首先，将给出关于第一半导体芯片110的第一区域的描述。
可以设置在第二区域中。首先，将给出关于第一半导体芯片110的第一区域的描述。
[0076] 第一半导体芯片110可以包括第一基底111、形成在第一基底111处的光电转换器件PCD、浮置扩散区域FDA和读出电路器件RCX。第一基底111可以是掺杂有杂质的p型半导体
基底(例如，硅基底、锗基底或硅锗基底)。第一基底111可以包括彼此相对的第一表面111a
和第二表面111b。第二表面111b可以是参照图6描述的第二表面10b。
基底(例如，硅基底、锗基底或硅锗基底)。第一基底111可以包括彼此相对的第一表面111a
和第二表面111b。第二表面111b可以是参照图6描述的第二表面10b。
[0077] 读出电路器件RCX可以设置在第一基底111的第一表面111a上。读出电路器件RCX可以包括发送或放大与入射光对应的电信号(例如，光电荷)的晶体管(例如，图3的传输晶
体管TX、复位晶体管RX、驱动晶体管DX和选择晶体管SX)。
体管TX、复位晶体管RX、驱动晶体管DX和选择晶体管SX)。
[0078] 每个光电转换器件PCD可以包括光电二极管。光电转换器件PCD可以形成在第一基底111中。光电转换器件PCD可以产生与入射光对应的光电荷。例如，可以在每个光电转换器
件PCD处产生基于入射光的电子‑空穴对。光电转换器件PCD可以掺杂有杂质，以具有与第一
基底111不同的导电类型(例如，n型)。
件PCD处产生基于入射光的电子‑空穴对。光电转换器件PCD可以掺杂有杂质，以具有与第一
基底111不同的导电类型(例如，n型)。
[0079] 滤色器CF和微透镜ML可以设置在第一基底111的第二表面111b上，用于将入射光提供给光电转换器件PCD。滤色器CF可以分别设置在光电转换器件PCD上。滤色器CF可以以
矩阵形式布置来配置滤色器阵列。例如，滤色器阵列可以包括由红色滤色器、绿色滤色器和
蓝色滤色器组成的拜耳图案(Bayer pattern)。每个滤色器CF可以是红色滤色器、绿色滤色
器和蓝色滤色器中的一个。再例如，滤色器阵列可以包括由黄色滤色器、品红色滤色器和青
色滤色器组成的拜耳图案。每个滤色器CF可以是黄色滤色器、品红色滤色器和青色滤色器
中的一个。
矩阵形式布置来配置滤色器阵列。例如，滤色器阵列可以包括由红色滤色器、绿色滤色器和
蓝色滤色器组成的拜耳图案(Bayer pattern)。每个滤色器CF可以是红色滤色器、绿色滤色
器和蓝色滤色器中的一个。再例如，滤色器阵列可以包括由黄色滤色器、品红色滤色器和青
色滤色器组成的拜耳图案。每个滤色器CF可以是黄色滤色器、品红色滤色器和青色滤色器
中的一个。
[0080] 微透镜ML可以分别设置在滤色器CF上。每个微透镜ML可以调节入射光的路径，使得入射到微透镜ML的光聚焦在相应的光电转换器件PCD上。微透镜ML可以以矩阵形式布置
来配置微透镜阵列。
来配置微透镜阵列。
[0081] 抗反射层112可以插置在第一基底111的第二表面111b与滤色器CF之间。抗反射层112可以防止入射光从第一基底111的第二表面111b反射。例如，抗反射层112可以具有其中
不同反射指数的材料交替堆叠的多层结构。随着不同反射指数的堆叠的材料的数量增加，
抗反射层112的介电常数可以增大。
不同反射指数的材料交替堆叠的多层结构。随着不同反射指数的堆叠的材料的数量增加，
抗反射层112的介电常数可以增大。
[0082] 上绝缘层113、116、117和118可以堆叠在第一基底111的第一表面111a上。上绝缘层的数量不限于图8的示例。上绝缘层113、116、117和118可以包括氧化硅材料。布线IL和通
孔VI可以设置在上绝缘层113、116、117和118中。通孔VI可以竖直地连接布线IL。例如，第一
半导体芯片110的布线IL可以电连接到读出电路器件RCX。
孔VI可以设置在上绝缘层113、116、117和118中。通孔VI可以竖直地连接布线IL。例如，第一
半导体芯片110的布线IL可以电连接到读出电路器件RCX。
[0083] 第一半导体芯片110的光电转换器件PCD可以响应于穿过第一基底111的第二表面111b的入射光而产生光电荷。也就是说，根据发明构思的一些示例实施例的图像传感器10
可以是背照式图像传感器(BIS)。下面，将给出关于第一半导体芯片110的第二区域的描述。
第一区域和第二区域二者可以通过使用同一基底(即，第一基底111)来形成。
可以是背照式图像传感器(BIS)。下面，将给出关于第一半导体芯片110的第二区域的描述。
第一区域和第二区域二者可以通过使用同一基底(即，第一基底111)来形成。
[0084] 限定有源区ACT的器件隔离层ST可以设置在第一半导体芯片110的第二区域中。例如，器件隔离层ST可以包括氧化硅层、氮化硅层或氮氧化硅层。器件隔离层ST可以使有源区
ACT分开。此外，器件隔离层ST可以形成在第一区域与第二区域之间，并且可以使第一区域
与第二区域分开。
ACT分开。此外，器件隔离层ST可以形成在第一区域与第二区域之间，并且可以使第一区域
与第二区域分开。
[0085] 与有源区ACT交叉的栅极线GL可以设置在第一基底111中。栅极线GL可以掩埋在第一基底111中。栅极线GL可以包括导电材料。例如，导电材料可以是掺杂半导体材料(例如，
掺杂硅或掺杂锗)、导电金属氮化物材料(例如，氮化钛或氮化钽)、金属材料(例如，钨、钛或
钽)和金属半导体化合物(例如，硅化钨、硅化钴或硅化钛)中的任何一种。栅极绝缘图案GI
可以设置在每条栅极线GL与有源区ACT之间。例如，栅极绝缘图案GI可以包括氧化硅层、氮
化硅层或氮氧化硅层。
掺杂硅或掺杂锗)、导电金属氮化物材料(例如，氮化钛或氮化钽)、金属材料(例如，钨、钛或
钽)和金属半导体化合物(例如，硅化钨、硅化钴或硅化钛)中的任何一种。栅极绝缘图案GI
可以设置在每条栅极线GL与有源区ACT之间。例如，栅极绝缘图案GI可以包括氧化硅层、氮
化硅层或氮氧化硅层。
[0086] 第一覆盖图案CP1可以设置在每条栅极线GL的上表面上。第一覆盖图案CP1的上表面可以与第一基底111的第一表面111a处于基本同一平面(例如，制造公差和/或材料公差
内的同一平面)。例如，第一覆盖图案CP1可以包括氮化硅层或氮氧化硅层。
内的同一平面)。例如，第一覆盖图案CP1可以包括氮化硅层或氮氧化硅层。
[0087] 第一杂质区SD1和一对第二杂质区SD2可以设置在每个有源区ACT中。一对第二杂质区SD2可以相对于第一杂质区SD1彼此间隔开。第一杂质区SD1可以设置在彼此相邻的一
对栅极线GL之间的有源区ACT中。第二杂质区SD2可以设置在有源区ACT中以及该对栅极线
GL的相对两侧。第二杂质区SD2可以相对于一对栅极线GL彼此间隔开。第一杂质区SD1的导
电类型可以与第二杂质区SD2的导电类型基本相同(例如，在制造公差和/或材料公差内相
同)。
对栅极线GL之间的有源区ACT中。第二杂质区SD2可以设置在有源区ACT中以及该对栅极线
GL的相对两侧。第二杂质区SD2可以相对于一对栅极线GL彼此间隔开。第一杂质区SD1的导
电类型可以与第二杂质区SD2的导电类型基本相同(例如，在制造公差和/或材料公差内相
同)。
[0088] 覆盖有源区ACT的上绝缘层114可以设置在第一基底111的第一表面111a上。上绝缘层114可以包括氧化硅层或氮氧化硅层。
[0089] 位线BL可以设置在上绝缘层114中。每条位线BL可以电连接到第一杂质区SD1。例如，位线BL可以包括掺杂半导体材料、导电金属氮化物材料、金属材料和金属氧化物化合物
中的任何一种。第二覆盖图案CP2可以设置在每条位线BL的上表面上。例如，第二覆盖图案
CP2可以包括氮化硅层或氮氧化硅层。
中的任何一种。第二覆盖图案CP2可以设置在每条位线BL的上表面上。例如，第二覆盖图案
CP2可以包括氮化硅层或氮氧化硅层。
[0090] 第一接触件CT1和接合垫(landing pad，或称为“接垫”)LP可以设置在上绝缘层114中。每个接合垫LP可以设置在第一接触件CT1中的相应的一个上。第一接触件CT1可以电
连接到第二杂质区SD2。第一接触件CT1和接合垫LP可以包括导电材料(诸如，掺杂硅材料或
金属材料)。
连接到第二杂质区SD2。第一接触件CT1和接合垫LP可以包括导电材料(诸如，掺杂硅材料或
金属材料)。
[0091] 至少一个电容器CAP可以设置在上绝缘层114上。电容器CAP可以包括第一电极LEL1、第二电极LEL2和插置在第一电极LEL1与第二电极LEL2之间的介电层DIL。第一电极
LEL1可以分别设置在接合垫LP上。每个第一电极LEL1可以通过接合垫LP和第一接触件CT1
电连接到第二杂质区SD2。在俯视图中，第一电极LEL1可以以锯齿的形式布置或成行布置。
LEL1可以分别设置在接合垫LP上。每个第一电极LEL1可以通过接合垫LP和第一接触件CT1
电连接到第二杂质区SD2。在俯视图中，第一电极LEL1可以以锯齿的形式布置或成行布置。
[0092] 每个第一电极LEL1可以以具有底部和从底部竖直延伸的侧壁的圆柱体(或杯)的形式实现。每个第一电极LEL1的底部和侧壁可以具有基本相同的厚度(例如，在制造公差
和/或材料公差内的相同的厚度)。第一电极LEL1的水平直径可以彼此基本相同(例如，在制
造公差和/或材料公差内相同)。
和/或材料公差内的相同的厚度)。第一电极LEL1的水平直径可以彼此基本相同(例如，在制
造公差和/或材料公差内相同)。
[0093] 第一电极LEL1可以包括掺杂半导体材料、导电金属氮化物材料、金属材料和金属氧化物化合物中的任何一种。例如，第一电极LEL1可以包括金属氮化物层，诸如，氮化钛
(TiN)层、氮化硅钛(TiSiN)层、氮化铝钛(TiAlN)层、氮化钽(TaN)层、氮化硅钽(TaSiN)层、
氮化铝钽(TaAlN)层和氮化钨(WN)层。
(TiN)层、氮化硅钛(TiSiN)层、氮化铝钛(TiAlN)层、氮化钽(TaN)层、氮化硅钽(TaSiN)层、
氮化铝钽(TaAlN)层和氮化钨(WN)层。
[0094] 介电层DIL可以以均匀的厚度设置在第一电极LEL1的表面上。例如，介电层DIL可以包括高k材料，诸如，HfO2、ZrO2、Al2O3、La2O3、Ta2O3或TiO2。
[0095] 第二电极LEL2可以设置在介电层DIL上。第二电极LEL2可以覆盖多个第一电极LEL1，介电层DIL介于第二电极LEL2与第一电极LEL1之间。第二电极LEL2的一部分可以填充
圆柱体形式(或杯形式)的第一电极LEL1的内部。第二电极LEL2可以包括掺杂半导体材料、
导电金属氮化物材料、金属材料和金属氧化物化合物中的任何一种。例如，第二电极LEL2可
以具有金属氮化物层和半导体层被顺序地堆叠的结构。
圆柱体形式(或杯形式)的第一电极LEL1的内部。第二电极LEL2可以包括掺杂半导体材料、
导电金属氮化物材料、金属材料和金属氧化物化合物中的任何一种。例如，第二电极LEL2可
以具有金属氮化物层和半导体层被顺序地堆叠的结构。
[0096] 上绝缘层115、116、117和118可以堆叠在电容器CAP上。可以设置穿过上绝缘层115电连接到第二电极LEL2的至少一个第二接触件CT2。布线IL和通孔VI可以设置在上绝缘层
116、117和118中。通孔VI可以竖直地连接布线IL。例如，布线IL可以通过第二接触件CT2电
连接到电容器CAP。
116、117和118中。通孔VI可以竖直地连接布线IL。例如，布线IL可以通过第二接触件CT2电
连接到电容器CAP。
[0097] 与第一区域不同，第一基底111的与第二区域对应的第二表面111b上可以不设置抗反射层112、滤色器CF和微透镜ML。下面，将给出关于第二半导体芯片120的描述。
[0098] 第二半导体芯片120可以包括第二基底121和形成在第二基底121上的晶体管TR。第二基底121可以是掺杂有杂质的p型半导体基底(例如，硅基底、锗基底或硅锗基底)。第二
基底121可以包括彼此相对的第一表面121a和第二表面121b。第二表面121b可以是参照图6
描述的第一表面10a。第二基底121的第一表面121a和第一基底111的第一表面111a可以彼
此相对。
基底121可以包括彼此相对的第一表面121a和第二表面121b。第二表面121b可以是参照图6
描述的第一表面10a。第二基底121的第一表面121a和第一基底111的第一表面111a可以彼
此相对。
[0099] 形成在第二基底121上的晶体管TR(或逻辑单元)可以配置如上所述的第一逻辑电路150、ADC 152和第二逻辑电路160。每个晶体管TR可以包括栅电极和设置在栅电极的相对
侧上的杂质区。杂质区可以是第二基底121的掺杂有杂质的区域。器件隔离层ST可以被设置
为与晶体管TR相邻。
侧上的杂质区。杂质区可以是第二基底121的掺杂有杂质的区域。器件隔离层ST可以被设置
为与晶体管TR相邻。
[0100] 下绝缘层122、123、124、125、126和127可以堆叠在第二基底121的第一表面121a上。下绝缘层的数量不限于图8的示例。下绝缘层122、123、124、125、126和127可以包括氧化
硅材料。下绝缘层122可以覆盖晶体管TR。至少一个第三接触件CT3可以穿过下绝缘层122连
接到晶体管TR的任何一个杂质区。布线IL和通孔VI可以设置在下绝缘层123、124、125、126
和127中。通孔VI可以竖直地连接布线IL。例如，第二半导体芯片120的布线IL可以电连接到
晶体管TR。
硅材料。下绝缘层122可以覆盖晶体管TR。至少一个第三接触件CT3可以穿过下绝缘层122连
接到晶体管TR的任何一个杂质区。布线IL和通孔VI可以设置在下绝缘层123、124、125、126
和127中。通孔VI可以竖直地连接布线IL。例如，第二半导体芯片120的布线IL可以电连接到
晶体管TR。
[0101] 插入层130可以将第一半导体芯片110物理地和电气地连接到第二半导体芯片120。插入层130可以包括连接部131。连接部131可以将第一半导体芯片110的布线IL电连接
到第二半导体芯片120的布线IL。连接部131可以通过使用导电图案(诸如，铜或钨)的接触
件、TSV、BVS等来实现。详细地讲，连接部131可以包括电连接到第一半导体芯片110的至少
一条布线IL的第一导电图案131a，以及电连接到第二半导体芯片120的至少一条布线IL的
第二导电图案131b。第一导电图案131a和第二导电图案131b可以彼此直接接触以便电连
接。连接部131、布线IL和通孔VI可以至少部分地包括路径700的路径700‑1至路径700‑N。
到第二半导体芯片120的布线IL。连接部131可以通过使用导电图案(诸如，铜或钨)的接触
件、TSV、BVS等来实现。详细地讲，连接部131可以包括电连接到第一半导体芯片110的至少
一条布线IL的第一导电图案131a，以及电连接到第二半导体芯片120的至少一条布线IL的
第二导电图案131b。第一导电图案131a和第二导电图案131b可以彼此直接接触以便电连
接。连接部131、布线IL和通孔VI可以至少部分地包括路径700的路径700‑1至路径700‑N。
[0102] 插入层130还可以包括第一绝缘层132a和第二绝缘层132b。第一导电图案131a和第二导电图案131b可以分别设置在第一绝缘层132a和第二绝缘层132b中。例如，第一绝缘
层132a和第二绝缘层132b可以包括氧化硅层。
层132a和第二绝缘层132b可以包括氧化硅层。
[0103] 插入层130还可以包括第一金属扩散阻挡层133a、第二金属扩散阻挡层133b和第三金属扩散阻挡层133c。第一金属扩散阻挡层133a可以插置在第一半导体芯片110与第一
绝缘层132a之间，第二金属扩散阻挡层133b可以插置在第一绝缘层132a与第二绝缘层132b
之间，第三金属扩散阻挡层133c可以插置在第二绝缘层132b与第二半导体芯片120之间。第
一金属扩散阻挡层133a至第三金属扩散阻挡层133c可以包括SiN、SiCN、SiOCN、SiON或SiC。
第一金属扩散阻挡层133a至第三金属扩散阻挡层133c可以防止金属从连接部131扩散。
绝缘层132a之间，第二金属扩散阻挡层133b可以插置在第一绝缘层132a与第二绝缘层132b
之间，第三金属扩散阻挡层133c可以插置在第二绝缘层132b与第二半导体芯片120之间。第
一金属扩散阻挡层133a至第三金属扩散阻挡层133c可以包括SiN、SiCN、SiOCN、SiON或SiC。
第一金属扩散阻挡层133a至第三金属扩散阻挡层133c可以防止金属从连接部131扩散。
[0104] 至少一个连接部131可以对应于将第一半导体芯片110电连接到第二半导体芯片120的至少一条路径。例如，可以通过连接部131将由像素阵列140产生的模拟信号提供给
ADC 152。可以通过连接部131将数据提供给存储器单元阵列170。此外，可以通过连接部131
将用于控制存储器单元阵列170的信号和用于驱动存储器单元阵列170的电压提供给存储
器单元阵列170。上述路径可以独立地实现或形成，以便彼此分开。
ADC 152。可以通过连接部131将数据提供给存储器单元阵列170。此外，可以通过连接部131
将用于控制存储器单元阵列170的信号和用于驱动存储器单元阵列170的电压提供给存储
器单元阵列170。上述路径可以独立地实现或形成，以便彼此分开。
[0105] 图9是示出根据发明构思的一些示例实施例的包括图像传感器的电子装置的配置及其接口的框图。电子装置1000可以使用可以利用或支持由移动工业处理器接口(MIPI)联
盟提出的接口的电子装置来实现。例如，电子装置1000可以是移动装置、个人数字助理
(PDA)、便携式多媒体播放器(PMP)、智能电话或可穿戴装置。
盟提出的接口的电子装置来实现。例如，电子装置1000可以是移动装置、个人数字助理
(PDA)、便携式多媒体播放器(PMP)、智能电话或可穿戴装置。
[0106] 根据发明构思的一些示例实施例，电子装置1000可以包括应用处理器1100、显示器1220和图像传感器1230。应用处理器1100可以包括DigRF主装置(DigRF master)1110、显
示器串行接口(DSI)主机1120、相机串行接口(CSI)主机1130和物理层1140。
示器串行接口(DSI)主机1120、相机串行接口(CSI)主机1130和物理层1140。
[0107] DSI主机1120可以按照DSI与显示器1220的DSI装置1225通信。例如，光学串行器SER可以在DSI主机1120中实现。例如，光学串并转换器DES可以在DSI装置1225中实现。
[0108] 根据发明构思的一些示例实施例，CSI主机1130可以按照CSI与图像传感器1230的第二半导体芯片1232通信。例如，光学串并转换器DES可以在CSI主机1130中实现。例如，光
学串行器SER可以在第二半导体芯片1232中实现。此外，如上所述，像素阵列140和存储器单
元阵列170可以在第一半导体芯片1231中实现。用于控制像素阵列140的第一逻辑电路150、
ADC 152和用于控制存储器单元阵列170的第二逻辑电路160可以在第二半导体芯片1232中
实现。应用处理器1100的CSI主机1130可以从图像传感器1230接收和处理输出数据。第二半
导体芯片1232可以被配置为：响应于CSI主机的第一请求，将尚未存储到存储器单元阵列
170的图像数据作为输出数据提供给CSI主机1130；或者响应于CSI主机1130的第二请求将
已经存储到存储器单元阵列170的图像数据作为输出数据提供给CSI主机1130。第二半导体
芯片1232可以被配置为响应于CSI主机1130的第二请求基于双倍数据速率(DDR)接口将输
出数据提供给CSI主机1130。
学串行器SER可以在第二半导体芯片1232中实现。此外，如上所述，像素阵列140和存储器单
元阵列170可以在第一半导体芯片1231中实现。用于控制像素阵列140的第一逻辑电路150、
ADC 152和用于控制存储器单元阵列170的第二逻辑电路160可以在第二半导体芯片1232中
实现。应用处理器1100的CSI主机1130可以从图像传感器1230接收和处理输出数据。第二半
导体芯片1232可以被配置为：响应于CSI主机的第一请求，将尚未存储到存储器单元阵列
170的图像数据作为输出数据提供给CSI主机1130；或者响应于CSI主机1130的第二请求将
已经存储到存储器单元阵列170的图像数据作为输出数据提供给CSI主机1130。第二半导体
芯片1232可以被配置为响应于CSI主机1130的第二请求基于双倍数据速率(DDR)接口将输
出数据提供给CSI主机1130。
[0109] 电子装置1000还可以包括与应用处理器1100通信的射频(RF)芯片1240。RF芯片1240可以包括物理层1242、DigRF从装置(DigRF slave)1244和天线1246。例如，RF芯片1240
的物理层1242和应用处理器1100的物理层1140可以按照由MIPI联盟支持的DigRF接口彼此
交换数据。
的物理层1242和应用处理器1100的物理层1140可以按照由MIPI联盟支持的DigRF接口彼此
交换数据。
[0110] 电子装置1000还可以包括工作存储器1250和嵌入式/卡存储装置1255。工作存储器1250和嵌入式/卡存储装置1255可以存储从应用处理器1100接收的数据。工作存储器
1250可以临时存储由应用处理器1100处理或将要由应用处理器1100处理的数据。嵌入式/
卡存储装置1255可以与电源无关地存储数据。工作存储器1250和嵌入式/卡存储装置1255
可以将存储在其中的数据提供给应用处理器1100。
1250可以临时存储由应用处理器1100处理或将要由应用处理器1100处理的数据。嵌入式/
卡存储装置1255可以与电源无关地存储数据。工作存储器1250和嵌入式/卡存储装置1255
可以将存储在其中的数据提供给应用处理器1100。
[0111] 电子装置1000可以通过全球微波存取互操作性(WiMAX)1260、无线局域网(WLAN)1262、超宽带(UWB)1264等与外部系统通信。电子装置1000还可以包括用于处理语音信息的
扬声器1270和麦克风1275。电子装置1000还可以包括用于处理位置信息的全球定位系统
(GPS)装置1280。电子装置1000还可以包括用于管理与外围装置的连接的桥接芯片1290。
扬声器1270和麦克风1275。电子装置1000还可以包括用于处理位置信息的全球定位系统
(GPS)装置1280。电子装置1000还可以包括用于管理与外围装置的连接的桥接芯片1290。
[0112] 图10是示出根据发明构思的一些示例实施例的包括图像传感器的电子装置的操作方法的流程图。将参照图9描述图10。参照图10，主机1300(例如，图9的应用处理器1100或
CSI主机1130)和包括第一半导体芯片1231和第二半导体芯片1232的图像传感器1230作为
示例被示出。
CSI主机1130)和包括第一半导体芯片1231和第二半导体芯片1232的图像传感器1230作为
示例被示出。
[0113] 在操作S110中，主机1300可以向图像传感器1230的第二半导体芯片1232请求图像数据。主机1300的请求可以是按照CSI或DDR接口定义的写入命令或读取命令。
[0114] 在操作S120中，第二半导体芯片1232的第一逻辑电路(参照150)可以控制或驱动第一半导体芯片1231的像素阵列(参照140)。在操作S130中，从第一半导体芯片1231的像素
阵列输出的数据(例如，模拟信号)可以被发送到第二半导体芯片1232的ADC(参照152)。
阵列输出的数据(例如，模拟信号)可以被发送到第二半导体芯片1232的ADC(参照152)。
[0115] 在操作S140中，第二半导体芯片1232的第一逻辑电路和ADC可以处理在操作S130中发送的数据。ADC可以将模拟信号转换为数字信号。第二半导体芯片1232的第一逻辑电路
和ADC可以将处理的数据提供给第二逻辑电路(参照160)。此外，第二半导体芯片1232的第
一逻辑电路和ADC可以将处理的数据提供给主机1300。在操作S150中，第二逻辑电路可以将
在操作S140中处理的数据发送到第一半导体芯片1231的存储器单元阵列(参照170)。此外，
虽然图10中未示出，但是第二逻辑电路可以将在操作S140中处理的数据除了发送到存储器
单元阵列之外还发送到主机1300。
和ADC可以将处理的数据提供给第二逻辑电路(参照160)。此外，第二半导体芯片1232的第
一逻辑电路和ADC可以将处理的数据提供给主机1300。在操作S150中，第二逻辑电路可以将
在操作S140中处理的数据发送到第一半导体芯片1231的存储器单元阵列(参照170)。此外，
虽然图10中未示出，但是第二逻辑电路可以将在操作S140中处理的数据除了发送到存储器
单元阵列之外还发送到主机1300。
[0116] 在操作S160中，可以将在操作S150中发送的数据存储到存储器单元阵列。例如，在操作S110的主机请求是读取命令的情况下，在操作S170中，存储在存储器单元阵列中的数
据可以被发送到第二半导体芯片1232的第二逻辑电路。再例如，在操作S110的主机请求是
由主机1300在操作S110之后发出的写入命令和读取命令的情况下，在操作S170中，存储在
存储器单元阵列中的数据可以被发送到第二半导体芯片1232的第二逻辑电路。在操作S180
中，第二半导体芯片1232的第二逻辑电路可以按照CSI或DDR接口将在操作S170中发送的数
据发送或提供给主机1300。
据可以被发送到第二半导体芯片1232的第二逻辑电路。再例如，在操作S110的主机请求是
由主机1300在操作S110之后发出的写入命令和读取命令的情况下，在操作S170中，存储在
存储器单元阵列中的数据可以被发送到第二半导体芯片1232的第二逻辑电路。在操作S180
中，第二半导体芯片1232的第二逻辑电路可以按照CSI或DDR接口将在操作S170中发送的数
据发送或提供给主机1300。
[0117] 在一些示例实施例中，可以根据操作S110的主机请求，将从第一半导体芯片1231的像素阵列产生的数据存储到第一半导体芯片1231的存储器单元阵列。因此，存储器单元
阵列170可以作为主机1300的高速缓冲存储器或缓冲存储器进行操作。在操作S180，第二半
导体芯片1232可以响应于主机1300的第一请求将尚未存储到存储器单元阵列170的图像数
据作为输出数据发送到主机1300，或者第二半导体芯片1232可以响应于主机1300的第二请
求将已经存储到存储器单元阵列170的图像数据作为输出数据提供给主机1300。第二半导
体芯片1232可以被配置为响应于主机1300的第二请求，基于双倍数据速率(DDR)接口将输
出数据提供给主机1300。
阵列170可以作为主机1300的高速缓冲存储器或缓冲存储器进行操作。在操作S180，第二半
导体芯片1232可以响应于主机1300的第一请求将尚未存储到存储器单元阵列170的图像数
据作为输出数据发送到主机1300，或者第二半导体芯片1232可以响应于主机1300的第二请
求将已经存储到存储器单元阵列170的图像数据作为输出数据提供给主机1300。第二半导
体芯片1232可以被配置为响应于主机1300的第二请求，基于双倍数据速率(DDR)接口将输
出数据提供给主机1300。
[0118] 根据发明构思的一些示例实施例，图像传感器的像素阵列和存储器单元阵列可以合并在图像传感器芯片中。此外，用于控制像素阵列的逻辑电路和用于控制存储器单元阵
列的逻辑电路可以合并在一个逻辑芯片中。因此，逻辑芯片可以不包括用于将由像素阵列
产生的数据发送到任何其他存储器芯片或任何其他逻辑芯片的路径和电路。这可以意味着
减小了图像传感器的面积且降低了图像传感器的功耗。
列的逻辑电路可以合并在一个逻辑芯片中。因此，逻辑芯片可以不包括用于将由像素阵列
产生的数据发送到任何其他存储器芯片或任何其他逻辑芯片的路径和电路。这可以意味着
减小了图像传感器的面积且降低了图像传感器的功耗。
[0119] 虽然已经参照发明构思的示例实施例描述了发明构思，但是对于本领域普通技术人员清楚的是，在不脱离所附权利要求中阐述的发明构思的精神和范围的情况下，可以对
其进行各种改变和修改。
其进行各种改变和修改。