三维存储器件及其制造方法

摘要

形成三维(3D)存储器件的方法的实施例包括以下操作。首先，在衬底上方交替布置的多个第一层和多个第二层的堆叠结构中形成初始沟道孔。在初始沟道孔的侧壁上的多个第一层中的每一个的侧表面和多个第二层中的每一个的侧表面之间形成偏移，以形成沟道孔。通过利用沟道形成结构填充沟道孔来形成半导体沟道，所述半导体沟道具有存储器层，所述存储器层包括均围绕相应第二层的底部的多个第一存储器部分以及均连接相邻第一存储器部分的多个第二存储器部分。

权利要求

1.一种用于形成三维(3D)存储器件的方法，包括：在衬底上方交替布置的多个第一层和多个第二层的堆叠结构中形成初始沟道孔；

在所述初始沟道孔的侧壁上的所述多个第一层中的每一个的侧表面和所述多个第二层中的每一个的侧表面之间形成偏移，以形成沟道孔；

通过利用沟道形成结构填充所述沟道孔来形成半导体沟道，所述半导体沟道具有存储器层，所述存储器层包括均围绕相应第二层的底部的多个第一存储器部分以及均连接相邻第一存储器部分的多个第二存储器部分；

去除所述多个第二存储器部分以保留所述多个第一存储器部分，所述多个第一存储器部分彼此断开连接；

基于所述多个第二层形成多个导体层；以及在相邻的所述导体层之间形成栅极到栅极电介质层，所述栅极到栅极电介质层包括至少一个氮氧化硅子层和气隙。

2.根据权利要求1所述的方法，其中去除所述多个第二存储器部分包括：形成延伸穿过所述堆叠结构并且暴露所述衬底的第一初始缝隙开口；

通过所述第一初始缝隙去除所述多个第一层，以形成暴露所述半导体沟道的部分的多个横向凹陷；以及

通过所述多个横向凹陷和所述第一初始缝隙开口在所述半导体沟道的所暴露部分上执行蚀刻工艺，以去除所述多个第二存储器部分。

3.根据权利要求2所述的方法，其中利用沟道形成结构填充所述沟道孔包括：在所述沟道孔的侧壁上方形成阻挡层，在所述阻挡层上方形成所述存储器层，在所述存储器层上方形成隧穿层，在所述隧穿层上方形成半导体层，以及在所述半导体层上方形成电介质芯以填满所述沟道孔；并且去除所述多个第二存储器部分包括去除所述阻挡层的处于所述多个第二存储器部分中的每一个上方的一部分，以及去除所述多个第二存储器部分以暴露所述隧穿层的处于所述多个第二存储器部分中的每一个下方的一部分。

4.根据权利要求2或3所述的方法，其中形成所述多个导体层、所述栅极到栅极电介质层和第二初始缝隙开口包括：

从所述多个第二层中的每一个的一部分形成复合层，相应第二层的剩余部分形成相应导体层，相邻的所述导体层上彼此面对的一对复合层形成所述栅极到栅极电介质层，所述第一初始缝隙开口形成第二初始缝隙开口，所述复合层具有至少一个氮氧化硅子层。

5.根据权利要求4所述的方法，其中所述多个第二层包括多晶硅，并且形成所述复合层包括：

通过所述第一初始缝隙开口和所述多个横向凹陷在所述多个第二层上执行氧化反应和氮化反应中的一种或多种，所述多个第二层中的每一个的经反应部分形成相应复合层，所述多个第二层中的每一个的未经反应部分形成所述相应导体层。

6.根据权利要求5所述的方法，其中从所述相应第二层的顶部和底部中的每一个形成复合层。

7.根据权利要求6所述的方法，其中形成所述栅极到栅极电介质层还包括在所述一对复合层之间形成所述气隙。

8.根据权利要求4所述的方法，其中形成所述复合层包括控制氧扩散浓度，使得所述复合层包括所述至少一个氮氧化硅子层。

9.根据权利要求8所述的方法，其中形成所述复合层还包括控制所述氧扩散浓度，使得所述复合层包括至少一个氮氧化硅子层和至少一个氧化硅子层。

10.根据权利要求9所述的方法，其中形成所述复合层还包括控制所述氧扩散浓度，使得所述复合层包括多个交替布置的氮氧化硅子层和氧化硅子层。

11.根据权利要求1‑3中的任一项所述的方法，其中形成所述偏移包括去除所述初始沟道孔的所述侧壁上所述多个第一层中的每一个的侧表面的一部分。

12.根据权利要求11所述的方法，其中去除所述多个第一层中的每一个的侧表面的所述部分包括执行凹陷蚀刻工艺，所述凹陷蚀刻工艺相对于所述多个第二层选择性地蚀刻所述多个第一层。

13.根据权利要求1‑3中的任一项所述的方法，其中所述多个第一层和所述多个第二层是通过如下方式形成的：

在所述衬底上方交替沉积多个第一材料层和多个第二材料层，以在所述衬底上方形成初始堆叠结构，所述多个第一材料层具有与所述多个第二材料层不同的蚀刻选择性；以及反复蚀刻所述多个第一材料层和所述多个第二材料层以形成所述堆叠结构，所述堆叠结构具有以阶梯结构布置的所述多个第一层和所述多个第二层。

14.根据权利要求13所述的方法，其中沉积所述多个第一材料层包括沉积氮化硅材料层、氧化硅材料层或氮氧化硅材料层中的至少一种。

15.根据权利要求4所述的方法，还包括：在所述衬底中在所述第二初始缝隙开口底部处形成掺杂区；

通过去除所述复合层的部分以暴露缝隙开口的侧壁上的所述多个导体层并且暴露所述缝隙开口底部处的所述衬底，从所述第二初始缝隙开口形成所述缝隙开口；

在所述缝隙开口中形成绝缘结构，所述绝缘结构在所述多个导体层的所暴露部分上方并且暴露所述缝隙开口底部处的所述衬底；以及在所述绝缘结构中形成与所述掺杂区接触的源极接触部。

16.根据权利要求15所述的方法，其中在所述缝隙开口中形成绝缘结构包括沉积一层氧化硅层，所述氧化硅层覆盖所述多个导体层的所暴露部分和相邻导体层之间的所述栅极到栅极电介质层；并且形成所述源极接触部包括在所述绝缘结构中沉积钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅或硅化物中的至少一种。

17.一种用于形成三维(3D)存储器件的方法，包括：在衬底上方交替布置的多个第一层和多个第二层的堆叠结构中形成初始沟道孔；

在所述初始沟道孔的侧壁上的所述多个第一层中的每一个的侧表面和所述多个第二层中的每一个的侧表面之间形成偏移，以形成沟道孔；

通过利用沟道形成结构填充所述沟道孔来形成半导体沟道，所述半导体沟道具有存储器层，所述存储器层包括均围绕相应第二层的底部的多个第一存储器部分以及均连接相邻第一存储器部分的多个第二存储器部分；

去除所述多个第二存储器部分以保留所述多个第一存储器部分，所述多个第一存储器部分彼此断开连接；

形成多个导体层，每个导体层均由相应第二层的中间部分形成；

从所述第二层的表面部分形成复合层，所述复合层包括至少一个氮氧化硅子层；以及在相邻导体层之间形成气隙。

18.根据权利要求17所述的方法，其中去除所述多个第二存储器部分包括：形成延伸穿过所述堆叠结构并且暴露所述衬底的第一初始缝隙开口；

通过所述第一初始缝隙去除所述多个第一层，以形成暴露所述半导体沟道的部分的多个横向凹陷；以及

通过所述多个横向凹陷和所述第一初始缝隙开口在所述半导体沟道的所暴露部分上执行蚀刻工艺，以去除所述多个第二存储器部分。

19.根据权利要求18所述的方法，其中利用沟道形成结构填充所述沟道孔包括：在所述沟道孔的侧壁上方形成阻挡层，在所述阻挡层上方形成所述存储器层，在所述存储器层上方形成隧穿层，在所述隧穿层上方形成半导体层，以及在所述半导体层上方形成电介质芯以填满所述沟道孔；并且去除所述多个第二存储器部分包括去除所述阻挡层的处于所述多个第二存储器部分中的每一个上方的一部分，以及去除所述多个第二存储器部分以暴露所述隧穿层的处于所述多个第二存储器部分中的每一个下方的一部分。

20.根据权利要求18或19所述的方法，其中形成所述多个导体层、所述复合层和第二初始缝隙开口包括：

从所述多个第二层中的每一个的顶部和底部中的每一个形成所述复合层，所述顶部和所述底部之间的所述中间部分形成相应导体层，所述第一初始缝隙开口形成第二初始缝隙开口。

21.根据权利要求20所述的方法，其中所述多个第二层包括多晶硅，并且形成所述复合层包括：

通过所述第一初始缝隙开口和所述多个横向凹陷在所述多个第二层上执行氧化反应和氮化反应中的一种或多种，所述多个第二层中的每一个的经反应顶部和底部形成相应复合层，所述多个第二层中的每一个的所述经反应顶部和底部之间的未经反应部分形成相应导体层。

22.根据权利要求21所述的方法，还包括在相邻导体层上且彼此面对的复合层之间形成气隙。

23.根据权利要求20所述的方法，其中形成所述复合层包括控制氧扩散浓度，使得所述复合层包括所述至少一个氮氧化硅子层。

24.根据权利要求23所述的方法，其中形成所述复合层还包括控制所述氧扩散浓度，使得所述复合层包括至少一个氮氧化硅子层和至少一个氧化硅子层。

25.根据权利要求24所述的方法，其中形成所述复合层还包括控制所述氧扩散浓度，使得所述复合层包括多个交替布置的氮氧化硅子层和氧化硅子层。

26.根据权利要求17‑19中的任一项所述的方法，其中形成所述偏移包括去除所述初始沟道孔的侧壁上所述多个第一层中的每一个的侧表面的一部分。

27.根据权利要求26所述的方法，其中去除所述多个第一层中的每一个的侧表面的所述部分包括执行凹陷蚀刻工艺，所述凹陷蚀刻工艺相对于所述多个第二层选择性地蚀刻所述多个第一层。

28.根据权利要求17‑19中的任一项所述的方法，其中所述多个第一层和所述多个第二层是通过如下方式形成的：

在所述衬底上方交替沉积多个第一材料层和多个第二材料层，以在所述衬底上方形成初始堆叠结构，所述多个第一材料层具有与所述多个第二材料层不同的蚀刻选择性；以及反复蚀刻所述多个第一材料层和所述多个第二材料层以形成堆叠结构，所述堆叠结构具有以阶梯结构布置的所述多个第一层和所述多个第二层。

29.根据权利要求28所述的方法，其中沉积所述多个第一材料层包括沉积氮化硅材料层、氧化硅材料层或氮氧化硅材料层中的至少一种。

30.根据权利要求20所述的方法，还包括：在所述衬底中在所述第二初始缝隙开口底部处形成掺杂区；

通过去除所述复合层的部分以暴露缝隙开口侧壁上的所述多个导体层并且暴露所述缝隙开口底部处的所述衬底，从所述第二初始缝隙开口形成所述缝隙开口；

在所述缝隙开口中形成绝缘结构，所述绝缘结构在所述多个导体层的所暴露部分上方并且暴露所述缝隙开口底部处的所述衬底；以及在所述绝缘结构中形成与所述掺杂区接触的源极接触部。

31.根据权利要求30所述的方法，其中在所述缝隙开口中形成绝缘结构包括沉积一层氧化硅层，所述氧化硅层覆盖所述多个导体层的所暴露部分和所述复合层；并且形成所述源极接触部包括在所述绝缘结构中沉积钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅或硅化物中的至少一种。

32.一种三维(3D)存储器件，包括：堆叠结构，所述堆叠结构包括通过栅极到栅极电介质结构彼此绝缘的多个导体层；

从所述堆叠结构的顶表面延伸到衬底的半导体沟道，其中所述半导体沟道包括存储器层，所述存储器层包括多个存储器部分，每个存储器部分围绕相应导体层的底部并且均彼此断开连接；以及

从所述堆叠结构的所述顶表面延伸到所述衬底的源极结构,其中所述栅极到栅极电介质结构沿垂直于衬底的顶表面的垂直方向包括至少氮氧化硅子层和相邻导体层之间的气隙，并且其中所述导体层面向所述半导体沟道的侧壁未被所述栅极到栅极电介质结构覆盖。

33.根据权利要求32所述的三维存储器件，其中所述栅极到栅极电介质结构包括相邻导体层之间的栅极到栅极电介质层，所述栅极到栅极电介质层包括所述相邻导体层上的一对复合层，所述一对复合层均具有至少氮氧化硅子层。

34.根据权利要求33所述的三维存储器件，其中所述一对复合层均包括至少氧化硅子层和氮氧化硅子层。

35.根据权利要求34所述的三维存储器件，其中所述一对复合层均包括多个交替布置的氧化硅子层和氮氧化硅子层。

36.根据权利要求33‑35中的任一项所述的三维存储器件，其中所述栅极到栅极电介质层包括所述一对复合层之间的所述气隙。

37.根据权利要求32‑35中的任一项所述的三维存储器件，其中所述多个存储器部分均包括沿所述垂直方向的垂直部分和沿平行于所述衬底的所述顶表面的横向方向的至少一个横向部分，所述垂直部分和所述至少一个横向部分在垂直和横向方向上部分围绕所述相应导体层。

38.根据权利要求32‑35中的任一项所述的三维存储器件，其中沿着从所述半导体沟道的侧壁到所述半导体沟道的中心的径向方向，所述半导体沟道包括阻挡层、所述阻挡层上方的所述多个存储器部分、所述多个存储器部分上方的隧穿层、所述隧穿层上方的半导体层以及所述半导体层上方的电介质芯。

39.根据权利要求38所述的三维存储器件，其中每个复合层沿所述垂直方向位于所述多个存储器部分中的每一个的相应垂直部分的端部之间。

40.根据权利要求38所述的三维存储器件，其中所述阻挡层包括第一阻挡层和第二阻挡层中的至少一个，所述第一阻挡层包括氧化铝(AlO)、氧化铪(HfO2)、氧化镧(LaO2)、氧化钇(Y2O3)、氧化钽(Ta2O5)、其硅酸盐、其掺氮化合物、或其合金中的一种或多种，所述第二阻挡层包括氧化硅、氮氧化硅和氮化硅中的一种或多种；

所述存储器层包括电荷捕获材料，所述电荷捕获材料包括钨、钼、钽、钛、铂、钌、其合金、其纳米颗粒、其硅化物、多晶硅、非晶硅、SiN或SiON中的至少一种；

所述隧穿层包括SiO、SiN、SiON、电介质金属氧化物、电介质金属氮氧化物、电介质金属硅化物或其合金中的至少一种；

所述半导体层包括单元素半导体材料、III‑V族化合物半导体材料、II‑VI族化合物半导体材料或有机半导体材料中的至少一种；并且所述电介质芯包括SiO。

41.根据权利要求32‑35中的任一项所述的三维存储器件，其中所述多个导体层均包括W、Co、Al、掺杂硅、硅化物及其组合中的一种或多种构成的层；

并且

所述源极结构均包括绝缘结构以及在所述绝缘结构中与所述衬底导电接触的源极接触部，所述绝缘结构包括氧化硅，并且所述源极接触部包括W、Co、Al、掺杂硅、硅化物及其组合中的一种或多种。

说明书

三维存储器件及其制造方法

[0001] 相关专利申请的交叉引用

[0002] 本申请要求享有均在2019年3月29日提交的中国专利申请No.201910248967.4、201910248617.8、201910248601.7、201910248966.X和201910248585.1的优先权，在这里通
过引用方式将其内容全文并入本文中。

背景技术

[0003] 本公开的实施例涉及三维(3D)存储器件及其制造方法。

[0004] 通过改善工艺技术、电路设计、编程算法和制造工艺，平面存储单元被缩放到更小尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成
本高昂。结果，平面存储单元的存储密度接近上限。

[0005] 3D存储器架构能够解决平面存储单元中的密度限制。3D存储器架构包括存储器阵列以及外围器件，所述外围器件用于控制至存储器阵列的信号以及控制来自存储器阵列的
信号。

发明内容

[0006] 本文公开了3D存储器件以及制造所述3D存储器件的制造方法的实施例。

[0007] 在一个示例中，一种用于形成3D存储器件的方法包括以下操作。首先，在衬底上方交替布置的多个第一层和多个第二层的堆叠结构中形成初始沟道孔。在所述初始沟道孔的
侧壁上的多个第一层中的每一个的侧表面和多个第二层中的每一个的侧表面之间形成偏
移，以形成沟道孔。通过利用沟道形成结构填充所述沟道孔来形成半导体沟道，所述半导体
沟道具有存储器层，所述存储器层包括均围绕相应第二层的底部的多个第一存储器部分以
及均连接相邻第一存储器部分的多个第二存储器部分。然后去除所述多个第二存储器部分
以保留所述多个第一存储器部分，所述多个第一存储器部分彼此断开连接。另外，从所述多
个第二层形成多个导体层。此外，在相邻导体层之间形成栅极到栅极电介质层，所述栅极到
栅极电介质层具有至少一个氮氧化硅子层和气隙。

[0008] 在另一示例中，一种用于形成3D存储器件的方法包括以下操作。首先，在衬底上方交替布置的多个第一层和多个第二层的堆叠结构中形成初始沟道孔。在所述初始沟道孔的
侧壁上的所述多个第一层中的每一个的侧表面和所述多个第二层中的每一个的侧表面之
间形成偏移，以形成沟道孔。通过利用沟道形成结构填充所述沟道孔来形成半导体沟道，所
述半导体沟道具有存储器层，所述存储器层包括均围绕相应第二层的底部的多个第一存储
器部分以及均连接相邻第一存储器部分的多个第二存储器部分。另外，去除所述多个第二
存储器部分以保留所述多个第一存储器部分。所述多个第一存储器部分可以彼此断开连
接。多个导体层可以均由相应第二层的中间部分形成。复合层可以由所述第二层的表面部
分形成，所述复合层包括至少一个氮氧化硅子层。可以在相邻导体层之间形成气隙。

[0009] 在又一示例中，一种3D存储器件包括堆叠结构，所述堆叠结构具有通过栅极到栅极电介质结构而彼此绝缘的多个导体层。所述栅极到栅极电介质结构可以包括沿垂直于衬
底顶表面的垂直方向的至少氮氧化硅子层和相邻导体层之间的气隙。在一些实施例中，所
述3D存储器件还包括从堆叠结构的顶表面延伸到衬底的半导体沟道。所述半导体沟道可以
包括存储器层，所述存储器层具有多个存储器部分，每个存储器部分围绕相应导体层的底
部并均彼此断开连接。在一些实施例中，所述3D存储器件还包括从所述堆叠结构的顶表面
延伸到衬底的源极结构。

附图说明

[0010] 附图被并入本文并形成说明书的一部分，例示了本公开的实施例并与说明书一起进一步用以解释本公开的原理，并使相关领域的技术人员能够做出和使用本公开。

[0011] 图1A‑1F均示出了根据本公开的一些实施例的3D存储器件的一部分的截面图。

[0012] 图2A‑2G示出了根据本公开的一些实施例，在示范性制造过程的不同阶段的3D存储器件的结构。

[0013] 图3A‑3J示出了根据本公开的一些实施例，在另一示范性制造过程的不同阶段的3D存储器件的结构。

[0014] 图4A‑4G示出了根据本公开的一些实施例，在另一示范性制造过程的不同阶段的3D存储器件的结构。

[0015] 图5A‑5J示出了根据本公开的一些实施例，在另一示范性制造过程的不同阶段的3D存储器件的结构。

[0016] 图6A‑6I示出了根据本公开的一些实施例，在另一示范性制造过程的不同阶段的3D存储器件的结构。

[0017] 图7A‑7C均示出了根据本公开的一些实施例的阻挡层、存储器层和隧穿层的截面图。

[0018] 图8A‑8B均示出了根据本公开的一些实施例的栅极到栅极电介质层的截面图。

[0019] 图9A示出了根据本公开的一些实施例用于在堆叠结构中形成半导体沟道的示范性方法的流程图。

[0020] 图9B‑9D均示出了根据本公开的一些实施例，在图9A的方法之后，用于形成3D存储器件的示范性方法的流程图。

[0021] 图10示出了根据本公开的一些实施例用于形成另一3D存储器件的示范性方法的流程图。

[0022] 将参考附图描述本公开的实施例。

具体实施方式

[0023] 尽管讨论了具体的配置和布置，但应该理解，这仅仅是为了说明的目的而进行的。相关领域的技术人员将认识到，在不脱离本公开的精神和范围的情况下，可以使用其他配
置和布置。对于相关领域的技术人员显而易见的是，本公开还可以用于各种其他应用中。

[0024] 应当注意到，在说明书中对“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例可能
不一定包括该特定的特征、结构或特性。而且，这样的短语不一定指代相同的实施例。此外，
当结合实施例描述特定特征、结构或特性时，无论是否明确描述，结合其他实施例来实现这
样的特征、结构或特性都在相关领域的技术人员的知识范围内。

[0025] 通常，可以至少部分地从上下文中的用法来理解术语。例如，至少部分取决于上下文，如本文所使用的术语“一个或多个”可用于以单数意义描述任何特征、结构或特性，或可
用于以复数意义描述特征、结构或特征的组合。类似地，至少部分取决于上下文，诸如“一”、
“一个”或“所述”等术语同样可以被理解为表达单数用法或表达复数用法。另外，术语“基
于”可以被理解为不一定旨在表达一组排他性的因素，而是可以替代地，同样至少部分地取
决于上下文，允许存在不一定明确描述的其他因素。

[0026] 应当容易理解的是，本公开中的“在……上”、“在……上方”和“在……之上”的含义应以最宽泛的方式来解释，使得“在……上”不仅意味着“直接在某物上”，而且还包括其
间具有中间特征或层的“在某物上”的含义，并且“在……之上”或“在……上方”不仅意味着
“在某物之上”或“在某物上方”的含义，而且还可以包括其间没有中间特征或层的“在某物
之上”或“在某物上方”的含义(即，直接在某物上)。

[0027] 此外，为了便于描述，可以在本文使用诸如“在……之下”、“在……下方”、“下”、“在……上方”、“上”等空间相对术语来描述如图所示的一个元件或特征与另一个(或多个)
元件或特征的关系。除了附图中所示的取向之外，空间相对术语旨在涵盖器件在使用或操
作中的不同取向。设备可以以其他方式定向(旋转90度或在其他取向上)并且同样可以相应
地解释本文使用的空间相关描述词。

[0028] 如本文所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底顶部上的材料可以被图案化或可以保持未图案化。此外，衬底可以包
括各种各样的半导体材料，例如硅、锗、砷化镓、磷化铟等。可替换地，可以由非导电材料(例
如玻璃、塑料或蓝宝石晶圆)制成衬底。

[0029] 如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构上方延伸，或者其范围可以小于下层或上层结构的范围。此外，层可以是厚
度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶
表面和底表面之间的任何一对水平平面之间或在顶表面和底表面处。层可以横向、垂直和/
或沿着锥形表面延伸。衬底可以是层，衬底可以在其中包括一层或多层，和/或衬底可以在
其上、上方和/或其下具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多
个导体和接触部层(其中形成有互连线和/或过孔接触部)以及一个或多个电介质层。

[0030] 如本文所使用的，术语“标称/标称上”是指在产品或工艺的设计阶段期间设定的部件或工艺操作的特性或参数的期望值或目标值、以及高于和/或低于期望值的值的范围。
值的范围可以是由于制造工艺或公差的轻微变化而引起的。如本文所使用的，术语“大约”
表示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定的
技术节点，术语“大约”可以表示给定量的值，该给定量的值例如在该值的10‑30％内变化
(例如，值的±10％、±20％或±30％)。

[0031] 如本文所使用的，术语“3D存储器件”是指在横向取向的衬底上具有垂直取向的存储单元晶体管串(在本文中称为“存储器串”，例如NAND存储器串)的半导体器件，使得存储
器串相对于衬底在垂直方向上延伸。如本文所使用的，术语“垂直/垂直地”表示标称上垂直
于衬底的横向表面。

[0032] 如本文所使用的，术语“阶梯”、“台阶”和“层级”可以互换使用。如本文所使用的，阶梯结构是指包括至少两个水平表面和至少两个垂直表面的一组表面，使得每个水平表面
连接到从水平表面的第一边缘向上延伸的第一垂直表面，并连接到从水平表面的第二边缘
向下延伸的第二垂直表面。“阶梯”是指一组相连表面高度的垂直偏移。

[0033] 如本文所使用的，x轴和y轴(垂直于x‑z平面)水平延伸并形成水平平面。水平平面基本平行于衬底的顶表面。如本文所使用的，z轴垂直延伸，即，沿垂直于水平平面的方向延
伸。术语“x轴”和“y轴”可以与“水平方向”互换使用，术语“x‑y平面”可以与“水平平面”互换
使用，术语“z轴”可以与“垂直方向”互换使用。

[0034] 随着3D存储器件为了更高存储容量而缩小，更多充当3D存储器件的栅电极的导体层被堆叠于指定空间之内的衬底上方。相邻导体层沿垂直方向(即，垂直于衬底顶表面的方
向)之间的间距减小，导致相邻导体层之间的更薄的栅极到栅极电介质层。常规上，栅极到
栅极电介质层主要包括氧化硅(SiOx，例如SiO)，其绝缘性在很大程度上受到其厚度和相邻
导体层之间膜质量的影响。由于缩放的原因，由氧化硅制成的更薄的栅极到栅极电介质层
因此可能易受栅极到栅极泄露甚至击穿。此外，相邻导体层之间的减小间距还可能导致电
荷损失增大。例如，由于相邻存储器单元之间的距离更小，存储器单元中捕获的电荷更可能
从存储器单元逃逸并沿存储器层(例如，沿其延伸方向)行进。结果，可能影响存储器层中的
数据保持，存储器单元上的操作(例如，读取、写入和/或保存)可能具有降低的精度。

[0035] 根据本公开的各实施例提供了3D存储器件的结构和制造方法，其解决了与更薄的栅极到栅极电介质层相关联的上述问题。本公开的实施例提供了一种在相邻导体层之间具
有至少一个复合层的栅极到栅极电介质层。复合层包括至少一个氮氧化硅(SiOxNy，例如
SiON)子层。作为高k电介质材料，氮氧化硅可以在相邻导体层之间提供更好的电绝缘。即使
在相邻导体层之间具有更小厚度，栅极到栅极电介质层也能够减小泄露和耦合的易发性。
在一些实施例中，栅极到栅极电介质层至少包括相邻导体层之间的气隙。在一些实施例中，
栅极到栅极电介质层包括一对复合层以及两个复合层之间的气隙，每个复合层在相邻导体
层的不同导体层上。在一些实施例中，栅极到栅极电介质层包括填满相邻导体层之间空间
的复合层，之间没有任何气隙。复合层可以包括至少氮氧化硅子层。在一些实施例中，复合
层包括多个子层，其具有至少一个氮氧化硅子层，每个氮氧化硅子层都被氧化硅子层和/或
氮化硅子层夹置。例如，复合层可以包括多个交替布置的氮氧化硅子层和氧化硅子层。

[0036] 而且，为了减少3D存储器件中的电荷损失，在一些实施例中，半导体沟道中的存储器层可以具有“弯折”结构或“截止(cut off)”结构，以在相邻存储器单元(例如，导体层)之
间生成电荷的屏障。在“弯折”结构中，存储器层具有多个第一存储器部分和多个第二存储
器部分。每个第一存储器部分部分地围绕相应导体层，每个第二存储器部分连接相邻第一
存储器部分。第一存储器部分包括垂直部分(例如，垂直延伸)和一对横向部分(例如，横向
延伸)，它们连接在一起以部分围绕相应导体层的底部。第一存储器部分和第二存储器部分
因此可以通过交错方式沿垂直方向延伸，沿垂直方向为存储器单元(例如，第一存储器部
分)中捕获的电荷生成屏障。存储器层的这种结构能够减小电荷沿垂直方向的损失。在“截
止”结构中，与“弯折”结构不同，相邻导体层之间的第二存储器部分被去除，使得第一存储
器部分彼此断开连接。存储器层的这种结构能够增强相邻存储器单元之间电荷的屏障。

[0037] 图1A‑1E示出了根据本公开的3D存储器件的截面图，每个3D存储器件均具有栅极到栅极电介质层。具体而言，图1A示出了存储器件101，其具有包括“截止”结构的存储器层
以及在相邻导体层之间具有气隙的栅极到栅极电介质层。图1B示出了存储器件102，其具有
包括“截止”结构的存储器层以及在相邻导体层之间没有气隙的栅极到栅极电介质层。图1C
示出了存储器件103，其具有包括“弯折”结构的存储器层以及在相邻导体层之间具有气隙
的栅极到栅极电介质层。图1D示出了存储器件104，其具有包括“弯折”结构的存储器层以及
在相邻导体层之间没有气隙的栅极到栅极电介质层。图1E示出了存储器件105，其具有没有
“弯折”结构或“截止”结构的存储器层以及在相邻导体层之间具有气隙的栅极到栅极电介
质层。图1F示出了存储器件106，其具有包括“弯折”结构的存储器层以及具有夹置不同材料
的电介质层的一对复合层的栅极到栅极电介质层。为了描述容易，使用相同的附图标记绘
示图1A‑1F中的相同或相似部分。

[0038] 本公开的实施例提供了不同类型的存储器件，该存储器件被配置为减小导体层之间的泄露和耦合，并防止被捕获电荷沿不希望的方向行进。例如，具有包括“截止”结构的半
导体沟道和至少包括高k电介质材料(例如，氮氧化硅)子层和气隙的栅极到栅极电介质层
的存储器件可以由存储器件101实现。具有包括“弯折”结构的半导体沟道和至少包括高k电
介质材料(例如，氮氧化硅)子层的栅极到栅极电介质层的存储器件可以由存储器件103、
104和106实现。通过“栅极第一”制造过程形成并具有至少包括高k电介质材料(例如，氮氧
化硅)子层和气隙的栅极到栅极电介质层的存储器件可以由存储器件101、103和105实现。
通过“栅极第一”制造过程形成并具有包括“弯折”结构的半导体沟道和至少包括高k电介质
材料(例如，氮氧化硅)子层和气隙的栅极到栅极电介质层的存储器件可以由存储器件103
实现。具有包括“截止”结构的半导体沟道和至少包括高k电介质材料(例如，氮氧化硅)子层
的栅极到栅极电介质层的存储器件可以由存储器件101和102实现。下文详细描述了存储器
件的结构和制造过程。

[0039] 如图1A所示，存储器件101包括衬底10、堆叠于衬底10上方的多个导体层18以及均在相邻导体层18之间并使其绝缘的多个栅极到栅极电介质层17。导体层18、衬底10和栅极
到栅极电介质层17可以形成堆叠结构。存储器件101可以包括多个半导体沟道14，每个半导
体沟道都通过堆叠结构垂直延伸(例如，沿垂直于衬底10的顶表面的方向或y方向)到衬底
10中。存储器件101还可以包括多个延伸穿过堆叠结构并进入衬底10中的源极结构。每个源
极结构可以包括衬底10中的掺杂区16、延伸穿过堆叠结构的绝缘结构120，以及在绝缘结构
120中延伸并接触掺杂区16的源极接触部121。源极接触部121可以通过掺杂区16和衬底10
电连接到半导体沟道14。

[0040] 衬底10可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)和/或任何其他适当材料。在一些实施例中，衬底10包括硅。

[0041] 导体层18可以包括导电材料，其包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅(多晶硅)、掺杂硅、硅化物或其任意组合。

[0042] 栅极到栅极电介质层17可以包括一个或多个复合层以及相邻导体层18之间的至少一个气隙。在本公开中，用于使堆叠结构中的多个导体层18(例如，从堆叠结构的顶部到
底部的所有导体层18)绝缘的多个栅极到栅极电介质层17可以被称为栅极到栅极电介质结
构。在一些实施例中，栅极到栅极电介质层17包括一对复合层17‑1和17‑2以及复合层17‑1
和17‑2之间的气隙173。在一些实施例中，复合层17‑1和17‑2可以形成于相邻导体层18之间
的空间中，并可以在相邻导体层18的相对表面上。在一些实施例中，复合层，例如17‑1或17‑
2的厚度可以小于大约5nm，例如小于5nm(例如，0.5nm、1nm、1.5nm、2nm、2.5nm、3nm、3.5nm、
4nm、4.5nm，下端由这些值中的任一个限定的任何范围、或者在由这些值中的任何两个限定
的任何范围内)。在一些实施例中，气隙173的厚度可以取决于复合层17‑1和17‑2的厚度以
及相邻导体层18之间的间距。

[0043] 栅极到栅极电介质层17可以包括至少一个高k电介质材料，例如氮氧化硅的子层。在一些实施例中，根据导体层18的材料，高k电介质材料还可以包括氮氧化硅之外的材料。
在一些实施例中，每个复合层，例如17‑1和17‑2可以包括氮氧化硅子层。栅极到栅极电介质
层17还可以包括其他材料的子层。在一些实施例中，每个复合层，例如17‑1和17‑2可以至少
包括氧化硅子层和/或氮化硅子层。在一些实施例中，每个复合层，例如17‑1和17‑2，可以包
括多个子层，其具有至少一个氮氧化硅子层、至少一个氧化硅子层和至少一个氮化硅子层。
在一些实施例中，每个复合层，例如17‑1和17‑2可以具有被布置为O/ON/O/ON/O的子层堆
叠，其中“O”代表氧化硅，“ON”代表氮氧化硅。在一些实施例中，每个复合层，例如17‑1和17‑
2可以具有被布置为O/ON/O/N/O/ON/O的子层堆叠。在一些实施例中，沿着垂直方向，导体层
18和形成于导体层18上的复合层(在导体层18的上下表面上)位于垂直部分132‑1的端部之
间限定的空间中。在一些实施例中，导体层18和相应复合层的总厚度小于垂直部分132‑1的
端部之间的距离。在一些实施例中，背离相应垂直部分的横向部分132‑2的端部被相应栅极
到栅极电介质层17暴露。例如，该端部可以被相应栅极到栅极电介质层17的气隙173暴露。
在一些实施例中，与17‑1或17‑2类似或相同的复合层可以形成于衬底10的顶表面上。

[0044] 图8A示出了栅极到栅极电介质层17的示范性结构。如图8A所示，x81代表氧化硅子层，x82代表氮氧化硅子层，x83代表气隙。相邻导体层18之一上的子层x81、x82和x81可以形
成复合层x8‑1，相邻导体层18的另一个上的子层x81、x82和x81可以形成另一复合层x8‑2。
复合层x8‑1、x8‑2和气隙x83可以形成栅极到栅极电介质层17。应该指出的是,复合层中子
层的数量不应受到本公开实施例的限制。在一些实施例中，复合层x81和x82中的每一个的
厚度小于大约5nm，例如小于5nm(例如，0.5nm、1nm、1.5nm、2nm、2.5nm、3nm、3.5nm、4nm、
4.5nm，下端由这些值中的任一个限定的任何范围、或者在由这些值中的任何两个限定的任
何范围内)。

[0045] 半导体沟道14可以包括沿着从侧壁朝向半导体沟道14的中心的径向方向布置的阻挡层131、存储器层132、隧穿层133、半导体层134和电介质芯19。阻挡层131可以包括多个
阻挡部分，每个阻挡部分在相应导体层18的底部下方并彼此断开连接。存储器层132可以包
括多个存储器部分，每个存储器部分在相应导体层18的底部下方并部分围绕相应导体层
18。每个存储器部分可以彼此断开连接。存储器部分可以包括垂直部分132‑1(例如，沿垂直
方向或y方向延伸)和至少一个连接到垂直部分132‑1的横向部分132‑2(例如，沿横向方向
或x方向延伸)。在一些实施例中，存储器部分包括垂直部分132‑1和一对横向部分132‑2(例
如，均连接到垂直部分132‑1的不同端部)。横向部分132‑2的一个端部可以连接到相应垂直
部分132‑1，横向部分132‑2的另一端部可以背离相应垂直部分132‑1(例如，由气隙172暴
露)。存储器部分可以在相应阻挡部分下方并部分围绕相应阻挡部分。由气隙173暴露的隧
穿层133可以在相应存储器部分下方并部分围绕相应存储器部分。

[0046] 阻挡层131可以减少或防止电荷逃逸到导体层18中。阻挡层131可以包括单层结构或多层结构。例如，阻挡层131可以包括第一阻挡层和第二阻挡层。第一阻挡层可以形成于
沟道孔的侧壁上方，第二阻挡层可以形成于第一阻挡层上方。第一阻挡层可以包括电介质
材料(例如，电介质金属氧化物)。例如，第一阻挡层可以包括具有充分高介电常数(例如，大
于7.9)的电介质金属氧化物。第一阻挡层的示例包括AlO、氧化铪(HfO2)、氧化镧(LaO2)、氧
化钇(Y2O3)、氧化钽(Ta2O5)、其硅酸盐、其掺氮化合物和/或其合金。第二阻挡层可以包括与
第一阻挡层不同的电介质材料。例如，第二阻挡层可以包括氧化硅、氮氧化硅和/或氮化硅。
图7A示出了与阻挡层131相同或相似的示范性阻挡层x31。如图7A中所示，阻挡层x31包括第
一阻挡层x31a和第二阻挡层x31b。第一阻挡层x31a可以包括高k电介质层，例如AlO。第二阻
挡层x31b可以包括多个横向堆叠的电介质层。例如，第二阻挡层x31b可以包括一对第一电
介质层x31c和第二电介质层x31d，其中第二电介质层x31d被第一电介质层x31c夹置。在一
些实施例中，第一电介质层x31c包括氧化硅，第二电介质层x31d包括氮氧化硅。

[0047] 存储器层132可以包括电荷捕获材料并可以形成于阻挡层131上方。存储器层132可以包括单层结构或多层结构。例如，存储器层132可以包括导电材料和/或半导体材料，例
如钨、钼、钽、钛、铂、钌、其合金、其纳米颗粒、其硅化物和/或多晶或非晶半导体材料(例如，
多晶硅和非晶硅)。存储器层132还可以包括一种或多种绝缘材料，例如SiN和/或SiON。图7B
示出了与存储器层132相同或相似的示范性存储器层x32。如图7B所示，存储器层x32可以包
括多个交替布置的第一存储器子层x32a和第二存储器子层x32b。在一些实施例中，第一存
储器子层x32a包括氮化硅，第二存储器子层x31b包括氮氧化硅。

[0048] 隧穿层133可以包括电介质材料，在适当偏压下可能穿过其发生隧穿。隧穿层133可以形成于存储器层132上方并可以包括单层结构或多层结构。隧穿层133可以包括SiO、
SiN、SiON、电介质金属氧化物、电介质金属氮氧化物、电介质金属硅化物和/或其合金。图7C
示出了与隧穿层133相同或相似的示范性隧穿层x33。如图7C所示，隧穿层x33可以包括多个
第一隧穿子层x33a和第二隧穿子层x33b。在一些实施例中，第二隧穿子层x33b可以被一对
第一隧穿子层x33a夹置。在一些实施例中，第一隧穿子层x33a包括氧化硅，第二隧穿子层
x33b包括多层氮氧化硅。

[0049] 半导体层134可以有助于电荷的传输并可以形成于隧穿层133上方。半导体层134可以包括一种或多种半导体材料，例如单元素半导体材料、III‑V族化合物半导体材料、II‑
VI族化合物半导体材料和/或有机半导体材料。在一些实施例中，半导体层134包括多晶硅
层。

[0050] 电介质芯19可以包括适当的电介质材料并能够填满由半导体层134围绕的空间。在一些实施例中，电介质芯19包括氧化硅(例如，纯度充分高的氧化硅)。

[0051] 掺杂区16可以形成于衬底10中，接触源极接触部121。可通过绝缘结构120将源极接触部121与导体层18绝缘。源极接触部121可以包括可用作源电极的任何适当导电材料，
掺杂区16可以包括形成于衬底10中并与衬底10极性相反的适当掺杂的(例如，P型或N型)半
导体区。在一些实施例中，源极接触部121包括掺杂多晶硅、铜、铝、钴、掺杂硅、硅化物和钨
的一种或多种。在一些实施例中，掺杂区16包括掺杂硅。在一些实施例中，绝缘结构120包括
氧化硅。

[0052] 图1B示出了根据一些实施例的存储器件102的截面图。与存储器件101不同的是，栅极到栅极电介质层17在相邻导体层18之间没有气隙，并利用复合层填满相邻导体层18之
间的空间。在一些实施例中，绝缘结构120使源极接触部121与导体层18和栅极到栅极电介
质层17绝缘。在一些实施例中，横向部分132‑2的端部、阻挡层131的暴露部分和隧穿层133
的暴露部分被栅极到栅极电介质层17覆盖。在一些实施例中，复合层填满衬底10和最接近
衬底10的导体层18之间的空间。图8B示出了复合层的示范性结构。如图8B所示，复合层可以
包括多个子层，其中子层的至少一个包括氮氧化硅。在一些实施例中，子层的至少一个包括
氮氧化硅，子层的至少一个包括氧化硅。在一些实施例中，子层的至少一个包括氮氧化硅，
子层的至少一个包括氧化硅，且子层的至少一个包括氮化硅。在一些实施例中，x81代表氧
化硅，x82代表氮氧化硅，复合层包括多个交替布置的氮氧化硅和氧化硅子层。在一些实施
例中，每种材料子层的数量和每个子层的厚度可以与例如复合层总厚度(例如，相邻导体层
18之间的间距)和/或制造过程相关联，并且不应受到本公开实施例的限制。

[0053] 图1C示出了根据一些实施例的存储器件103的截面图。与存储器件101不同的是，阻挡层131和存储器层132沿着水平方向和垂直方向一致地延伸。存储器层132可以包括第
一存储器部分132a以及连接到相邻第一存储器部分132a的第二存储器部分132b，第一存储
器部分132a在相应导体层18的底部以及相应导体层18上的复合层的下方并部分围绕它们。
如图1C所示，阻挡层131可以在存储器层132上方，并且可以相应地在相应导体层18底部和
相应导体层18上的复合层下方并部分围绕它们。阻挡层131的横向部分可以横向接触复合
层。第一存储器部分132a可以包括垂直部分132a‑1和至少一个横向部分132a‑2。在一些实
施例中，第一部分可以包括垂直部分132a‑1和一对横向部分132a‑2。在一些实施例中，第二
存储器部分132b垂直地延伸。如图1C所示，存储器层132的第二存储器部分132b和垂直部分
132a‑1可以沿垂直方向交错。在一些实施例中，复合层，例如17‑1或17‑2的厚度可以小于大
约5nm，例如小于5nm(例如，0.5nm、1nm、1.5nm、2nm、2.5nm、3nm、3.5nm、4nm、4.5nm，下端由这
些值中的任一个限定的任何范围、或者在由这些值中的任何两个限定的任何范围内)。栅极
到栅极电介质层17和复合层17‑1和17‑2的详细描述可以参考存储器件101中的栅极到栅极
电介质层17和复合层17‑1和17‑2的描述，这里不再重复。

[0054] 图1D示出了根据一些实施例的存储器件104的截面图。与存储器件103不同的是，栅极到栅极电介质层17在相邻导体层18之间没有气隙，并利用复合层填满相邻导体层18之
间的空间。在一些实施例中，复合层填满衬底10和最接近衬底10的导体层18之间的空间。栅
极到栅极电介质层17和复合层的结构和材料的详细描述可以参考存储器件102中的栅极到
栅极电介质层17和复合层17的描述，这里不再重复。

[0055] 图1E示出了根据一些实施例的存储器件105的截面图。与存储器件101和103不同的是，存储器件105包括半导体沟道14，其中阻挡层131、存储器层132、隧穿层133和半导体
层134均沿着垂直方向连续延伸。在一些实施例中，复合层，例如17‑1或17‑2的厚度可以小
于大约5nm，例如小于5nm(例如，0.5nm、1nm、1.5nm、2nm、2.5nm、3nm、3.5nm、4nm、4.5nm，下端
由这些值中的任一个限定的任何范围、或者在由这些值中的任何两个限定的任何范围内)。
栅极到栅极电介质层17的详细描述可以参考存储器件101的描述，这里不再重复。

[0056] 图1F示出了根据一些实施例的存储器件106的截面图。与存储器件104不同的是，存储器件106包括由一对复合层17‑1和17‑2夹置的电介质层170，其中电介质层170包括与
复合层17‑1和17‑2的材料不同的材料。在一些实施例中，电介质层170包括氮化硅。任选地，
粘合层124，包括钛和/或氧化钛，形成于导体层18和栅极到栅极电介质层17之间。在一些实
施例中，复合层，例如17‑1或17‑2的厚度可以小于大约5nm，例如小于5nm(例如，0.5nm、1nm、
1.5nm、2nm、2.5nm、3nm、3.5nm、4nm、4.5nm，下端由这些值中的任一个限定的任何范围、或者
在由这些值中的任何两个限定的任何范围内)。复合层17‑1和17‑2的结构和材料的详细描
述可以参考存储器件101中的复合层17‑1和17‑2的描述，这里不再重复。

[0057] 图2A‑2G示出了根据一些实施例用于形成堆叠结构的方法，该堆叠结构具有包括“弯折”结构的半导体沟道。图2G中所示的结构200可以被用作基础结构以形成存储器件
101‑104。图9A示出了图2A‑2G中所示的制造过程900的流程图。

[0058] 参考图9A，在制造过程的开始，在堆叠结构中形成初始沟道孔，该堆叠结构在衬底上方具有多个交替布置的第一层和第二层(操作902)。图2A和2B示出了对应的结构。

[0059] 如图2A所示，在衬底20上方形成具有多个交替布置的第一层211和第二层212的堆叠结构21。衬底20的材料可以参考衬底10的描述，这里不再重复。在一些实施例中，衬底20
包括硅(N型硅)。

[0060] 堆叠结构21可以提供用于形成3D存储器件的制造基础。接下来可以在堆叠结构21中形成包括半导体沟道和相关结构/部分的存储器串(例如，NAND存储器串)。在一些实施例
中，堆叠结构21包括在衬底20上方垂直堆叠的多个第一层211/第二层212对，形成阶梯结
构。每个第一层211/第二层212对可以包括一个第一层211和一个第二层212，并能够形成阶
梯/层级。也就是说，堆叠结构21可以包括沿垂直方向堆叠的交织的第一层211和第二层
212。堆叠结构21中第一层211/第二层212对的数量(例如，32、64、96或128)可以设定3D存储
器件中存储器单元的数量。

[0061] 第一层211可以均具有相同的厚度或不同的厚度。类似地，第二层212可以均具有相同的厚度或具有不同的厚度。第二层212可以包括与第一层211的材料不同的任何适当材
料，使得蚀刻剂(例如，在后续制造过程中使用以去除第一层211)在第一层211上比第二层
212能够具有更高蚀刻速率。亦即，蚀刻剂能够相对于第二层212选择性蚀刻第一层211。在
一些实施例中，第一层211能够包括牺牲材料，第二层212能够包括导体材料。在一些实施例
中，第一层211能够包括牺牲材料，第二层212能够包括另一种牺牲材料。第一层211和第二
层212的材料的具体选择应当由制造过程(例如，栅极第一制造过程或栅极最后制造过程)
决定并且下面将详细解释。

[0062] 例如，可以通过在垂直和横向方向反复蚀刻多个第一材料层/第二材料层对的电介质堆叠体，来形成堆叠结构21。第一材料层/第二材料层对的蚀刻可以包括反复蚀刻/修
整电介质堆叠体上方的蚀刻掩模(例如，光致抗蚀剂层)以暴露要蚀刻的第一材料层/第二
材料层对的部分，以及使用适当的蚀刻工艺蚀刻/去除暴露的部分。可以使用任何适当的蚀
刻工艺，例如湿法蚀刻和/或干法蚀刻来进行蚀刻掩模和绝缘材料层/牺牲材料层对的蚀
刻。在一些实施例中，蚀刻包括干法蚀刻，例如，电感耦合等离子体蚀刻(ICP)和/或反应离
子蚀刻(RIE)。

[0063] 可以在堆叠结构21中形成初始沟道孔22。在一些实施例中，初始沟道孔22从堆叠结构21的顶表面延伸到衬底20。在一些实施例中，初始沟道孔22的底部部分暴露衬底20。初
始沟道孔22可以通过任何适当的制造过程形成。例如，可以在堆叠结构21上方形成图案化
光致抗蚀剂层。图案化光致抗蚀剂层能够暴露堆叠结构21中用于形成初始沟道孔22的部
分。可以执行适当的蚀刻工艺以去除堆叠结构21的该部分，直到暴露衬底20。蚀刻工艺可以
包括干法蚀刻工艺。

[0064] 参考图9A，在形成初始沟道孔之后，通过去除初始沟道孔的侧壁上每个第一层的一部分以在第二层的侧表面和相邻的第一层的侧表面之间形成偏移，从而形成沟道孔(操
作904)。图2C示出了对应结构。

[0065] 如图2C中所示，可以去除初始沟道孔22的侧壁上的每个第一层211的一部分以形成沟道孔222。为了容易描述，第一层211(或第二层212)面对初始沟道孔22或沟道孔222的
表面被称为第一层211(或第二层212)的侧表面。在一些实施例中，可以在第一层211的侧表
面上形成偏移224。第一层211的被去除部分(例如，沿横向方向或x方向)的尺度或厚度可以
是允许在第二层212和第一层211的侧表面之间形成偏移的任何适当值。在一些实施例中，
第二层212的侧表面沿沟道孔222的侧壁形成突出。可以执行任何适当的选择性蚀刻工艺
(例如，凹陷蚀刻)来形成偏移224。在一些实施例中，选择性蚀刻工艺在第一层211上相对于
第二层212具有高的蚀刻选择性，对第二层212造成很少或不造成损伤。可以执行湿法蚀刻
和/或干法蚀刻作为选择性蚀刻工艺。在一些实施例中，执行RIE作为选择性蚀刻工艺。

[0066] 参考图9A，在形成沟道孔之后，形成沟道形成结构，以填满沟道孔，并形成半导体沟道(操作906)。图2D‑2F示出了对应结构。

[0067] 如图2D‑2F所示，可以通过利用沟道形成结构填充沟道孔222来形成半导体沟道24。沟道形成结构可以包括沿沟道孔222的侧壁沉积的阻挡层231、阻挡层上方的存储器层
232、阻挡层上方的隧穿层233、隧穿层上方的半导体层234，以及填满沟道孔222的电介质芯
29。这些层的每个都可以分别与图1A中所示的阻挡层131、存储器层132、隧穿层133、半导体
层134和电介质芯19相同或相似。因此本文不重复这些层的材料的详细描述。

[0068] 如图2D中所示，在一些实施例中，在沟道孔222中沿着从侧壁朝向沟道孔222中心的径向方向依次沉积阻挡材料层、存储器材料层和隧穿材料层。阻挡材料层、存储器材料层
和隧穿材料层的材料可以参考阻挡层131、存储器层132和隧穿层133的描述，这里不再重
复。阻挡材料层可以通过适当沉积方法形成，例如，化学气相沉积(CVD)、原子层沉积(ALD)、
脉冲激光沉积(PLD)、低压CVD(LPCVD)和/或液体源喷雾化学沉积。可以通过任何适当的沉
积方法，例如CVD、ALD和物理气相沉积(PVD)形成存储器材料层。可以通过适当的沉积方法，
例如CVD、ALD和/或PVD形成隧穿材料层。可以执行凹陷蚀刻工艺，例如干法蚀刻，以去除阻
挡材料层、存储器材料层和隧穿材料层在沟道孔222底部的部分，以暴露衬底20。然后可以
相应地形成阻挡层231、存储器层232和隧穿层233。

[0069] 如图2E和2F所示，在隧穿层233和衬底20上方沉积半导体层234，在半导体层234上方沉积电介质芯29，以填满沟道孔222中空间的剩余部分，形成半导体沟道24。可以通过任
何适当的沉积方法，例如LPCVD、ALD和/或金属有机物化学气相沉积(MOCVD)来形成半导体
层234。在一些实施例中，电介质芯29包括SiO(例如，充分高纯度的SiO)，并可以通过任何适
当沉积方法，例如CVD、LPCVD、ALD和/或PVD形成。

[0070] 返回参考图9A，在形成半导体沟道之后，在堆叠结构中形成第一初始缝隙开口(操作908)。图2G示出了对应结构200。

[0071] 如图2G所示，形成第一初始缝隙开口25以延伸通过堆叠结构并暴露衬底20。可以执行适当的蚀刻工艺，例如干法蚀刻工艺以形成第一初始缝隙开口25。

[0072] 图3A‑3J示出了根据一些实施例，基于结构200形成存储器件103和104的“栅极第一”方法。具体而言，图3A、3C、3E、3G和3I示出了基于结构200形成存储器件103的制造过程，
图3B、3D、3F、3H和3J示出了基于结构200形成存储器件104的制造过程。在“栅极第一”方法
中，第一层211包括牺牲材料，第二层212包括用于接下来形成导体层18的导体材料。在一些
实施例中，第二层212包括多晶硅。图9B示出了图3A‑3J中所示的形成存储器件103和104的
制造过程920的流程图。

[0073] 如图9B所示，在制造过程的开始，去除多个第一层(操作922)，并在相邻导体层之间形成栅极到栅极电介质层(操作924)。从第一初始缝隙开口形成第二初始缝隙开口。图3A
和3B分别示出了对应的结构。在一些实施例中，执行各向同性蚀刻工艺(例如，湿法蚀刻)以
去除第一层211并暴露阻挡层231和衬底20。可以通过去除第一层211形成多个横向凹陷。

[0074] 如图3A所示，可以执行氧化反应和/或氮化反应以从与反应物反应的第二层212的一部分形成复合层。第二层212未反应的部分可以形成导体层38，导体层可以充当存储器件
103的栅电极。第二层212的反应部分可以形成覆盖导体层38的复合层37‑1或37‑2(例如，类
似于或相同于17‑1或17‑2)。复合层可以从第二层212的顶部/上表面并从第二层212的底
部/下表面形成。可以在相邻导体层38上的复合层37‑1和37‑2之间形成气隙373。在一些实
施例中，彼此面对并在相邻导体层38和其间的气隙373上的一对复合层(例如，37‑1和37‑2)
可以形成栅极到栅极电介质层37，与图1A和1C所示的栅极到栅极电介质层17相似或相同。
在一些实施例中，也可以在第二层212的侧表面(例如，第一初始缝隙开口25的侧壁)上形成
复合层(例如，37‑1或37‑2)，从第一初始缝隙开口25形成第二初始缝隙开口35A。

[0075] 在一些实施例中，通过经由第一初始缝隙开口25和横向凹陷氧化和/或氮化第二层212来形成多个栅极到栅极电介质层37。在一些实施例中，为了形成多个栅极到栅极电介
质层37，控制氧扩散浓度和/或氮扩散浓度，使得每个栅极到栅极电介质层37包括至少一个
氮氧化硅子层。在一些实施例中，每个复合层(例如37‑1或37‑2)至少包括氮氧化硅子层。在
一些实施例中，控制氧和/或氮扩散浓度，使得多个栅极到栅极电介质层37的每个能够具有
图1A所述的结构。例如，每个栅极到栅极电介质层37包括一对复合层(例如，37‑1和37‑2)，
每个均包括多个交替布置的氮氧化硅子层和氧化硅子层。每个复合层的具体结构不应受到
本公开实施例的限制。在一些实施例中，可以通过氧化和/或氮化反应在衬底20上方形成复
合层。

[0076] 与从第二层212的部分形成栅极到栅极电介质层37的工艺不同，如图3B所示，可以通过沉积电介质材料以填满横向凹陷并执行氧化反应和/或氮化反应以在每个栅极到栅极
电介质层37中形成至少一个氮氧化硅子层，来形成栅极到栅极电介质层37。可以通过横向
凹陷和第一初始缝隙开口25执行该工艺。在一些实施例中，可以通过适当沉积方法，例如，
CVD、ALD和/或PVD，沉积电介质材料，例如，氧化硅或氮化硅，以填满横向凹陷。可以在相邻
第二层212之间沉积的电介质材料上执行氧化反应和/或氮化反应，以形成栅极到栅极电介
质层37，其包括具有至少一个氮氧化硅子层的复合层。在一些实施例中，每个复合层至少包
括氮氧化硅子层。在一些实施例中，控制氧和/或氮扩散浓度，使得多个栅极到栅极电介质
层37的每个能够具有图1B所述的结构。例如，每个栅极到栅极电介质层37包括复合层，复合
层具有多个交替布置的氮氧化硅和氧化硅子层。在相邻第二层212之间不形成气隙。在一些
实施例中，栅极到栅极电介质层37覆盖阻挡层231。每个复合层的具体结构不应受到本公开
实施例的限制。在一些实施例中，第二层212形成导体层38。在一些实施例中，可以在沉积电
介质材料之前在第二层212上形成粘合层(未示出)。在一些实施例中，也可以在第二层212
的侧表面(例如，第一初始缝隙开口25的侧壁)上形成复合层，从第一初始缝隙开口25形成
第二初始缝隙开口35B。在一些实施例中，可以通过氧化和/或氮化反应在衬底20上方形成
复合层。

[0077] 返回参考图9B，在形成栅极到栅极电介质层之后，可以在衬底中，在第二初始缝隙开口底部形成掺杂区(操作926)。图3C和3D示出了对应的结构。

[0078] 如图3C和3D所示，可以在衬底20中在第二初始缝隙开口(例如，图3C中的35A和图3D中的35B)的底部形成掺杂区36。可以执行适当的掺杂工艺，例如离子注入，以形成掺杂区
36。在一些实施例中，去除复合层在第二初始缝隙开口(例如，35A和35B)底部的部分以在掺
杂工艺之前暴露衬底20。在一些实施例中，保留复合层在第二初始缝隙开口(例如，35A和
35B)底部的部分。

[0079] 返回参考图9B，在形成掺杂区之后，从第二初始缝隙开口形成缝隙开口(操作928)。图3E和3F示出了对应的结构。

[0080] 如图3E和3F所示，从相应的第二初始缝隙开口(例如，图3C中的35A和图3D中的35B)形成缝隙开口(例如，图3E中的350A和图3F中的350B)。在一些实施例中，执行凹陷蚀刻
以从导体层38的侧表面去除任何凹陷材料，形成缝隙开口350A/350B。在一些实施例中，也
可以蚀刻并去除衬底20上方在第二初始缝隙开口35A/35B底部的过剩材料(例如，复合层的
材料)。缝隙开口350A/350B的侧壁可以暴露导体层38。在一些实施例中，缝隙开口350A的侧
壁暴露气隙373。在一些实施例中，缝隙开口350A/350B的侧壁还暴露栅极到栅极电介质层
37。

[0081] 返回参考图9B，在缝隙开口中形成绝缘结构(操作930)。图3G和3H示出了对应的结构。

[0082] 如图3G和3H所示，可以在相应缝隙结构(例如，图3G中的350A和图3H中的350B)形成绝缘结构(例如，图3G中的320A和图3H中的320B)。在一些实施例中，在相应缝隙开口
350A/350B的侧壁上方形成绝缘结构320A/320B并在相应缝隙开口350A/350B底部处暴露衬
底20(例如，或掺杂区36)。在一些实施例中，绝缘结构320A/320B包括电介质材料，例如氧化
硅，并通过适当的沉积工艺，例如CVD、ALD、LPCVD和/或PVD沉积。在一些实施例中，执行凹陷
蚀刻(例如，干法蚀刻和/或湿法蚀刻)以去除缝隙结构350A/350B底部处的任何过剩材料
(例如，在形成绝缘结构320A/320B期间沉积的材料)，以暴露衬底20(例如，或者掺杂区36)。

[0083] 返回参考图9B，在形成绝缘结构之后，在绝缘结构中形成源极接触部(操作932)。图3I和3J示出了对应的结构。

[0084] 如图3I和3J所示，可以在绝缘结构320A/320B中沉积适当的导电材料以形成相应的源极接触部321。可以使用任何适当的沉积方法以形成源极接触部321。例如，可以通过
CVD、ALD和/或PVD形成源极接触部321。在一些实施例中，源极接触部321包括钨并通过CVD
沉积。在一些实施例中，源极接触部321A、掺杂区36和相应的绝缘结构320A/320B形成源极
结构。可以执行适当的平面化工艺(例如，凹陷蚀刻和/或化学机械抛光)以使堆叠结构的顶
表面平坦化，例如，使源极结构、半导体沟道24和/或栅极到栅极电介质层37平坦化。

[0085] 图4A‑4G示出了根据一些实施例，基于结构200形成存储器件101和102的“栅极第一”方法。具体而言，图4A、4B、4D和4F示出了基于结构200形成存储器件101的制造过程，图
4A、4C、4E和4G示出了基于结构200形成存储器件102的制造过程。在“栅极第一”方法中，第
一层211包括牺牲材料，第二层212包括用于接下来形成导体层18的导体材料。在一些实施
例中，第二层212包括多晶硅。图9C示出了图4A‑4G中所示的形成存储器件101和102的制造
过程的流程图940。

[0086] 如图9C所示，在制造过程的开始，去除多个第一层(操作942)，并形成在每个第二层底部下方具有存储器部分的存储器层(操作944)。存储器部分彼此断开连接。图4A示出了
对应结构。在一些实施例中，执行各向同性蚀刻工艺(例如，湿法蚀刻)以去除第一层(例如，
211)，形成多个横向凹陷，横向凹陷暴露阻挡层(例如，231)和衬底(例如，20)。

[0087] 如图4A所示，形成阻挡层431，阻挡层具有多个阻挡部分，每个部分在相应第二层212的底部下方并彼此断开连接。而且，形成存储器层432，存储器层具有多个存储器部分，
每个部分都在相应阻挡部分下方。每个存储器部分可以包括垂直部分432‑1和连接到垂直
部分432‑1的至少一个横向部分432‑2。在一些实施例中，每个存储器部分包括连接到相应
垂直部分432‑1的不同端部的一对横向部分432‑2。每个存储器部分可以围绕相应第二层
212底部下方的相应阻挡部分，并可以沿着垂直方向彼此断开连接。在存储器层432下方并
部分围绕存储器层432的隧穿层433也被形成并沿着垂直方向一致地延伸。在一些实施例
中，可以在相邻第二层212之间暴露隧穿层433。

[0088] 可以在结构200上执行适当的蚀刻工艺(例如，湿法蚀刻)以从第一初始缝隙开口25和横向凹陷去除半导体沟道24的部分。在一些实施例中，至少去除第二存储器部分232b
以暴露第一存储器部分232a的横向部分232a‑2。第一存储器部分232a可以完全或部分保留
以形成存储器部分。根据蚀刻工艺，横向部分232‑2可以被过蚀刻，横向部分232a‑2的长度
可以在不同应用中沿横向变化。在一些实施例中，也可以在蚀刻工艺期间去除阻挡层231和
隧穿层233的部分。可以形成彼此断开连接并在存储器部分上方的阻挡部分。在形成存储器
部分之后，半导体沟道24可以形成半导体沟道44。

[0089] 返回参考图9C，在相邻导体层之间形成栅极到栅极电介质层，并形成第二初始缝隙开口(操作946)。而且，在衬底中在第二初始缝隙开口底部处形成掺杂区(操作948)。图4B
和4C分别示出了对应的结构。

[0090] 图4B示出了具有气隙的栅极到栅极电介质层47。如图4B所示，可以在堆叠结构中形成栅极到栅极电介质层47、导体层48、第二初始开口45A和掺杂区46。在一些实施例中，栅
极到栅极电介质层47包括一对复合层47‑1和47‑2以及复合层47‑1和47‑2之间的气隙473。
形成这些结构的制造过程可以参考图3A和3C中所示形成栅极到栅极电介质层37、导体层
38、第二初始缝隙开口35A和掺杂区36的制造过程，在这里不再重复。

[0091] 图4C示出了没有气隙的栅极到栅极电介质层47。如图4C所示，可以在堆叠结构中形成栅极到栅极电介质层47、导体层48、第二初始开口45B和掺杂区46。在一些实施例中，栅
极到栅极电介质层47包括填满相邻导体层48之间空间的复合层。在一些实施例中，栅极到
栅极电介质层47覆盖阻挡层431、存储器层432和隧穿层433的暴露部分。形成这些结构的制
造过程可以参考图3B和3D中所示形成栅极到栅极电介质层37、导体层38、第二初始缝隙开
口35B和掺杂区36的制造过程，在这里不再重复。

[0092] 返回参考图9C，在形成掺杂区和栅极到栅极电介质层之后，从第二初始缝隙开口形成缝隙开口(操作950)并在缝隙开口中形成绝缘结构(操作952)。图4D和4E分别示出了对
应的结构。

[0093] 如图4D和4E所示，可以形成缝隙开口(例如，图4D中的450A和图4E中的450B)和绝缘结构(例如，图4D中的420A和图4E中的420B)。形成缝隙开口450A和绝缘结构420A的制造
过程可以参考图3E和3G中形成缝隙开口350A和绝缘结构320A的制造过程，形成缝隙开口
450B和绝缘结构420B的制造过程可以参考图3F和3H中形成缝隙开口350B和绝缘结构320B
的制造过程。在这里不再重复详情。

[0094] 返回参考图9C，在形成缝隙开口和绝缘结构之后，在绝缘结构中形成源极接触部(操作954)。图4F和4G分别示出了对应的结构。

[0095] 如图4F和4G所示，在相应的绝缘结构(例如，图4F中的420A和图4G中的420B)中形成源极接触部421，接触相应的掺杂区46。用于形成源极接触部421的制造过程可以参考图
3I和3J中所示的形成源极接触部321的制造过程。在这里不再重复详情。

[0096] 图5A‑5D、5E和5I示出了根据一些实施例，形成在栅极到栅极电介质层中具有气隙的存储器件105的“栅极第一”方法。图5A‑5D、5F和5J示出了根据一些实施例，形成在栅极到
栅极电介质层中没有气隙的存储器件的“栅极第一”方法。图10示出了图5A‑5J所示的制造
过程的流程图1000。

[0097] 在制造过程的开始，在堆叠结构中形成半导体沟道(操作1002)。图5A‑5C示出了对应结构。

[0098] 如图5A‑5C中所示，可以在衬底50上方的堆叠结构51中形成半导体沟道54。如图5A所示，堆叠结构51可以包括形成多个阶梯的多个交替布置的第一层511和第二层512，其中
每个第一层511/第二层512形成阶梯/层级。第一层511可以包括牺牲材料，第二层512可以
包括用于形成导体层的导体材料，导体层接下来充当存储器件的栅电极。衬底50的材料、形
成堆叠结构51的材料和制造过程的详细描述可以参考图2A中的衬底20和堆叠结构21的描
述，这里不再重复。在一些实施例中，衬底50包括硅，第一层511包括氮化硅和/或氧化硅，第
二层512包括多晶硅。

[0099] 如图5A所示，可以将沟道孔52形成为垂直延伸穿过堆叠结构51。形成沟道孔52的制造过程可以与形成初始沟道孔22的制造过程相似或相同(例如，如图2B所示)。与形成图
2C所示的沟道孔222不同的是，在沟道孔52中的第一层511和第二层512的侧表面之间不形
成偏移。亦即，第一层511和第二层512的侧表面可以沿垂直方向共面。可以在沟道孔52的侧
壁上方相继沉积阻挡材料层531m、存储器材料层532m和隧穿材料层533m。形成这些材料层
的材料和沉积工艺可以参考图2D中所示的阻挡材料层、存储器材料层和隧穿材料的材料和
沉积工艺，这里不再重复。

[0100] 如图5B所示，可以去除阻挡材料层531m、存储器材料层532m和隧穿材料层533m的部分以暴露衬底50。可以执行类似于图2D所示蚀刻工艺的蚀刻工艺，并可以形成阻挡层
531、存储器层532和隧穿层533。

[0101] 如图5C所示，可以相继沉积半导体层534和电介质芯59以填满沟道孔52并形成半导体沟道54。形成半导体层534和电介质芯的材料和沉积工艺可以参考形成图2E和2F中所
示的形成半导体层234和电介质芯29的材料和沉积工艺的描述，这里不再重复。

[0102] 返回参考图10，在形成半导体沟道之后，在相邻导体层之间形成栅极到栅极电介质层，并形成第二初始缝隙开口(操作1004)。图5D和5E示出了具有包括气隙的栅极到栅极
电介质层的对应结构。图5D和5F示出了具有无气隙的栅极到栅极电介质层的对应结构。

[0103] 如图5D所示，可以将第一初始缝隙开口55形成为垂直延伸穿过堆叠结构，可以通过第一初始缝隙开口55去除第一层511以形成多个横向凹陷。第一初始缝隙开口55的形成
可以参考图2G所示的第一初始缝隙开口25的形成，横向凹陷的形成可以参考图3A所示横向
凹陷的形成。在一些实施例中，在横向凹陷中暴露阻挡层531的部分。在这里不再重复详情。

[0104] 图5E示出了从图5D所示结构形成的结构。在一些实施例中，如图5E所示，可以形成栅极到栅极电介质层57和第二初始缝隙开口55A。栅极到栅极电介质层57可以位于相邻导
体层58之间。栅极到栅极电介质层57可以包括一对复合层57‑1和57‑2以及复合层57‑1和
57‑2之间的气隙573。形成栅极到栅极电介质层57和第二初始缝隙开口55A的材料、结构和
制造过程可以参考形成图3A中所示栅极到栅极电介质层37和第二初始缝隙开口35A的材
料、结构和制造过程的描述，在这里不再重复。

[0105] 图5F示出了从图5D所示结构形成的另一结构。在一些实施例中，如图5E所示，可以形成栅极到栅极电介质层57和第二初始缝隙开口55B。栅极到栅极电介质层57可以位于相
邻导体层58之间并且在相邻导体层58之间没有气隙。栅极到栅极电介质层57可以包括相邻
导体层58之间的复合层。形成栅极到栅极电介质层57和第二初始缝隙开口55B的材料、结构
和制造过程可以参考形成图3B中所示栅极到栅极电介质层37和第二初始缝隙开口35B的材
料、结构和制造过程的描述，在这里不再重复。

[0106] 返回参考图10，在形成栅极到栅极电介质层和第二初始缝隙开口之后，在第二缝隙结构的底部形成掺杂区，并从第二初始缝隙结构形成缝隙结构(操作1006)。图5G和5H均
示出了相应结构。

[0107] 如图5G和5H所示，在相应衬底50中形成掺杂区56，并将缝隙结构(例如，图5G的550A和图5H中的550B)形成为延伸穿过堆叠结构并暴露衬底50(例如，相应的掺杂区56)。形
成掺杂区56和缝隙开口550A/550B的具体制造过程应当参考形成掺杂区36和缝隙开口
350A/350B的制造过程的描述，在这里不再重复。

[0108] 返回参考图10，在形成掺杂区和缝隙开口之后，在缝隙结构中形成绝缘结构，并在绝缘结构中形成源极接触部(操作1008)。图5I和5J均示出了相应结构。

[0109] 如图5I和5J所示，在相应的绝缘结构520A/520B中形成绝缘结构(例如，图5I中的520A和图5J中的520B)和源极接触部521。在一些实施例中，源极接触部521接触相应的掺杂
区36。形成绝缘结构520A/520B和源极接触部521的材料和制造过程的描述应当参考形成图
3I和3J中所示的绝缘结构320A/320B和源极接触部521的材料和制造过程的描述，在这里不
再重复。

[0110] 图6A‑6I示出了根据一些实施例，从结构200形成在相邻导体层之间具有栅极到栅极电介质层的存储器件的“栅极最后”方法。具体而言，图6A、6B、6D、6F和6H示出了从多个第
一层的每个的整体形成栅极到栅极电介质层的制造过程，图6A、6C、6E、6G和6I示出了从多
个第一层的一部分形成栅极到栅极电介质层的制造过程。在一些实施例中，图6A、6B、6D、6F
和6H示出了形成存储器件104的制造过程，图6A、6C、6E、6G和6I示出了形成存储器件106的
制造过程。在这种“栅极最后”方法中，第一层211包括用于形成栅极到栅极电介质层的电介
质材料，第二层212包括用于形成充当栅电极的导体层的牺牲材料。电介质材料可以包括氧
化硅和/或氮化硅。在一些实施例中，第一层211包括氮化硅。在一些实施例中，第二层212包
括与第一层211的材料不同的材料。在一些实施例中，第二层212包括多晶硅、碳和/或有机
膜。图9D示出了图6A‑6I所示的制造过程的流程图960。

[0111] 如图6A所示，在制造过程的开始，去除多个第二层(操作962)。图6A示出了对应结构。

[0112] 在一些实施例中，执行各向同性蚀刻工艺(例如，湿法蚀刻)以去除第二层212并暴露阻挡层231和衬底20。可以通过经由第一初始缝隙开口25去除第二层212来形成多个横向
凹陷62。可以通过横向凹陷62暴露阻挡层231的部分。

[0113] 返回参考图9D，在去除第二层并形成横向凹陷之后，在相邻横向凹陷之间形成栅极到栅极电介质层，并形成第二初始缝隙开口(操作964)。图6B和6C均示出了对应的结构。

[0114] 在一些实施例中，通过经由第一初始缝隙开口25和横向凹陷62氧化第一层211来形成图6A和6B的栅极到栅极电介质层67。在一些实施例中，为了形成多个栅极到栅极电介
质层67，控制氧扩散浓度，使得每个栅极到栅极电介质层37包括期望数量的氮氧化硅和/或
氧化硅子层。每个复合层的具体结构不应受到本公开实施例的限制。可以通过第一层211上
的氧化工艺从相应的第一初始缝隙开口(例如，图6A中的25)形成第二初始缝隙开口(例如，
图6B中的65A和图6C中的65B)。在一些实施例中，可以在衬底20上方在第二初始缝隙结构
65A/65B的底部从氧和衬底20之间的氧化反应形成氧化层61。

[0115] 图6B示出了通过完全氧化每个第一层211来形成每个栅极到栅极电介质层的结构。如图6B所示，可以执行氧化反应以从每个第一层211的整个部分的氧化来形成栅极到栅
极电介质层67。每个栅极到栅极电介质层67可以包括复合层，复合层至少包括接下来形成
的相邻导体层之间从相应第一层211的整个部分形成的氮氧化硅子层。在一些实施例中，每
个复合层至少包括氮氧化硅子层和至少氧化硅子层。在一些实施例中，每个复合层包括多
个交替布置的氮氧化硅子层和氧化硅子层，例如图8B所示的结构。

[0116] 图6C示出了通过部分氧化每个第一层211来形成栅极到栅极电介质层67的结构。栅极到栅极电介质层67可以包括通过氧化每个第一层211的外部部分而不是整个部分而形
成的一对复合层(例如，67‑1和67‑2)。如图6C所示，可以执行氧化反应以从每个第一层211
的外部部分来形成栅极到栅极电介质层67。每个栅极到栅极电介质层67可以包括在接下来
形成的相邻导体层之间形成的一对复合层(例如，67‑1和67‑2)。每个复合层可以由第一层
211的外部部分形成。在一些实施例中，复合层67‑1由第一层211的顶部(例如，从第一层211
的上表面延伸到第一层211内部的部分)形成，复合层67‑2由同一第一层211的底部(例如，
从第一层211的下表面延伸到第一层211的内部的部分)形成。第一层211的未反应部分可以
被复合层67‑1和67‑2夹置或围绕，并可以被称为未反应电介质层670(例如，由氮化硅构
成)。在一些实施例中，栅极到栅极电介质层67包括一对复合层67‑1和67‑2以及复合层67‑1
和67‑2之间的未反应电介质层670。复合层67‑1和67‑2以及未反应电介质层670的厚度均可
以由氧化工艺确定，其中未反应电介质层670的厚度大于零。在一些实施例中，每个复合层
67‑1/67‑2可以至少包括氮氧化硅子层。在一些实施例中，每个复合层67‑1/67‑2至少包括
氮氧化硅子层和至少氧化硅子层。在一些实施例中，每个复合层包括多个交替布置的氮氧
化硅子层和氧化硅子层，例如图8B所示的结构。在一些实施例中，栅极到栅极电介质层67包
括一对复合层67‑1和67‑2以及复合层67‑1和67‑2之间的未反应电介质层670。亦即，栅极到
栅极电介质层67包括由两个交替布置的氮氧化硅子层和氧化硅子层堆叠体夹置的氮化硅
子层。

[0117] 返回参考图9D，在形成栅极到栅极电介质层之后，形成多个导体层和缝隙开口(操作966)。图6D和6E均示出了对应的结构。

[0118] 如图6D和6E所示，从相应的第二初始缝隙开口65A/65B形成多个导体层68和相应的缝隙开口(例如，图6D中的650A和图6E中的650B)。在一些实施例中，可以向每个横向凹陷
62中沉积导体材料层，以通过相应的第二初始缝隙开口65A/65B填满横向凹陷62中的空间，
并可以执行凹陷蚀刻(例如，干法和/或湿法蚀刻)以去除任何过剩的导体材料和复合层67‑
1/67‑2在第二初始缝隙开口65A/65B的侧壁上的部分，形成相应的导体层68和相应的缝隙
开口650A/650B。在一些实施例中，导体层68包括钨、铜、铝、钴、硅化物、掺杂和/或多晶硅。
在一些实施例中，在沉积导体材料层之前，在横向凹陷62中通过相应的第二初始缝隙开口
沉积粘合层624，例如，以改善导体材料层和栅极到栅极电介质层67之间的粘附。在一些实
施例中，粘合层624包括钛(Ti)和/或氮化钛(TiN)。在一些实施例中，导体材料层和粘合层
624均通过适当方法，例如CVD、ALD、LPCVD和/或PVD中的一种或多种来沉积。

[0119] 返回参考图9D，在形成导体层之后，在衬底中在缝隙开口的底部形成掺杂区，并在缝隙开口中形成绝缘结构(操作968)。图6F和6G均示出了对应的结构。

[0120] 如图6F和6G所示，可以在衬底20中形成相应掺杂区66。掺杂区66可以包括在衬底10中形成并与衬底20极性相反的适当掺杂(例如，P型或N型)半导体区。可以执行适当的掺
杂工艺，例如离子注入，以形成掺杂区66。在一些实施例中，掺杂区66包括掺杂硅。

[0121] 可以形成相应的绝缘结构(例如，图6F中的620A和图6G中的620B)以使相应导体层68与接下来形成的源极接触部绝缘。在一些实施例中，绝缘结构620A/620B均覆盖相应缝隙
开口的侧壁并暴露衬底20(例如，相应掺杂区66)。在一些实施例中，绝缘结构620A覆盖栅极
到栅极电介质层67的复合层、导体层68和粘合层624的侧表面。在一些实施例中，绝缘结构
620B覆盖栅极到栅极电介质层67的复合层、栅极到栅极电介质层67的未反应电介质层670、
导体层68和粘合层624的侧表面。为了形成绝缘结构620A/620B，可以沉积适当的绝缘材料
以覆盖相应缝隙开口650A/650B的侧壁，并可以执行适当的凹陷蚀刻(例如，干法蚀刻和/或
湿法蚀刻)以去除缝隙开口650A/650B的侧壁和底部上的绝缘材料的过剩部分。也可以通过
凹陷蚀刻工艺去除相应的氧化层61。可以在缝隙开口650A/650B中形成绝缘结构620A/
620B。在一些实施例中，绝缘结构120包括氧化硅，并通过CVD、ALD、LPCVD和/或PVD的任一种
沉积。在各实施例中，形成相应绝缘结构620A/620B和掺杂区66的次序可以基于不同的制造
操作而变化，并且不应受到本公开实施例的限制。

[0122] 返回参考图9D，在形成绝缘结构和掺杂区之后，在绝缘结构中形成源极接触部(操作970)。图6H和6I均示出了对应的结构。

[0123] 如图6H和6I所示，在相应的绝缘结构620A/620B中形成源极接触部621。源极接触部621可以接触相应的掺杂区66并通过掺杂区66和衬底20与半导体沟道24形成电连接。源
极接触部621可以包括钨、钴、铜、铝、硅化物和/或掺杂多晶硅中的一种或多种，并可以通过
CVD、PVD和/或ALD中的一种或多种来沉积。可以执行适当的CMP和/或凹陷蚀刻以去除绝缘
结构620A/620B和源极接触部621的过剩材料。

[0124] 在一些实施例中，也采用“栅极最后”方法形成存储器件，该存储器件具有不包括横向部分的半导体沟道，例如，横向部分沿垂直方向一致延伸。例如，为了形成存储器件，可
以在堆叠结构中形成与半导体沟道54(例如，图5C中所示)相似或相同的半导体沟道。与堆
叠结构51不同，该堆叠结构可以具有多个交替布置的电介质材料层的第一层和牺牲材料层
的第二层，与图6A‑6I中所示的堆叠结构相似或相同。在一些实施例中，第一层包括氮化硅，
第二层包括与第一层不同的材料，例如多晶硅、碳和/或有机膜。可以去除第二层以形成多
个横向凹陷，类似于图6A中所示的制造操作。然后可以使用类似于图6B和6C所示的氧化工
艺的氧化反应来氧化第一层，以形成多个栅极到栅极电介质层。该堆叠结构还可以使用图
6D‑6I所示的制造过程来处理，以形成其他部分，例如，源极接触部、绝缘结构和导体层。形
成存储器件的材料和制造过程的详细描述可以参考图5A‑5J和图6A‑6I的描述，因此在这里
不再重复。

[0125] 在各实施例中，基于第一层和/或第二层的材料，栅极到栅极电介质层可以包括与本公开中介绍的材料不同的材料。通过使用本公开的方法，第一层和/或第二层可以经历适
当的反应(例如，氧化和/或氮化反应)以在相应的栅极到栅极电介质层中形成至少高k电介
质材料的子层。例如，x81可以包括氧化铪(HfOx)，x82可以包括氮氧化铪(HfOxNy，例如
HfON)。在一些实施例中，可以通过沉积氧化铪以填满横向凹陷(通过去除第一层211形成)，
并在导体层18之间的氧化铪上执行氧化和/或氮化工艺以在栅极到栅极电介质层17中形成
至少氮氧化铪的子层，从而形成存储器件102和104的栅极到栅极电介质层17。在一些实施
例中，在“栅极第一”方法中，第二层212包括铪，存储器件101、103、105和106(例如，均通过
“栅极第一”方法形成)的栅极到栅极电介质层17包括至少氮氧化铪子层。在一些实施例中，
在“栅极最后”方法中，第一层211包括铪，存储器件104和106(例如，均通过“栅极最后”方法
形成)的栅极到栅极电介质层17包括至少氮氧化铪子层。栅极到栅极电介质层的具体材料
不应受到本公开实施例的限制。

[0126] 在一些实施例中，一种用于形成3D存储器件的方法包括以下操作。首先，在衬底上方交替布置的多个第一层和多个第二层的堆叠结构中形成初始沟道孔。在初始沟道孔的侧
壁上的多个第一层中的每一个的侧表面和多个第二层中的每一个的侧表面之间形成偏移，
以形成沟道孔。通过利用沟道形成结构填充沟道孔来形成半导体沟道，所述半导体沟道具
有存储器层，该存储器层包括均围绕相应第二层的底部的多个第一存储器部分和均连接相
邻第一存储器部分的多个第二存储器部分。然后去除多个第二存储器部分以保留多个第一
存储器部分，所述多个第一存储器部分彼此断开连接。而且，从多个第二层形成多个导体
层。此外，在相邻导体层之间形成栅极到栅极电介质层，所述栅极到栅极电介质层具有至少
一个氮氧化硅子层和气隙。

[0127] 在一些实施例中，去除多个第二存储器部分包括以下操作。首先，形成延伸穿过堆叠结构并暴露衬底的第一初始缝隙开口。通过第一初始缝隙去除多个第一层以形成暴露半
导体沟道的部分的多个横向凹陷。通过多个横向凹陷和第一初始缝隙开口在半导体沟道的
暴露部分上执行蚀刻工艺，以去除多个第二存储器部分。

[0128] 在一些实施例中，利用沟道形成结构填充沟道孔包括在沟道孔的侧壁上方形成阻挡层，在阻挡层上方形成存储器层，在存储器层上方形成隧穿层，在隧穿层上方形成半导体
层，以及在半导体层上方形成电介质芯，以填满沟道孔。在一些实施例中，去除多个第二存
储器部分包括去除阻挡层的处于多个第二存储器部分的每一个上方的一部分，以及去除多
个第二存储器部分以暴露隧穿层的处于多个第二存储器部分的每一个下方的一部分。

[0129] 在一些实施例中，形成多个导体层、栅极到栅极电介质层和第二初始缝隙开口包括从多个第二层的每个的一部分形成复合层，相应第二层的剩余部分形成相应导体层，相
邻导体层上彼此面对的一对复合层形成栅极到栅极电介质层，第一初始缝隙开口形成第二
初始缝隙开口。复合层可以具有至少一个氮氧化硅子层。

[0130] 在一些实施例中，多个第二层包括多晶硅，形成复合层包括通过第一初始缝隙开口和多个横向凹陷在多个第二层上执行氧化反应和氮化反应的一种或多种。多个第二层中
的每一个的反应部分可以形成相应复合层，多个第二层中的每一个的未反应部分可以形成
相应导体层。

[0131] 在一些实施例中，从相应第二层的顶部和底部中的每一个形成复合层。

[0132] 在一些实施例中，形成栅极到栅极电介质层还包括在该对复合层之间形成气隙。

[0133] 在一些实施例中，形成复合层包括控制氧扩散浓度，使得复合层包括至少一个氮氧化硅子层。

[0134] 在一些实施例中，形成复合层还包括控制氧扩散浓度，使得复合层包括至少一个氮氧化硅子层和至少一个氧化硅子层。

[0135] 在一些实施例中，形成复合层还包括控制氧扩散浓度，使得复合层包括多个交替布置的氮氧化硅子层和氧化硅子层。

[0136] 在一些实施例中，形成偏移包括去除初始沟道孔侧壁上多个第一层中的每一个的侧表面上的一部分。

[0137] 在一些实施例中，去除多个第一层中的每一个的侧表面的该部分包括执行凹陷蚀刻工艺，该凹陷蚀刻工艺相对于多个第二层选择性地蚀刻多个第一层。

[0138] 在一些实施例中，通过在衬底上方交替沉积多个第一材料层和多个第二材料层来形成多个第一层和多个第二层，从而在衬底上方形成初始堆叠结构。多个第一材料层可以
具有与多个第二材料层不同的蚀刻选择性。在一些实施例中，通过进一步反复蚀刻多个第
一材料层和多个第二材料层来形成多个第一层和多个第二层，以形成堆叠结构，该堆叠结
构具有以阶梯结构布置的多个第一层和多个第二层。

[0139] 在一些实施例中，沉积多个第一材料层包括沉积氮化硅材料层、氧化硅材料层或氮氧化硅材料层中的至少一种。

[0140] 在一些实施例中，所述方法还包括以下操作。首先，在衬底中在第二初始缝隙开口底部处形成掺杂区。通过去除复合层的部分以暴露缝隙开口侧壁上的多个导体层并暴露缝
隙开口底部处的衬底，从第二初始缝隙开口形成缝隙开口。在缝隙开口中形成绝缘结构，该
绝缘结构在多个导体层的暴露部分上方并暴露缝隙开口底部处的衬底。在绝缘结构中形成
与掺杂区接触的源极接触部。

[0141] 在一些实施例中，在缝隙开口中形成绝缘结构包括沉积一层覆盖多个导体层的暴露部分和相邻导体层之间的栅极到栅极电介质层的氧化硅层，形成源极接触部包括在绝缘
结构中沉积钨、钴、铜、铝、多晶硅、掺杂硅或硅化物中的至少一种。

[0142] 在一些实施例中，一种用于形成3D存储器件的方法包括以下操作。首先，在衬底上方交替布置的多个第一层和多个第二层的堆叠结构中形成初始沟道孔。在初始沟道孔的侧
壁上的多个第一层中的每一个的侧表面和多个第二层中的每一个的侧表面之间形成偏移，
以形成沟道孔。通过利用沟道形成结构填充沟道孔来形成半导体沟道，该半导体沟道具有
存储器层，该存储器层包括均围绕相应第二层的底部的多个第一存储器部分和均连接相邻
第一存储器部分的多个第二存储器部分。而且，去除多个第二存储器部分以保留多个第一
存储器部分。多个第一存储器部分可以彼此断开连接。多个导体层可以均由相应第二层的
中间部分形成。复合层可以由第二层的表面部分形成，复合层包括至少一个氮氧化硅子层。
可以在相邻导体层之间形成气隙。

[0143] 在一些实施例中，去除多个第二存储器部分包括形成延伸穿过堆叠结构并暴露衬底的第一初始缝隙开口，穿过第一初始缝隙去除多个第一层以形成暴露半导体沟道的部分
的多个横向凹陷，以及通过多个横向凹陷和第一初始缝隙开口在半导体沟道的暴露部分上
执行蚀刻工艺以去除多个第二存储器部分。

[0144] 在一些实施例中，利用沟道形成结构填充沟道孔包括在沟道孔的侧壁上方形成阻挡层，在阻挡层上方形成存储器层，在存储器层上方形成隧穿层，在隧穿层上方形成半导体
层，以及在半导体层上方形成电介质芯，以填满沟道孔。在一些实施例中，去除多个第二存
储器部分包括去除阻挡层的处于多个第二存储器部分中的每一个上方的一部分，以及去除
多个第二存储器部分以暴露隧穿层的处于多个第二存储器部分中的每一个下方的一部分。

[0145] 在一些实施例中，形成多个导体层、复合层和第二初始缝隙开口包括从多个第二层中的每一个的顶部和底部的每个形成复合层，顶部和底部之间的中间部分形成相应的导
体层，第一初始缝隙开口形成第二初始缝隙开口。

[0146] 在一些实施例中，多个第二层包括多晶硅，形成复合层包括通过第一初始缝隙开口和多个横向凹陷执行多个第二层的氧化反应和氮化反应的一种或多种。多个第二层中的
每一个的反应顶部和底部可以形成相应的复合层，多个第二层中的每一个的反应顶部和底
部之间的未反应部分可以形成相应的导体层。

[0147] 在一些实施例中，该方法还包括在相邻导体层上且彼此面对的复合层之间形成气隙。

[0148] 在一些实施例中，形成复合层包括控制氧扩散浓度，使得复合层包括至少一个氮氧化硅子层。

[0149] 在一些实施例中，形成复合层还包括控制氧扩散浓度，使得复合层包括至少一个氮氧化硅子层和至少一个氧化硅子层。

[0150] 在一些实施例中，形成复合层还包括控制氧扩散浓度，使得复合层包括多个交替布置的氮氧化硅子层和氧化硅子层。

[0151] 在一些实施例中，形成偏移包括去除初始沟道孔侧壁上多个第一层中的每一个的侧表面上的一部分。

[0152] 在一些实施例中，去除多个第一层中的每一个的侧表面的该部分包括执行凹陷蚀刻工艺，该凹陷蚀刻工艺相对于多个第二层选择性地蚀刻多个第一层。

[0153] 在一些实施例中，通过在衬底上方交替沉积多个第一材料层和多个第二材料层来形成多个第一层和多个第二层，从而在衬底上方形成初始堆叠结构。多个第一材料层可以
具有与多个第二材料层不同的蚀刻选择性。在一些实施例中，通过反复蚀刻多个第一材料
层和多个第二材料层来形成多个第一层和多个第二层，以形成堆叠结构，该堆叠结构具有
以阶梯结构布置的多个第一层和多个第二层。

[0154] 在一些实施例中，沉积多个第一材料层包括沉积氮化硅材料层、氧化硅材料层或氮氧化硅材料层中的至少一种。

[0155] 在一些实施例中，所述方法还包括在衬底中在第二初始缝隙开口的底部处形成掺杂区，通过去除复合层的部分以暴露缝隙开口的侧壁上的多个导体层并暴露缝隙开口底部
的衬底，从第二初始缝隙开口形成缝隙开口，在缝隙开口中形成绝缘结构。该绝缘结构可以
在多个导体层的被暴露部分上方并暴露缝隙开口底部处的衬底。该方法还可以包括在绝缘
结构中形成与掺杂区接触的源极接触部。

[0156] 在一些实施例中，在缝隙开口中形成绝缘结构包括沉积一层覆盖多个导体层的暴露部分和相邻导体层之间的栅极到栅极电介质层的氧化硅层，形成源极接触部包括在绝缘
结构中沉积钨、钴、铜、铝、多晶硅、掺杂硅或硅化物中的至少一种。

[0157] 在一些实施例中，一种3D存储器件包括堆叠结构，该堆叠结构具有通过栅极到栅极电介质结构而彼此绝缘的多个导体层。该栅极到栅极电介质结构可以至少包括沿垂直于
衬底顶表面的垂直方向的氮氧化硅子层和相邻导体层之间的气隙。在一些实施例中，3D存
储器件还包括从堆叠结构的顶表面延伸到衬底的半导体沟道。半导体沟道可以包括存储器
层，该存储器层具有多个存储器部分，每个存储器部分围绕相应导体层的底部并均彼此断
开连接。在一些实施例中，3D存储器件还包括从堆叠结构的顶表面延伸到衬底的源极结构。

[0158] 在一些实施例中，栅极到栅极电介质结构包括相邻导体层之间的栅极到栅极电介质层。该栅极到栅极电介质层可以包括相邻导体层上的一对复合层，该对复合层均至少具
有氮氧化硅子层。

[0159] 在一些实施例中，该对复合层均至少包括氧化硅子层和氮氧化硅子层。

[0160] 在一些实施例中，该对复合层均包括多个交替布置的氧化硅子层和氮氧化硅子层。

[0161] 在一些实施例中，栅极到栅极电介质层包括该对复合层之间的气隙。

[0162] 在一些实施例中，多个存储器部分均包括沿垂直方向的垂直部分和至少一个沿平行于衬底顶表面的横向方向的横向部分。该垂直部分和至少一个横向部分垂直和横向地部
分围绕相应的导体层。

[0163] 在一些实施例中，沿着从半导体沟道的侧壁到半导体沟道中心的径向方向，该半导体沟道包括阻挡层、阻挡层上方的多个存储器部分、多个存储器部分上方的隧穿层、隧穿
层上方的半导体层以及半导体层上方的电介质芯。

[0164] 在一些实施例中，每个复合层都沿垂直方向位于多个存储器部分中的每一个的相应垂直部分的端部之间。

[0165] 在一些实施例中，该阻挡层包括第一阻挡层和第二阻挡层中的至少一个，第一阻挡层包括氧化铝(AlO)、氧化铪(HfO2)、氧化镧(LaO2)、氧化钇(Y2O3)、氧化钽(Ta2O5)、其硅酸
盐、其掺氮化合物、或其合金中的一种或多种，第二阻挡层包括氧化硅、氮氧化硅和氮化硅
中的一种或多种。在一些实施例中，该存储器层包括电荷捕获材料，该电荷捕获材料包括
钨、钼、钽、钛、铂、钌、其合金、其纳米颗粒、其硅化物、多晶硅、非晶硅、SiN或SiON中的至少
一种。在一些实施例中，隧穿层包括SiO、SiN、SiON、电介质金属氧化物、电介质金属氮氧化
物、电介质金属硅化物或其合金中的至少一种。在一些实施例中，该半导体层可以包括单元
素半导体材料、III‑V族化合物半导体材料、II‑VI族化合物半导体材料或有机半导体材料
中的至少一种。在一些实施例中，电介质芯包括SiO。

[0166] 在一些实施例中，多个导体层均包括W、Co、Al、掺杂硅、硅化物及其组合中的一种或多种构成的层，源极结构均包括绝缘结构以及在绝缘结构中与衬底导电接触的源极接触
部。该绝缘结构可以包括氧化硅，该源极接触部包括W、Co、Al、掺杂硅、硅化物及其组合中的
一种或多种。

[0167] 对特定实施例的上述说明将展现本公开的一般性质，使得他人在不需要过度实验和不脱离本公开一般概念的情况下，能够通过运用本领域技术范围内的知识容易地对此类
特定实施例的各种应用进行修改和/或调整。因此，根据本文呈现的教导和指导，此类调整
和修改旨在处于本文所公开实施例的等同物的含义和范围之内。应当理解，本文中的措辞
或术语是出于说明的目的，而不是为了进行限制，所以本说明书的术语或措辞将由技术人
员按照所述教导和指导进行解释。

[0168] 上文已经借助于功能构建块描述了本公开的实施例，功能构建块例示了指定功能及其关系的实施方式。在本文中出于方便描述的目的任意定义了这些功能构建块的边界。
可以定义替代边界，只要适当执行其指定功能和关系即可。

[0169] 发明内容和摘要部分可以阐述发明人构思的本公开的一个或多个，但未必所有示范性实施例，因此，并非意在通过任何方式限制本公开和所附权利要求。

[0170] 本公开的广度和范围不应受任何上述示例性实施例的限制，且应当仅根据以下权利要求书及其等同物进行限定。