高频离线驱动器

摘要

本发明公开了一种高频离线驱动器，所述高频离线驱动器包括主驱动电路和去加重驱动电路，还包括第一处理电路、信号产生电路以及第二处理电路；所述第一处理电路用于对输入信号进行反相延迟处理，获得反相延迟信号；所述信号产生电路用于产生开关控制信号；所述第二处理电路用于对所述反相延迟信号和所述开关控制信号进行逻辑处理，获得去加重控制信号，所述去加重控制信号控制所述去加重驱动电路在数据无效阶段停止驱动，所述去加重控制信号控制所述去加重驱动电路在数据有效阶段进行驱动。本发明提供的高频离线驱动器，可以减小漏电通路产生的电路功耗。

权利要求

1.一种高频离线驱动器，包括主驱动电路和去加重驱动电路，其特征在于，还包括第一处理电路、信号产生电路以及第二处理电路；

所述第一处理电路用于对输入信号进行反相延迟处理，获得反相延迟信号；

所述信号产生电路用于产生开关控制信号，所述开关控制信号在所述输入信号的数据有效阶段为第一电平信号，所述开关控制信号在所述输入信号的数据无效阶段为第二电平信号，所述第一电平信号和所述第二电平信号互为反相信号；

所述第二处理电路用于对所述反相延迟信号和所述开关控制信号进行逻辑处理，获得去加重控制信号，所述去加重控制信号控制所述去加重驱动电路在所述输入信号的数据无效阶段停止驱动，所述去加重控制信号控制所述去加重驱动电路在所述输入信号的数据有效阶段进行驱动。

2.根据权利要求1所述的高频离线驱动器，其特征在于，所述第一电平信号为高电平信号，所述第二电平信号为低电平信号。

3.根据权利要求2所述的高频离线驱动器，其特征在于，所述第二处理电路为与门电路；

所述与门电路的一个输入端用于接收所述反相延迟信号，所述与门电路的另一个输入端用于接收所述开关控制信号，所述与门电路的输出端用于输出所述去加重控制信号。

4.根据权利要求2所述的高频离线驱动器，其特征在于，所述信号产生电路包括计数器和第一RS触发器；

所述计数器用于对驱动启动信号进行计数，以在所述数据无效阶段结束时产生第一触发信号，在所述数据有效阶段结束时产生第二触发信号；

所述第一RS触发器的置位端用于接收所述第一触发信号，并在接收到所述第一触发信号时进行置位；

所述第一RS触发器的复位端用于接收所述第二触发信号，并在接收到所述第二触发信号时进行复位；

所述第一RS触发器的输出端用于输出所述开关控制信号。

5.根据权利要求4所述的高频离线驱动器，其特征在于，所述第一RS触发器的触发信号为高电平信号有效，所述第一触发信号和所述第二触发信号为高电平信号。

6.根据权利要求4所述的高频离线驱动器，其特征在于，所述第一RS触发器的触发信号为低电平信号有效，所述第一触发信号和所述第二触发信号为低电平信号。

7.根据权利要求2所述的高频离线驱动器，其特征在于，所述信号产生电路包括或门电路、移位计数器以及N个D触发器，N为不小于2的整数；

每个D触发器的时钟端用于接收时钟信号，第n个D触发器的输出端连接第n+1个D触发器的数据端和所述或门电路的第n个输入端，第1个D触发器的数据端用于接收驱动启动信号，第N个D触发器的输出端连接所述或门电路的第N个输入端，1≤n＜N；

所述移位计数器用于对所述或门电路的输出信号进行计数并移位，获得所述开关控制信号。

8.根据权利要求7所述的高频离线驱动器，其特征在于，N的取值根据所述数据有效阶段的时长确定，所述移位计数器的移位长度根据所述数据无效阶段的时长确定。

9.根据权利要求2所述的高频离线驱动器，其特征在于，所述信号产生电路包括第一延迟电路、第二延迟电路、第三延迟电路、第一异或门电路、第二异或门电路以及第二RS触发器；

所述第一延迟电路的输入端连接所述第一异或门电路的一个输入端并用于接收所述输入信号的第一个数据信号，所述第一延迟电路的输出端连接所述第一异或门电路的另一个输入端；

所述第二延迟电路的输入端连接所述第二异或门电路的一个输入端并用于接收所述输入信号的最后一个数据信号，所述第二延迟电路的输出端连接所述第二异或门电路的另一个输入端；

所述第一异或门电路的输出端连接所述第二RS触发器的置位端，所述第二异或门电路的输出端连接所述第三延迟电路的输入端，所述第三延迟电路的输出端连接所述第二RS触发器的复位端，所述第二RS触发器的输出端用于输出所述开关控制信号。

10.根据权利要求2所述的高频离线驱动器，其特征在于，所述信号产生电路包括第三RS触发器；

所述第三RS触发器的置位端用于接收第一脉冲信号，所述第三RS触发器的复位端用于接收第二脉冲信号，所述第三 RS触发器的输出端用于输出所述开关控制信号，其中，所述第一脉冲信号为产生所述输入信号的第一个数据对应的脉冲信号，所述第二脉冲信号为产生所述输入信号的最后一个数据对应的脉冲信号。

11.根据权利要求2至10任一项所述的高频离线驱动器，其特征在于，所述第一处理电路包括第一反相器和第四延迟电路；

所述第一反相器的输入端作为所述第一处理电路的输入端，所述第一反相器的输出端连接所述第四延迟电路的输入端，所述第四延迟电路的输出端作为所述第一处理电路的输出端。

12.根据权利要求11所述的高频离线驱动器，其特征在于，所述第四延迟电路的延迟时间不大于一个数据的宽度。

13.根据权利要求2至10任一项所述的高频离线驱动器，其特征在于，所述第一处理电路包括第二反相器和第五延迟电路；

所述第五延迟电路的输入端作为所述第一处理电路的输入端，所述第五延迟电路的输出端连接所述第二反相器的输入端，所述第二反相器的输出端作为所述第一处理电路的输出端。

14.根据权利要求13所述的高频离线驱动器，其特征在于，所述第五延迟电路的延迟时间不大于一个数据的宽度。

15.根据权利要求1所述的高频离线驱动器，其特征在于，所述主驱动电路的输入端用于接收所述输入信号，所述去加重驱动电路的输入端用于接收所述去加重控制信号。

说明书

高频离线驱动器

技术领域

[0001] 本发明涉及数据通信技术领域，具体涉及一种高频离线驱动器。

背景技术

[0002] 离线驱动器(OCD，Off‑Chip Driver)的主要作用在于调整I/O接口端的电压，来补偿上拉电阻值和下拉电阻值，从而保证输出信号的摆幅、抖动、摆率、延迟以及占空比等指
标的质量。在高频情况下，信号传输通路会对信号的高频部分造成严重的衰减，影响信号质
量。因此，为了可以提供高质量的信号驱动能力，会在离线驱动器中加入去加重(de‑
emphasis)来补偿信号传输通路对高频信号造成的衰减。

[0003] 所谓去加重是将输出级分为主驱动电路和去加重驱动电路两个部分。如图1所示，主驱动电路11由输入信号din直接驱动，去加重驱动电路12由去加重控制信号de驱动，所述
主驱动电路11的输出端连接所述去加重驱动电路12的输出端以输出数据dout。如图2所示，
所述去加重控制信号de的上升沿与所述输入信号din的上升沿同时产生，所述输入信号din
的下降沿滞后于所述去加重控制信号de的下降沿，即所述去加重控制信号de的高电平信号
持续时间Td小于所述输入信号din的数据周期Tck的二分之一。通过采用所述去加重控制信
号de驱动所述去加重驱动电路12，可以减弱信号的低频分量，降低反射和噪声，提高高频信
号的性能。

[0004] 在信号频率越来越高的工作环境中，产生所述去加重控制信号de已经变得十分困难，甚至于不可能。如图3所示，现有技术中采用了一种更简单的方式来产生去加重控制信
号de，即对所述输入信号din进行反相处理，并对反相后的信号进行延迟处理，延迟处理后
获得的信号作为所述去加重控制信号de，利用所述去加重控制信号de和所述输入信号din
重叠的高电平信号部分，实现去加重的功能。然而，在所述输入信号din为低电平信号、所述
去加重控制信号de为高电平信号期间，会在所述去加重驱动电路12中会产生一个漏电通
路，造成功耗损失。

发明内容

[0005] 本发明所要解决的是去加重驱动电路存在漏电通路造成功耗损失的问题。

[0006] 本发明通过下述技术方案实现：

[0007] 一种高频离线驱动器，包括主驱动电路和去加重驱动电路，还包括第一处理电路、信号产生电路以及第二处理电路；

[0008] 所述第一处理电路用于对输入信号进行反相延迟处理，获得反相延迟信号；

[0009] 所述信号产生电路用于产生开关控制信号，所述开关控制信号在所述输入信号的数据有效阶段为第一电平信号，所述开关控制信号在所述输入信号的数据无效阶段为第二
电平信号，所述第一电平信号和所述第二电平信号互为反相信号；

[0010] 所述第二处理电路用于对所述反相延迟信号和所述开关控制信号进行逻辑处理，获得去加重控制信号，所述去加重控制信号控制所述去加重驱动电路在所述输入信号的数
据无效阶段停止驱动，所述去加重控制信号控制所述去加重驱动电路在所述输入信号的数
据有效阶段进行驱动。

[0011] 可选的，所述第一电平信号为高电平信号，所述第二电平信号为低电平信号。

[0012] 可选的，所述第二处理电路为与门电路；

[0013] 所述与门电路的一个输入端用于接收所述反相延迟信号，所述与门电路的另一个输入端用于接收所述开关控制信号，所述与门电路的输出端用于输出所述去加重控制信
号。

[0014] 可选的，所述信号产生电路包括计数器和第一RS触发器；

[0015] 所述计数器用于对驱动启动信号进行计数，以在所述数据无效阶段结束时产生第一触发信号，在所述数据有效阶段结束时产生第二触发信号；

[0016] 所述第一RS触发器的置位端用于接收所述第一触发信号，并在接收到所述第一触发信号时进行置位；

[0017] 所述第一RS触发器的复位端用于接收所述第二触发信号，并在接收到所述第二触发信号时进行复位；

[0018] 所述第一RS触发器的输出端用于输出所述开关控制信号。

[0019] 可选的，所述第一RS触发器的触发信号为高电平信号有效，所述第一触发信号和所述第二触发信号为高电平信号。

[0020] 可选的，所述第一RS触发器的触发信号为低电平信号有效，所述第一触发信号和所述第二触发信号为低电平信号。

[0021] 可选的，所述信号产生电路包括或门电路、移位计数器以及N个D触发器，N为不小于2的整数；

[0022] 每个D触发器的时钟端用于接收时钟信号，第n个D触发器的输出端连接第n+1个D触发器的数据端和所述或门电路的第n个输入端，第1个D触发器的数据端用于接收驱动启
动信号，第N个D触发器的输出端连接所述或门电路的第N个输入端，1≤n＜N；

[0023] 所述移位计数器用于对所述或门电路的输出信号进行计数并移位，获得所述开关控制信号。

[0024] 可选的，N的取值根据所述数据有效阶段的时长确定，所述移位计数器的移位长度根据所述数据无效阶段的时长确定。

[0025] 可选的，所述信号产生电路包括第一延迟电路、第二延迟电路、第三延迟电路、第一异或门电路、第二异或门电路以及第二RS触发器；

[0026] 所述第一延迟电路的输入端连接所述第一异或门电路的一个输入端并用于接收所述输入信号的第一个数据信号，所述第一延迟电路的输出端连接所述第一异或门电路的
另一个输入端；

[0027] 所述第二延迟电路的输入端连接所述第二异或门电路的一个输入端并用于接收所述输入信号的最后一个数据信号，所述第二延迟电路的输出端连接所述第二异或门电路
的另一个输入端；

[0028] 所述第一异或门电路的输出端连接所述第二RS触发器的置位端，所述第二异或门电路的输出端连接所述第三延迟电路的输入端，所述第三延迟电路的输出端连接所述第二
RS触发器的复位端，所述第二RS触发器的输出端用于输出所述开关控制信号。

[0029] 可选的，所述信号产生电路包括第三RS触发器；

[0030] 所述第三RS触发器的置位端用于接收第一脉冲信号，所述第三RS触发器的复位端用于接收第二脉冲信号，所述RS第三触发器的输出端用于输出所述开关控制信号，其中，所
述第一脉冲信号为产生所述输入信号的第一个数据对应的脉冲信号，所述第二脉冲信号为
产生所述输入信号的最后一个数据对应的脉冲信号。

[0031] 可选的，所述第一处理电路包括第一反相器和第四延迟电路；

[0032] 所述第一反相器的输入端作为所述第一处理电路的输入端，所述第一反相器的输出端连接所述第四延迟电路的输入端，所述第四延迟电路的输出端作为所述第一处理电路
的输出端。

[0033] 可选的，所述第四延迟电路的延迟时间不大于一个数据的宽度。

[0034] 可选的，所述第一处理电路包括第二反相器和第五延迟电路；

[0035] 所述第五延迟电路的输入端作为所述第一处理电路的输入端，所述第五延迟电路的输出端连接所述第二反相器的输入端，所述第二反相器的输出端作为所述第一处理电路
的输出端。

[0036] 可选的，所述第五延迟电路的延迟时间不大于一个数据的宽度。

[0037] 可选的，所述主驱动电路的输入端用于接收所述输入信号，所述去加重驱动电路的输入端用于接收所述去加重控制信号。

[0038] 本发明与现有技术相比，具有如下的优点和有益效果：

[0039] 本发明提供的高频离线驱动器，通过设置第一处理电路对输入信号进行反相延迟处理获得反相延迟信号，通过设置信号产生电路产生开关控制信号，并通过设置第二处理
电路对所述反相延迟信号和所述开关控制信号进行逻辑处理，从而获得去加重控制信号，
由所述去加重控制信号控制所述去加重驱动电路在所述输入信号的数据无效阶段停止驱
动，由所述去加重控制信号控制所述去加重驱动电路在所述输入信号的数据有效阶段进行
驱动。一方面，由于所述去加重驱动电路在所述输入信号的数据有效阶段进行驱动，因而所
述高频离线驱动器可以工作在高频情况下并实现去加重功能，以提高信号传输质量；另一
方面，由于所述去加重驱动电路在所述输入信号的数据无效阶段停止驱动，因而所述去加
重驱动电路在所述输入信号的数据无效阶段不会产生漏电通路，可以降低所述高频离线驱
动器的电路功耗。

附图说明

[0040] 此处所说明的附图用来提供对本发明实施例的进一步理解，构成本申请的一部分，并不构成对本发明实施例的限定。在附图中：

[0041] 图1为在高频离线驱动器中设置去加重驱动电路的结构示意图；

[0042] 图2为设置有去加重驱动电路的高频离线驱动器的一种输入信号和去加重控制信号的时序图；

[0043] 图3为设置有去加重驱动电路的高频离线驱动器的另一种输入信号和去加重控制信号的时序图；

[0044] 图4为本发明实施例的高频离线驱动器的电路结构示意图；

[0045] 图5为本发明实施例的高频离线驱动器的开关控制信号和输入信号的时序图；

[0046] 图6为本发明一种实施例的信号产生电路的电路结构示意图；

[0047] 图7为本发明实施例的高频离线驱动器的时钟信号、驱动启动信号、计数脉冲以及开关控制信号的时序图；

[0048] 图8为本发明另一种实施例的信号产生电路的电路结构示意图；

[0049] 图9为本发明又一种实施例的信号产生电路的电路结构示意图；

[0050] 图10为本发明实施例的高频离线驱动器的第一个数据信号、第二个数据信号以及开关控制信号的时序图；

[0051] 图11为本发明再一种实施例的信号产生电路的电路结构示意图；

[0052] 图12为本发明一种实施例的第一处理电路的电路结构示意图；

[0053] 图13为本发明另一种实施例的第一处理电路的电路结构示意图。

具体实施方式

[0054] 为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本发明作进一步的详细说明，本发明的示意性实施方式及其说明仅用于解释本发明，并不作
为对本发明的限定。

[0055] 实施例

[0056] 本实施例提供一种高频离线驱动器，图4是所述高频离线驱动器的电路结构示意图，所述高频离线驱动器包括主驱动电路41、去加重驱动电路42、第一处理电路43、信号产
生电路44以及第二处理电路45。

[0057] 具体地，所述主驱动电路41的输入端用于接收输入信号din，所述去加重驱动电路42的输入端用于接收去加重控制信号de，所述主驱动电路41的输出端连接所述去加重驱动
电路42的输出端以输出数据dout。由于所述主驱动电路41和所述去加重驱动电路42并非本
实施例的改进之处，所述主驱动电路41和所述去加重驱动电路42可以采用现有的电路结
构，因而本实施例不再对所述主驱动电路41和所述去加重驱动电路42的具体电路结构进行
详细说明。

[0058] 所述第一处理电路43用于对所述输入信号din进行反相延迟处理，获得反相延迟信号dm。所述信号产生电路44用于产生开关控制信号emp，所述开关控制信号emp在所述输
入信号din的数据有效阶段为第一电平信号，所述开关控制信号emp在所述输入信号din的
数据无效阶段为第二电平信号，所述第一电平信号和所述第二电平信号互为反相信号。所
述第二处理电路45用于对所述反相延迟信号dm和所述开关控制信号emp进行逻辑处理，获
得所述去加重控制信号de，所述去加重控制信号de控制所述去加重驱动电路42在所述输入
信号din的数据无效阶段停止驱动，所述去加重控制信号de控制所述去加重驱动电路42在
所述输入信号din的数据有效阶段进行驱动。

[0059] 在一种可选实现方式中，所述第一电平信号可以为高电平信号，所述第二电平信号可以为低电平信号。相应地，所述第二处理电路45可以为与门电路，所述与门电路的一个
输入端用于接收所述反相延迟信号dm，所述与门电路的另一个输入端用于接收所述开关控
制信号emp，所述与门电路的输出端用于输出所述去加重控制信号de。当然，所述第二处理
电路45并不限于与门电路，也可以为其他可以实现与逻辑的逻辑电路，本说明书实施例对
此不进行限定。进一步，在其他一些实现方式中，所述第一电平信号也可以为低电平信号，
所述第二电平信号有也可以为高电平信号。当所述第一电平信号为低电平信号、所述第二
电平信号为高电平信号时，所述第二处理电路45进行相应变换即可。

[0060] 以所述第一电平信号为高电平信号、所述第二电平信号为低电平信号为例，图5是所述开关控制信号emp和所述输入信号din的时序图。参考图5，在所述输入信号din为低电
平信号时，对所述输入信号din进行反相延迟处理获得的是高电平信号，因此，如果直接采
用对所述输入信号din进行反相延迟处理获得的信号作为所述去加重控制信号de，会在所
述去加重驱动电路42中产生漏电通路，造成功耗损失。本实施例通过对所述反相延迟信号
dm和所述开关控制信号emp进行逻辑处理去获得所述去加重控制信号de，一方面，由于所述
去加重控制信号de在所述数据有效阶段对应为所述反相延迟信号dm，因而所述高频离线驱
动器可以工作在高频情况下并实现去加重功能，以提高信号传输质量；另一方面，由于所述
输入信号din在所述数据有效阶段和所述数据无效阶段均存在低电平信号，若直接采用所
述反相延迟信号dm驱动所述去加重驱动电路42，所述去加重驱动电路42在所述数据有效阶
段和所述数据无效阶段均会产生漏电通路，因此，通过使所述去加重控制信号de在所述数
据无效阶段为低电平信号，可以避免所述去加重驱动电路42在所述数据无效阶段产生漏电
通路，从而可以降低所述高频离线驱动器的电路功耗。

[0061] 以所述第一电平信号为高电平信号、所述第二电平信号为低电平信号为例，图6是本实施例提供的所述信号产生电路44的一种电路结构示意图，所述信号产生电路44包括计
数器61和第一RS触发器62。

[0062] 具体地，所述计数器61用于对驱动启动信号cmd进行计数，以在所述数据无效阶段结束时产生第一触发信号，在所述数据有效阶段结束时产生第二触发信号。所述第一RS触
发器62的置位端用于接收所述第一触发信号，并在接收到所述第一触发信号时进行置位；
所述第一RS触发器62的复位端用于接收所述第二触发信号，并在接收到所述第二触发信号
时进行复位；所述第一RS触发器62的输出端用于输出所述开关控制信号emp。

[0063] 图7是时钟信号clk、所述驱动启动信号cmd、计数脉冲cnt以及所述开关控制信号emp的时序图。参考图7，所述信号产生电路44采用所述时钟信号clk和所述计数器61对所述
驱动启动信号cmd进行计数，并通过所述第一RS触发器62获得所述开关控制信号emp。所述
计数器61用于计算从所述驱动启动信号cmd开始到OCD驱动输出的延时以及OCD驱动的时长
(即所述开关控制信号emp的宽度)，以产生所述第一触发信号和所述第二触发信号。所述第
一触发信号作为所述第一RS触发器62的置位信号，决定所述开关控制信号emp的上升沿；所
述第二触发信号作为所述第一RS触发器62的复位信号，决定所述开关控制信号emp的下降
沿。

[0064] 需要说明的是，所述第一RS触发器62的触发信号可以为高电平信号有效，也可以为低电平信号有效。当所述第一RS触发器62的触发信号为高电平信号有效时，所述第一触
发信号和所述第二触发信号相应为高电平信号；当所述第一RS触发器62的触发信号为低电
平信号有效时，所述第一触发信号和所述第二触发信号相应为低电平信号，本实施例对此
不进行限定。

[0065] 以所述第一电平信号为高电平信号、所述第二电平信号为低电平信号为例，图8是本实施例提供的所述信号产生电路44的另一种电路结构示意图，所述信号产生电路44包括
或门电路81、移位计数器82以及N个D触发器83，N为不小于2的整数。

[0066] 具体地，每个D触发器83的时钟端用于接收时钟信号clk，第n个D触发器83的输出端连接第n+1个D触发器83的数据端和所述或门电路81的第n个输入端，第1个D触发器83的
数据端用于接收驱动启动信号cmd，第N个D触发器83的输出端连接所述或门电路81的第N个
输入端，1≤n＜N；所述移位计数器82用于对所述或门电路81的输出信号进行计数并移位，
获得所述开关控制信号emp。

[0067] 所述信号产生电路44使用N个所述D触发器83对所述驱动启动信号cmd进行延时和展宽，并利用所述移位计数器82对展宽后的信号进行计数并移位。需要说明的是，所述D触
发器83的数量，即N的取值决定了延时的周期数和展宽的范围，移位的长短由所述驱动启动
信号cmd开始到OCD驱动输出的延时决定。也就是说，N的取值根据所述数据有效阶段的时长
确定，所述移位计数器82的移位长度根据所述数据无效阶段的时长确定。

[0068] 以所述第一电平信号为高电平信号、所述第二电平信号为低电平信号为例，图9是本实施例提供的所述信号产生电路44的又一种电路结构示意图，所述信号产生电路44包括
第一延迟电路91、第二延迟电路92、第三延迟电路93、第一异或门电路94、第二异或门电路
95以及第二RS触发器96。

[0069] 具体地，所述第一延迟电路91的输入端连接所述第一异或门电路94的一个输入端并用于接收所述输入信号din的第一个数据信号dat1，所述第一延迟电路91的输出端连接
所述第一异或门电路94的另一个输入端；所述第二延迟电路92的输入端连接所述第二异或
门电路95的一个输入端并用于接收所述输入信号din的最后一个数据信号dat2，所述第二
延迟电路92的输出端连接所述第二异或门电路95的另一个输入端；所述第一异或门电路94
的输出端连接所述第二RS触发器96的置位端，所述第二异或门电路95的输出端连接所述第
三延迟电路93的输入端，所述第三延迟电路93的输出端连接所述第二RS触发器96的复位
端，所述第二RS触发器96的输出端用于输出所述开关控制信号emp。

[0070] 图10为所述第一个数据信号dat1、所述第二个数据信号dat2以及所述开关控制信号emp的时序图。参考图10，所述信号产生电路44使用所述第一个数据信号dat1和所述第二
个数据信号dat2作为标示位，使用三个延迟电路和两个异或门电路产生脉冲，通过配合所
述第二RS触发器96得到所述开关控制信号emp。在本实施例中，所述第二RS触发器96的触发
信号为高电平信号有效。

[0071] 以所述第一电平信号为高电平信号、所述第二电平信号为低电平信号为例，图11是本实施例提供的所述信号产生电路44的再一种电路结构示意图，所述信号产生电路44包
括第三RS触发器111。

[0072] 具体地，所述第三RS触发器111的置位端用于接收第一脉冲信号pulse1，所述第三RS触发器111的复位端用于接收第二脉冲信号pulse2，所述RS第三触发器111的输出端用于
输出所述开关控制信号emp，其中，所述第一脉冲信号pulse1为产生所述输入信号din的第
一个数据对应的脉冲信号，所述第二脉冲信号pulse2为产生所述输入信号din的最后一个
数据对应的脉冲信号。所述信号产生电路44使用所述第一脉冲信号pulse1和所述第二脉冲
信号pulse2作为标示位，通过所述第三RS触发器111得到所述开关控制信号emp。在本实施
例中，所述第三RS触发器111的触发信号为高电平信号有效。

[0073] 图12是本实施例提供的所述第一处理电路43的一种电路结构示意图，所述第一处理电路43包括第一反相器121和第四延迟电路122。

[0074] 具体地，所述第一反相器121的输入端作为所述第一处理电路43的输入端，所述第一反相器121的输出端连接所述第四延迟电路122的输入端，所述第四延迟电路122的输出
端作为所述第一处理电路43的输出端。所述第四延迟电路122的延迟时间决定了所述去加
重控制信号de的高电平信号持续时间，即图2中的Td。所述第四延迟电路122的延迟时间可
根据实际需求进行设置，在本实施例中，所述第四延迟电路122的延迟时间不大于一个数据
的宽度。

[0075] 图13是本实施例提供的所述第一处理电路43的另一种电路结构示意图，所述第一处理电路43包括第二反相器132和第五延迟电路131。

[0076] 具体地，所述第五延迟电路131的输入端作为所述第一处理电路43的输入端，所述第五延迟电路131的输出端连接所述第二反相器132的输入端，所述第二反相器132的输出
端作为所述第一处理电路43的输出端。所述第五延迟电路131的延迟时间决定了所述去加
重控制信号de的高电平信号持续时间，即图2中的Td。所述第五延迟电路131的延迟时间可
根据实际需求进行设置，在本实施例中，所述第五延迟电路131的延迟时间不大于一个数据
的宽度。

[0077] 综上所述，本发明实施例提供的高频离线驱动器，通过设置所述第一处理电路43对所述输入信号din进行反相延迟处理获得所述反相延迟信号dm，通过设置所述信号产生
电路44产生所述开关控制信号emp，并通过设置所述第二处理电路45对所述反相延迟信号
dm和所述开关控制信号emp进行逻辑处理，从而获得所述去加重控制信号de，由所述去加重
控制信号de驱动所述去加重驱动电路42。由于所述去加重控制信号de控制所述去加重驱动
电路42在所述数据无效阶段停止驱动，所述去加重控制信号de控制所述去加重驱动电路42
在所述数据有效阶段进行驱动，因而可以避免所述去加重驱动电路42在所述数据无效阶段
产生漏电通路，因而可以降低所述高频离线驱动器的电路功耗。

[0078] 以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明
的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含
在本发明的保护范围之内。