检测闪存位线之间漏电结构的制造方法及漏电检测方法

摘要

本发明提供了一种检测闪存位线之间漏电结构的制造方法，包括：提供衬底；在所述衬底上形成浅沟槽隔离结构与有源区，在所述有源区的上方形成隧穿氧化层，在所述隧穿氧化层的上方形成浮栅，在所述浮栅上形成栅间介质层，以及控制栅；通过控制栅刻蚀，去除控制栅、栅间介质层和隧穿氧化层，漏出所述有源区，在所述有源区内形成位线；在所述有源区上方形成有源区与第一层金属的连接层，以及位于所述有源区与第一层金属的连接层上的第一层金属；在所述第一层金属上形成第一层金属与第二层金属的连接层，以及位于所述第一层金属与第二层金属的连接层上的第二层金属。通过第二层金属分别将所述闪存结构的位线引出，即可测试闪存相邻的位线之间是否漏电。

权利要求

1.一种检测闪存位线之间漏电结构的制造方法，其特征在于，包括：

提供衬底；

在所述衬底上形成浅沟槽隔离结构与有源区，在所述有源区的上方形成隧穿氧化层，在所述隧穿氧化层的上方形成浮栅，在所述浮栅上形成栅间介质层，以及控制栅；

通过控制栅刻蚀，去除控制栅、栅间介质层和隧穿氧化层，漏出所述有源区，在所述有源区内形成位线；

在所述有源区上方形成有源区与第一层金属的连接层，以及位于所述有源区与第一层金属的连接层上的第一层金属；

在所述第一层金属上形成第一层金属与第二层金属的连接层，以及位于所述第一层金属与第二层金属的连接层上的第二层金属；

所述衬底上同时制作多个所述闪存，同时存在多个有源区，所述有源区是一个环形的形状，所述有源区为长条的环状，两条长边成为位线，多个所述闪存同时存在多个奇数列位线和多个偶数列位线，同一所述闪存的奇数列位线和偶数列位线导通；所有奇数列位线相应的第一层金属、第一层金属与第二层金属的连接层和第二层金属不制作，只留下偶数列位线相应的第一层金属，第一层金属与第二层金属的连接层以及第二层金属，或者，所有闪存单元的偶数列位线相应的第一层金属、第一层金属与第二层金属的连接层和第二层金属不制作，只留下奇数列位线相应的第一层金属、第一层金属与第二层金属的连接层以及第二层金属。

2.如权利要求1所述的检测闪存位线之间漏电结构的制造方法，其特征在于，所述衬底包括硅衬底。

3.如权利要求1所述的检测闪存位线之间漏电结构的制造方法，其特征在于，形成隧穿氧化层的方法为：形成一层氧化物层。

4.如权利要求1所述的检测闪存位线之间漏电结构的制造方法，其特征在于，采用自对准双图形刻蚀工艺及填充工艺形成闪存器件有源区。

5.一种基于如权利要求1‑4任一项的检测闪存位线之间漏电结构的制造方法的漏电检测方法，其特征在于，包括：通过所述第二层金属分别将所述闪存结构的位线引出，测试相邻的两个闪存位线之间是否漏电。

说明书

检测闪存位线之间漏电结构的制造方法及漏电检测方法

技术领域

[0001] 本发明涉及半导体技术领域，尤其是涉及一种检测闪存位线之间漏电结构的制造方法及漏电检测方法。

背景技术

[0002] 随着芯片尺寸越来越小，制定相应小尺寸器件的工艺越来越复杂，制作成本越来越高，同时检测小尺寸器件工艺的方法也越来越难。闪存单元器件部分版图结构如图1所示，当工艺节点降至32nm以下时，普通的光刻工艺不能满足精细尺寸的制作，因此会采用自对准双图形(SADP)技术。其工艺制作复杂，成本较高。32nm节点以下的闪存器件制作，基本上有源区(有源区)，控制栅150(CG)均采用自对准双图形刻蚀工艺工艺，而闪存单元有源区110引出段，即位线(bitline，位线)端后段部分层也必须要采用SADP工艺。由于工艺存在不稳定性，闪存单元位线和位线之间间距较小，容易导通，从而引发电路失效。为了表征位线和位线之间漏电问题，按照图1所示结构，分别将所有奇数位线短接，所有偶数位线短接，测试两端的漏电。而闪存单元的有源区110，有源区与第一层金属的连接层120，第一层金属
130，第一层金属与第二层金属的连接层140，第二层金属这些层如果有任何一层或者多层导通，都会导致位线和位线之间导通，例如：第一位线BL0和第二位线BL1导通，或者第三位线BL2和第四位线BL3导通，或者第五位线BL4和第六位线BL5导通，或者第七位线BL6和第八位线BL7导通。这种检测方法不能完全检查出是哪段工艺出了问题。通过版图结构图1可以看出，而有源区110和有源区110之间的距离，有源区与第一层金属的连接层120和有源区
110之间的距离，第二层金属和第二层金属之间的距离，在整个闪存单元中是最小的，工艺最难控制，也最容易导通。

发明内容

[0003] 本发明的目的在于提供一种检测闪存位线之间漏电结构的制造方法及漏电检测方法，可以测试相邻位线与位线之间是否漏电。

[0004] 为了达到上述目的，本发明提供了一种检测闪存位线之间漏电结构的制造方法，包括：

[0005] 提供衬底；

[0006] 在所述衬底上形成浅沟槽隔离结构与有源区，在所述有源区的上方形成隧穿氧化层，在所述隧穿氧化层的上方形成浮栅，在所述浮栅上形成栅间介质层，以及控制栅；

[0007] 通过控制栅刻蚀，去除控制栅、栅间介质层和隧穿氧化层，漏出所述有源区，在所述有源区内形成位线；

[0008] 在所述有源区上方形成有源区与第一层金属的连接层，以及位于所述有源区与第一层金属的连接层上的第一层金属；

[0009] 在所述第一金属层上形成第一层金属与第二层金属的连接层，以及位于所述第一层金属与第二层金属的连接层上的第二层金属。

[0010] 可选的，在所述的检测闪存位线之间漏电结构的制造方法中，所述衬底包括硅衬底。

[0011] 可选的，在所述的检测闪存位线之间漏电结构的制造方法中，形成隧穿氧化层的方法为：形成一层氧化物层。

[0012] 可选的，在所述的检测闪存位线之间漏电结构的制造方法中，采用自对准双图形刻蚀工艺及填充工艺形成闪存器件有源区。

[0013] 可选的，在所述的检测闪存位线之间漏电结构的制造方法中，所述有源区是一个环形的形状。

[0014] 可选的，在所述的检测闪存位线之间漏电结构的制造方法中，所述有源区为长条的环状。

[0015] 可选的，在所述的检测闪存位线之间漏电结构的制造方法中，同一个闪存的位线联通成为一个整体。

[0016] 可选的，在所述的检测闪存位线之间漏电结构的制造方法中，所述衬底上同时制作多个所述闪存，同时存在多个有源区，同时存在多个奇数列位线和多个偶数列位线。

[0017] 本发明还提供了一种检测闪存位线之间漏电结构的制造方法的漏电检测方法，其特征在于，包括：通过所述第二层金属分别将所述闪存结构的位线引出，测试相邻的两个闪存位线之间是否漏电。

[0018] 在本发明提供的检测闪存位线之间漏电结构的制造方法及漏电检测方法中，引出其中一条位线相应的第一层金属，第一层金属与第二层金属的连接层以及第二层金属，测试相邻的两个闪存的位线之间是否漏电。

[0019] 进一步的，增加了多个闪存之间的第二层金属和第二层金属之间的距离，降低了由于距离太小导致的工艺问题的发生，并且比现有技术更能表征有源区和有源区与第一层金属的连接层之间由于距离太小导致的工艺问题。

附图说明

[0020] 图1是现有技术的闪存的结构示意图；

[0021] 图2是本发明实施例的检测闪存位线之间漏电结构的制造方法的流程图；

[0022] 图3‑图6是本发明实施例的检测闪存位线之间漏电的结构示意图；

[0023] 图中：110‑有源区、120‑有源区与第一层金属的连接层、130‑第一层金属、140‑第一层金属与第二层金属的连接层、150‑控制栅、BL0‑第一位线、BL1‑第二位线、BL2‑第三位线、BL3‑第四位线、BL4‑第五位线、BL5‑第六位线、BL6‑第七位线、BL7‑第八位线、210‑衬底、230‑隧穿氧化层、250‑有源区、251‑第一奇数列位线、252‑第一偶数列、253‑第二奇数列位线、254‑第二偶数列、255‑第三奇数列位线、256‑第三偶数列、257‑第四奇数列、258‑第四偶数列、280‑有源区与第一层金属的连接层、290‑第一层金属、300‑第一层金属与第二层金属的连接层、310‑第二层金属。

具体实施方式

[0024] 下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

[0025] 在下文中，术语“第一”“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换。类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序，且一些所述的步骤可被省略和/或一些本文未描述的其他步骤可被添加到该方法。

[0026] 参照图2，本发明提供了一种检测闪存位线之间漏电结构的制造方法，包括：

[0027] S11：提供衬底；

[0028] S12：在所述衬底上形成浅沟槽隔离结构与有源区，在所述有源区的上方形成隧穿氧化层，在所述隧穿氧化层的上方形成浮栅，在所述浮栅上形成栅间介质层，以及控制栅；

[0029] S13：通过控制栅刻蚀，去除控制栅、栅间介质层和隧穿氧化层，漏出所述有源区，在所述有源区内形成位线；

[0030] S14：在所述有源区上方形成有源区与第一层金属的连接层，以及位于所述有源区与第一层金属的连接层上的第一层金属；

[0031] S15：在所述第一金属层上形成第一层金属与第二层金属的连接层，以及位于所述第一层金属与第二层金属的连接层上的第二层金属。

[0032] 请参照图3和图4，首先，提供一衬底210，衬底210可以是硅衬底；在所述衬底210上形成浅沟槽隔离结构220，在所述浅沟槽隔离结构220上方形成隧穿氧化层230，在所述隧穿氧化层230上方形成浮栅240；具体的，形成隧穿氧化层230的方法为：形成一层氧化物层，氧化物可以是二氧化硅。之后，在遂穿氧化层230上沉积一层多晶硅层，部分刻蚀多晶硅露出遂穿氧化层230表面，形成浮栅240。

[0033] 接着，在所述衬底210内，采用自对准双图形刻蚀工艺及填充工艺，形成闪存器件有源区250；如图5，本发明实施例的有源区250是一个环形的形状，并且是一个长方形的环状。两条长边后续会成为位线(从第二金属层上引出)，如果给位线编号，则一条是奇数列位线，一条是偶数列位线。由于晶圆上是同时制作多个闪存，所以会同时存在多个奇数列位线和多个偶数列位线。如图5,第一奇数列位线251、第一偶数列252、第二奇数列位线253、第二偶数列254、第三奇数列位线255、第三偶数列256、第四奇数列位线257和第四偶数列258。

[0034] 随之形成栅间介质层，以及控制栅，栅间介质层位于浮栅和控制栅之间。使同一个闪存的奇数列与偶数列位线之间导通；具体的，在浮栅和遂穿氧化层230上沉积一层氧化物层，氧化物可以是二氧化硅，刻蚀露出遂穿氧化层230的表面形成控制栅间介质层。控制栅间介质层形成于浮栅表面并且覆盖浮栅。之后在控制栅间介质层和遂穿氧化层230表面沉积一多晶硅层，刻蚀多晶硅露浮栅之间的遂穿氧化层230的表面形成控制栅，控制栅形成与控制栅间介质层表面并且覆盖控制栅间介质层。通过控制栅刻蚀，去除控制栅、栅间介质层和隧穿氧化层，漏出所述有源区。相对于现有技术，本发明实施例不用形成选择栅，因此不存在导通阻隔层，使得同一闪存的奇数列位线和偶数列位线直接导通。即如图5,奇数列位线和偶数列位线世界在一个导通的环上。例如，第一奇数列位线251和第一偶数列252导通，第二奇数列位线253和第二偶数列254导通，第三奇数列位线255和第三偶数列256导通，第四奇数列位线257和第四偶数列258导通。

[0035] 接着，形成闪存单元有源区与第一层金属的连接层280，以及第一层金属290；最后，依次形成闪存单元的第一层金属与第二层金属的连接层300，以及第二层金属310。本发明的结构，如果将所有闪存单元的奇数列位线相应的第一层金属290，第一层金属与第二层金属的连接层300，第二层金属310不引出，只留下偶数列位线相应的第一层金属290，第一层金属与第二层金属的连接层300以及第二层金属310，测试各端之间的漏电，可以排除第二层金属300的影响。或者，将所有闪存单元的偶数列位线相应的第一层金属290，第一层金属与第二层金属的连接层300，第二层金属310不引出，只留下奇数列位线相应的第一层金属290连接层，第一层金属与第二层金属的连接层300以及第二层金属310，测试各端之间的漏电，可以排除第二层金属310的影响。本发明的结构由于第二层金属310下方的所有介质层和传统结构基本上是一模一样的，所以能够特别好的反应闪存单元的第二层金属310下方所有的工艺问题。

[0036] 参照图6，增加了多个闪存的第二层金属310和第二层金属310之间的距离，降低了第二层金属310和第二层金属310之间由于距离太小导致的工艺问题的发生，可以排除第二层金属310和第二层金属310之间的导通。本发明的方法简单，只是需要修改传统结构的版图就能实现，比传统的测试结构能更好的表征多个闪存之间的有源区250和有源区250，以及有源区250和有源区与第一层金属的连接层280之间由于距离太小导致的工艺问题。

[0037] 综上，在本发明实施例提供的检测闪存位线之间漏电结构的制造方法及漏电检测方法中，引出其中一条位线相应的第一层金属，第一层金属与第二层金属的连接层以及第二层金属，测试相邻的两个闪存之间是否漏电。

[0038] 进一步的，增加了多个闪存之间的第二层金属和第二层金属之间的距离，降低了由于距离太小导致的工艺问题的发生，并且比现有技术更能表征有源区和有源区与第一层金属的连接层之间由于距离太小导致的工艺问题。

[0039] 上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。