本发明公开了一种复合介质栅双器件光敏探测器的晶圆堆叠结构。该结构的复合介质栅双器件光敏探测器包括具有感光功能的MOS‑C部分和具有读取功能的MOSFET部分，探测器的MOS‑C部分设置在上晶圆，探测器的MOSFET部分设置在下晶圆；上晶圆和下晶圆堆叠集成在一起；探测器的MOS‑C部分和探测器的MOSFET部分通过通孔相连。本发明的堆叠结构能提高光敏探测器的填充系数，并能减小读取过程中对感光区的影响，提高信噪比和灵敏度。
1.一种复合介质栅双器件光敏探测器的晶圆堆叠结构，其中，复合介质栅双器件光敏探测器包括具有感光功能的MOS‑C部分和具有读取功能的MOSFET部分，其特征在于，探测器的MOS‑C部分设置在上晶圆，探测器的MOSFET部分设置在下晶圆；所述上晶圆和下晶圆堆叠集成在一起；所述探测器的MOS‑C部分和探测器的MOSFET部分通过通孔相连。
2.根据权利要求1所述的一种复合介质栅双器件光敏探测器的晶圆堆叠结构，其特征在于，所述上晶圆倒扣在下晶圆表面。
3.根据权利要求1所述的一种复合介质栅双器件光敏探测器的晶圆堆叠结构，其特征在于，所述探测器的MOS‑C部分包括在P型半导体衬底上方依次叠设的第一底层介质层、第一电荷耦合层、第一层介质层和第一控制栅极；
所述探测器的MOSFET部分包括在所述P型半导体衬底上方依次叠设的第二底层介质层和第二电荷耦合层，其中，在所述P型半导体衬底中且靠近第二底层介质层的一侧设有N型源极区和N型漏极区，在所述P型半导体衬底中且第二底层介质层的下方设有阈值调节注入区；
所述第一电荷耦合层和第二电荷耦合层通过金属线相连，金属线穿过通孔。
4.根据权利要求3所述的一种复合介质栅双器件光敏探测器的晶圆堆叠结构，其特征在于，所述探测器的MOSFET部分中，在第二电荷耦合层上方还依次设有第二顶层介质层和第二控制栅极。
5.根据权利要求1所述的一种复合介质栅双器件光敏探测器的晶圆堆叠结构，其特征在于，所述复合介质栅双器件光敏探测器采用多个，在衬底中用浅槽隔离区隔开；多个所述探测器的MOS‑C部分构成阵列排布在上晶圆，多个所述探测器的MOSFET部分构成阵列排布在下晶圆。
6.根据权利要求5所述的一种复合介质栅双器件光敏探测器的晶圆堆叠结构，其特征在于，每个探测器的MOS‑C部分分别连接一个探测器的MOSFET部分。
7.根据权利要求5所述的一种复合介质栅双器件光敏探测器的晶圆堆叠结构，其特征在于，多个探测器的MOS‑C部分通过选通模块共同连接一个探测器的MOSFET部分，其中，每个探测器的MOS‑C部分分别连接一个选通模块，多个选通模块并联后与一个探测器的MOSFET部分相连。
一种复合介质栅双器件光敏探测器的晶圆堆叠结构
技术领域
[0001] 本发明涉及集成电路领域，具体涉及一种复合介质栅双器件光敏探测器的晶圆堆叠结构。
背景技术
[0002] CCD和CMOS‑APS是当前最为常见的两种成像器件。较早出现的CCD，其基本结构是一组组串联而成的MOS电容，通过MOS电容上的脉冲时序控制半导体表面势阱的产生和变化，以此实现光生电荷的存储和转移读出，这种方法造成CCD的成像速度较慢，同时CCD对工艺的要求极高，使其成品率低，成本较大。CMOS‑APS通常由一个感光二极管和三至六个晶体管组成，采用更多晶体管意味着具备更加复杂的功能，CMOS‑APS采用X‑Y寻址方式读取信号，因此其成像速度较CCD快，同时CMOS‑APS与CMOS工艺兼容，易于与外围电路整合，但因其像元中包含多个晶体管，其像元的填充系数低，这使得CMOS‑APS的满阱电荷量低，为保证高的成像质量，像元尺寸很难进一步缩小。
[0003] 通过上述现有技术的比较发现，如果CMOS‑APS成像探测器具有高填充系数，则既可以提高探测器的成像质量，又可以缩小像元尺寸。在中国专利CN201210442007中提出了双晶体管光敏探测器，该探测器的特点是单个半导体器件即可实现完整的复位、感光以及读出的功能，构成一个完整的像素，可以极大地提高像素的填充因子。该探测器通过两个晶体管将探测器信号的收集功能和读取功能分开，使得探测器的感光部分不需要制作源漏，可以有效地防止感光晶体管之间互相的干扰。但该探测器单个像元由两个器件组成，占空比因此受限，需要更长的积分时间完成曝光。并且读取管在漏极加正偏压的情况下，会影响感光晶体管衬底的电势分布，从而引入更多的噪声。
发明内容
[0004] 本发明的目的在于利用多晶圆堆叠技术，提出一种复合介质栅双器件光敏探测器的布局结构，旨在提高光敏探测器的填充系数。
[0005] 为实现上述发明目的，本发明采用的技术方案如下：
[0006] 一种复合介质栅双器件光敏探测器的晶圆堆叠结构，其中，复合介质栅双器件光敏探测器包括具有感光功能的MOS‑C部分和具有读取功能的MOSFET部分，探测器的MOS‑C部分设置在上晶圆，探测器的MOSFET部分设置在下晶圆；所述上晶圆和下晶圆堆叠集成在一起；所述探测器的MOS‑C部分和探测器的MOSFET部分通过通孔相连。
[0007] 进一步地，所述上晶圆倒扣在下晶圆表面。
[0008] 进一步地，所述探测器的MOS‑C部分包括在P型半导体衬底上方依次叠设的第一底层介质层、第一电荷耦合层、第一层介质层和第一控制栅极；所述探测器的MOSFET部分包括在所述P型半导体衬底上方依次叠设的第二底层介质层和第二电荷耦合层，其中，在所述P型半导体衬底中且靠近第二底层介质层的一侧设有N型源极区和N型漏极区，在所述P型半导体衬底中且第二底层介质层的下方设有阈值调节注入区；所述第一电荷耦合层和第二电荷耦合层通过金属线相连，金属线穿过通孔。
[0009] 进一步地，所述探测器的MOSFET部分中，在第二电荷耦合层上方还依次设有第二顶层介质层和第二控制栅极。
[0010] 进一步地，所述复合介质栅双器件光敏探测器采用多个，在衬底中用浅槽隔离区隔开；多个所述探测器的MOS‑C部分构成阵列排布在上晶圆，多个所述探测器的MOSFET部分构成阵列排布在下晶圆。
[0011] 进一步地，每个探测器的MOS‑C部分分别连接一个探测器的MOSFET部分。
[0012] 进一步地，多个探测器的MOS‑C部分通过选通模块共同连接一个探测器的MOSFET部分，其中，每个探测器的MOS‑C部分分别连接一个选通模块，多个选通模块并联后与一个探测器的MOSFET部分相连。
[0013] 本发明具有以下有益效果：
[0014] (1)本发明的堆叠结构能提高光敏探测器的填充系数，尤其适用于小尺寸像元。
[0015] (2)在多晶圆堆叠工艺下，将多个感光晶体管共享一个读取晶体管，可以简化后级逻辑模块的复杂度和进一步节约面积。
[0016] (3)本发明的堆叠结构能减小读取过程中对感光区的影响，提高信噪比和灵敏度。
附图说明
[0017] 图1为实施例中复合介质栅双器件光敏探测器的结构示意图；
[0018] 图2为复合介质栅感光MOS‑C部分的剖面图；
[0019] 图3为复合介质栅读取MOSFET部分的剖面图；
[0020] 图4为复合介质栅像元读取部分简化后的三维结构图；
[0021] 图5为复合介质栅像元的等效电路图；
[0022] 图6为复合介质栅像元共享读取晶体管的示意电路图。
具体实施方式
[0023] 本发明提供一种复合介质栅双器件光敏探测器在多晶圆堆叠技术下的布局结构。本实施例的基于复合介质栅双器件光敏探测器的像素单元主要由两个部分组成，一是具有感光功能的复合介质栅MOS‑C部分，二是具有读取功能的复合介质栅MOSFET部分，这两部分均采用复合介质栅结构且分别制作在不同的两片晶圆上，分别记为上晶圆与下晶圆。上晶圆倒扣在下晶圆表面，并将上晶圆的衬底减薄，使得入射光经过减薄的衬底直接入射上晶圆具有感光功能的复合介质栅的MOS‑C的衬底中，产生光生载流子。复合介质栅像元上下两层都可排布为阵列，像元间在各自的衬底用浅槽隔离区隔开。
[0024] 本实施例复合介质栅双器件光敏探测器的结构示意图如图1所示，可以分为两部分，一是上方的感光晶体管1，二是下方的读取晶体管2。感光晶体管1和读取晶体管2分别形成在不同晶圆的P型半导体衬底3和衬底4上。如图2所示，感光晶体管1的具体结构为：衬底3上方自下而上依次设有底层绝缘介质层5、电荷耦合层6、第一介质层7和第一控制栅极8。如图3所示，读取晶体管2的具体结构为：衬底4上方自下而上依次设有底层绝缘介质层12、电荷耦合层11、第二介质层10和第二控制栅极9。每个探测单元中，感光晶体管1的电荷耦合层6和读取晶体管2的电荷耦合层11通过晶圆间过孔13，用金属线相连，通过电荷耦合方式读取光电子信号。对于读取晶体管2，在P型半导体衬底4靠近底层绝缘介质层12的一侧通过离子注入形成N型源极14a，在相对的另一侧通过离子注入形成N型漏极14b。
[0025] 简化地，读取晶体管2可以只制作底层绝缘介质层12和电荷耦合层11，如图4。
[0026] 以上单个复合介质栅像元结构可简化为图5电路图，每个感光晶体管1均单独搭配一个读取晶体管2用于读出。
[0027] 多个感光晶体管1共享一个读取晶体管2的结构简化电路图如图6所示，选用下晶圆中的单个晶体管作为选通模块15，用于控制多个复合介质栅MOS‑C的电荷耦合层和一个复合介质栅MOSFET的电荷耦合层之间的选通关系。每个选通晶体管的漏极与一个感光晶体管1相连，多个选通晶体管的源极并联后与一个读取晶体管2相连，实现复合介质栅双器件光敏探测器的读取晶体管共享。
