基于LDPC编码器的数据处理方法、装置及终端

摘要

本申请实施例提供了一种基于LDPC编码器的数据处理方法、装置、终端及存储介质。其中方法包括：获取待处理的信源比特流，并确定预编辑的配置信息；基于配置信息，在预存储的多个码表中确定目标码表；依据配置信息对信源比特流进行分组，并根据分组结果将目标码表构造为相应的校验矩阵；确定各个分组各自对应的针对校验矩阵中校验比特的索引地址；依据各个分组各自对应的针对校验矩阵中校验比特的索引地址，确定信源比特流的各个信息比特各自对应的校验比特，并进行编码处理，得到LDPC码。本申请实施例通过分组构造校验矩阵，从而确定针对校验矩阵的索引地址矩阵的方式，解决了现有技术中因持续访问码导致的计算开销，提高了LDPC编码器的效率。

权利要求

1.一种基于LDPC编码器的数据处理方法，其特征在于，包括：获取待处理的信源比特流，确定预编辑的配置信息；

基于所述配置信息，在预存储的多个码表中确定目标码表；

依据所述配置信息对所述信源比特流进行分组，并根据分组结果将所述目标码表构造为相应的校验矩阵；

确定各个分组各自对应的针对所述校验矩阵中校验比特的索引地址；

依据各个分组各自对应的针对所述校验矩阵中校验比特的索引地址，确定所述信源比特流的各个信息比特各自对应的校验比特，并进行编码处理，得到LDPC码；

所述配置信息至少包括：

码长、码率、针对所述信源比特流的信源长度；

所述依据所述配置信息对所述信源比特流进行分组，包括：根据所述码长和所述针对所述信源比特流的信源长度，确定校验长度；

根据所述校验长度和与所述码率对应的相关常数的比值，确定分组常量；

依据所述分组常量值对所述信源比特流分组，得到多个所述分组；

所述确定各个分组各自对应的针对所述校验矩阵中校验比特的索引地址，包括：依据所述校验矩阵的存储地址，确定各个分组各自对应的所述校验矩阵中一行校验比特的索引地址或一列校验比特的索引地址。

2.根据权利要求1所述的方法，其特征在于，所述基于所述配置信息，在预存储的多个码表中确定目标码表，包括：

将所述码长和所述码率，与预存储的多个所述码表各自对应的配置信息进行匹配，并将匹配成功的所述码表作为所述目标码表。

3.根据权利要求1所述的方法，其特征在于，所述依据各个分组各自对应的针对所述校验矩阵中校验比特的索引地址，确定所述信源比特流的各个信息比特各自对应的校验比特，并进行编码处理，得到LDPC码，包括：依据各个分组各自对应的针对所述校验矩阵中校验比特的索引地址，确定各个分组各自对应的多个校验比特；

初始化各个分组各自对应的多个校验比特，得到各个分组各自对应的多个初始校验值；

依据各个分组各自对应的多个初始校验值，对各个分组中各个信息比特进行编码处理，得到所述信源比特流的各个信息比特各自对应的校验比特值；

对所述信源比特流的各个信息比特各自对应的校验比特值进行差分编码，并进行码字拼接处理，得到所述LDPC码。

4.根据权利要求3所述的方法，其特征在于，所述依据各个分组各自对应的多个初始校验值，对各个分组中各个信息比特进行编码处理，得到所述信源比特流的各个信息比特各自对应的校验比特值，包括：

确定各个分组各自对应的信息比特部分包括第一个信息比特和剩余信息比特；

将各个分组各自对应的第一个信息比特，分别与各个分组各自对应的多个初始校验值进行异或运算，并对异或运算结果进行累加，得到各个分组各自对应的第一个信息比特的校验比特值；

将各个分组各自对应的剩余信息比特，分别与各个分组各自对应的多个初始校验值进行模2累加运算，得到各个分组各自对应的剩余信息比特的校验比特值。

5.一种基于LDPC编码器的数据处理装置，其特征在于，包括：数据获取模块、码表确定模块、矩阵确定模块、索引地址确定模块及编码处理模块，其中，所述数据获取模块，用于获取待处理的信源比特流，并确定预编辑的配置信息；

所述码表确定模块，用于基于所述配置信息，在预存储的多个码表中确定目标码表；

所述矩阵确定模块，用于依据所述配置信息对所述信源比特流进行分组，并根据分组结果将所述目标码表构造为相应的校验矩阵；

所述索引地址确定模块，用于确定各个分组各自对应的针对所述校验矩阵中校验比特的索引地址；

所述编码处理模块，用于依据各个分组各自对应的针对所述校验矩阵中校验比特的索引地址，确定所述信源比特流的各个信息比特各自对应的校验比特，并进行编码处理，得到LDPC码；

配置信息至少包括：码长、码率、针对信源比特流的信源长度；

矩阵确定模块包括：

校验长度确定单元，用于根据码长和针对信源比特流的信源长度，确定校验长度；

分组常量确定单元，用于根据校验长度和与码率对应的相关常数的比值，确定分组常量；

矩阵构造单元，用于依据分组常量值对信源比特流分组，得到多个分组，并依据多个分组构造校验矩阵；

索引地址确定模块包括：

地址确定单元，用于依据校验矩阵的存储地址，确定各个分组各自对应的校验矩阵中一行校验比特的索引地址或一列校验比特的索引地址。

6.一种终端，包括：存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，其特征在于，所述处理器执行所述计算机程序以实现权利要求1至4中任一项所述的基于LDPC编码器的数据处理方法。

7.一种计算机可读存储介质，存储有计算机可执行指令，所述计算机可执行指令用于执行权利要求1至4中任一项所述的基于LDPC编码器的数据处理方法。

说明书

基于LDPC编码器的数据处理方法、装置及终端

技术领域

[0001] 本申请涉及无线通信技术领域，具体涉及一种基于LDPC编码器的数据处理方法、装置、终端及存储介质。

背景技术

[0002] DVB‑S2标准为全球应用最广泛的第二代数字电视广播卫星标准，主要采用BCH和LDPC级联码进行信道编码，即BCH的输出为LDPC的输入。其中，LDPC编码一般的实现方式为
RU和LU编码算法，将LDPC码的校验码矩阵转换为具有下三角或近似下三角的形式，在计算
校验位信息时采用迭代算法降低编码的复杂度，但其编码复杂度与码长的平方成正比，复
杂度较高，存储G矩阵也很庞大，因此无法适应不同编码率的需求。另外，相关技术中一般用
随机法构造的LDPC码的码字参数选择灵活，但是却没有一定的码的结构，编码复杂度太高，
不易于工程上的实现，如用FPGA、DSP等。一定编码结构实现的LDPC码具有循环获者准循环
结构，编码非常简单，显示了良好的性能，但是，码长、码率的参数选择受到很大的限制

发明内容

[0003] 为了解决上述任一技术问题，本申请提供一种对基于LDPC编码器的数据处理方法、装置、终端及存储介质。

[0004] 第一方面，本申请提供了一种基于LDPC编码器的数据处理方法，该包括：

[0005] 获取待处理的信源比特流，确定预编辑的配置信息；

[0006] 基于配置信息，在预存储的多个码表中确定目标码表；

[0007] 依据配置信息对信源比特流进行分组，并根据分组结果将目标码表构造为相应的校验矩阵；

[0008] 确定各个分组各自对应的针对校验矩阵中校验比特的索引地址；

[0009] 依据各个分组各自对应的针对校验矩阵中校验比特的索引地址，确定信源比特流的各个信息比特各自对应的校验比特，并进行编码处理，得到LDPC码。

[0010] 第二方面，本申请提供了一种基于LDPC编码器的数据处理装置，该装置包括：数据获取模块、码表确定模块、矩阵确定模块、索引地址确定模块及编码处理模块，其中，

[0011] 数据获取模块，用于获取待处理的信源比特流，并确定预编辑的配置信息；

[0012] 码表确定模块，用于基于配置信息，在预存储的多个码表中确定目标码表；

[0013] 矩阵确定模块，用于依据配置信息对信源比特流进行分组，并根据分组结果将目标码表构造为相应的校验矩阵；

[0014] 索引地址确定模块，用于确定各个分组各自对应的针对校验矩阵中校验比特的索引地址；

[0015] 编码处理模块，用于依据各个分组各自对应的针对校验矩阵中校验比特的索引地址，确定信源比特流的各个信息比特各自对应的校验比特，并进行编码处理，得到LDPC码。

[0016] 第三方面，本申请实施例提供了一种终端，该终端包括：

[0017] 存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，处理器执行计算机程序时以实现上述基于LDPC编码器的数据处理方法。

[0018] 第四方面，本申请实施例提供一种计算机可读存储介质，存储有计算机可执行指令，该计算机可执行指令用于执行上述基于LDPC编码器的数据处理方法。

[0019] 本申请实施例通过分组构造校验矩阵，从而确定针对校验矩阵的索引地址矩阵的方式，简化了访问各个信息比特对应的校验比特的时间，解决了现有技术中因持续访问码
导致的计算开销，提高了LDPC编码器的效率。

附图说明

[0020] 为了更清楚地说明本申请实施例中的技术方案，下面将对本申请实施例描述中所需要使用的附图作简单地介绍。

[0021] 图1为本申请实施例提供的一种基于LDPC编码器的数据处理方法的流程示意图；

[0022] 图2为本申请实施例提供的一种基于LDPC编码器的数据处理装置的结构示意图。

具体实施方式

[0023] 为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本申请，并不
用于限定本申请。

[0024] 需要说明的是，虽然在装置示意图中进行了功能模块划分，在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于装置中的模块划分，或流程图中的顺序执行所示
出或描述的步骤。

[0025] 在一个实施例中，本申请实施例提供了一种基于LDPC编码器的数据处理方法。如图1所示，该方法包括：步骤S101至步骤S105。

[0026] 步骤S101：获取待处理的信源比特流，并确定预编辑的配置信息。

[0027] 本申请实施例中，待处理信息流比特一般为经BCH编解码器处理后的数据，即LDPC编码器的输入为BCH编解码器的输出。具体应用时，LDPC编码器一般预先编辑配置信息，以
达到控制信源比特流并进行编码处理。

[0028] 具体应用时，LDPC编码器可以通过预设的计数器来对待处理的信息比特进行计数，并根据计数结果来确定获取到的信源比特的数量。

[0029] 步骤S102：基于配置信息，在预存储的多个码表中确定目标码表。

[0030] 本申请实施例中，预设码表用于存储校验码，且预设码表的表现形式与校验矩阵的表现形式相同，即若校验矩阵为基于行的行的表现形式，预设码表也为基于行的表现形
式，例如，在确定多个信息比特分组后，确定各个分组在预设码表中对应的行地址，从而确
定多个信息比特分组各自对应的一行校验码。

[0031] 步骤S103：依据配置信息对信源比特流进行分组，并根据分组结果将目标码表构造为相应的校验矩阵。

[0032] 本申请实施例中，校验矩阵为稀疏校验矩阵。例如，校验矩阵为M*K阶系数矩阵，具体地，校验矩阵的表示形式可以包括两种表示形式：基于列的表示方式和基于行的表示形
式。例如，本申请实施例中将分组结果构造为基于行的表示形式。

[0033] 步骤S104：确定各个分组各自对应的针对校验矩阵中校验比特的索引地址。

[0034] 本申请实施例中，索引地址用于表征校验矩阵中各个信息比特对应的校验比特的存储地址，以便索引地址来查询各个信息比特对应的校验比特。

[0035] 步骤S105：依据各个分组各自对应的针对校验矩阵中校验比特的索引地址，确定信源比特流的各个信息比特各自对应的校验比特，并进行编码处理，得到LDPC码。

[0036] 本申请实施例，获取待处理的信源比特流，并确定预编辑的配置信息，从而根据配置信息来在预存储的多个码表中确定目标码表，并对信源比特流进行分组，并根据分组结
果将目标码表构造为相应的校验矩阵，以确定各个分组各自对应的针对校验矩阵中校验比
特的索引地址，从而依据各个分组各自对应的针对校验矩阵中校验比特的索引地址，确定
信源比特流的各个信息比特各自对应的校验比特，并进行编码处理，得到LDPC码，这种通过
分组构造校验矩阵，从而根据校验矩阵的地址索引各个分组对应的多个校验比特的方式，
不仅简化了访问各个信息比特对应的校验比特的时间，还解决了现有技术中因持续访问码
导致的计算开销，提高了LDPC编码器的效率。

[0037] 在一个实施例中，配置信息至少包括：

[0038] 码长、码率、针对信源比特流的信源长度。

[0039] 在另一个实施例中，配置信息至少包括：码长、码率、针对信源比特流的信源长度，步骤S102基于配置信息，在预存储的多个码表中确定目标码表，包括：

[0040] 将码长和码率，与预存储的多个码表各自对应的配置信息进行匹配，并将匹配成功的码表作为目标码表。

[0041] 本申请实施例通过多个码表，解决了现有技术中仅提供一种码表导致的LDPC编码的精度差，甚至无法编码的问题，提高了LDPC编码器的编码效率，扩大了其应用场景。

[0042] 例如，码长为16200时，对应的码率分别为1/4、1/3、2/5、1/2、3/5、2/3、3/4、4/5、5/6、8/9、9/10，不同码率各自对应一个码表。

[0043] 在又一个实施例中，配置信息至少包括：码长、码率、针对信源比特流的信源长度，如图1所示，步骤S103依据配置信息对信源比特流进行分组，包括：

[0044] 步骤S1031(图中未示出)：根据码长和针对信源比特流的信源长度，确定校验长度；

[0045] 步骤S1032(图中未示出)：根据校验长度和与码率对应的相关常数的比值，确定分组常量；

[0046] 步骤S1033(图中未示出)：依据分组常量值对信源比特流分组，得到多个分组。

[0047] 具体地，假设码长、码率、针对信源比特流的信源长度分别为N、C、K，那么校验长度为(N‑K)，若码率C对应的相关常数为q，因此，分组常量为：(N‑K)/q，假设码率为1/2，那么
(N‑K)/q＝360，即每360个信息比特分组一组。

[0048] 在又一个实施例中，配置信息至少包括：码长、码率、针对信源比特流的信源长度，如图1所示，步骤S104确定各个分组各自对应的针对校验矩阵中校验比特的索引地址，包
括：

[0049] 依据校验矩阵的存储地址，确定各个分组各自对应的校验矩阵中一行校验比特的索引地址或一列校验比特的索引地址。

[0050] 具体地，通过码长N和信源长度K，确定校验长度为(N‑K)。具体应用时，若码长为16200，信源长度为7200，那么校验长度为9000。7200个信息比特按照每组360个信息比特进
行划分，可以划分为20组。具体地，7200个信息比特划分为20个分组的同时，并为各个分组
分配相应的存储地址，例如，这20个分组的地址范围(0～19)；本申请实施例中校验矩阵若
为基于行的形式，那么9000个校验比特构成的校验矩阵中每个集合中包括25行，具体可以
通过ROM来进行存储，通过ROM来存储各个分组各自对应的一行或一列校验比特的存储地
址。因此，为每个分组确定一行校验比特的地址，例如，第1个分组对应校验矩阵中第一行校
验比特的地址。

[0051] 在又一个实施例中，配置信息至少包括：码长、码率、针对信源比特流的信源长度，如图1所示，步骤S105依据各个分组各自对应的针对校验矩阵中校验比特的索引地址，确定
信源比特流的各个信息比特各自对应的校验比特，并进行编码处理，得到LDPC码，包括：

[0052] 步骤S1051(图中未示出)：依据各个分组各自对应的针对校验矩阵中校验比特的索引地址，确定校验矩阵中各个分组各自对应的多个校验比特；

[0053] 步骤S1052(图中未示出)：初始化各个分组各自对应的多个校验比特，得到各个分组各自对应的多个初始校验值；

[0054] 步骤S1053(图中未示出)：依据各个分组各自对应的多个初始校验值，对各个分组中各个信息比特进行编码处理，得到信源比特流的各个信息比特各自对应的校验比特值；

[0055] 步骤S1054(图中未示出)：对信源比特流的各个信息比特各自对应的校验比特值进行差分编码，并进行码字拼接处理，得到LDPC码。

[0056] 在又一个实施例中，步骤S1054依据各个分组各自对应的多个初始校验值，对各个分组中各个信息比特进行编码处理，得到信源比特流的各个信息比特各自对应的校验比特
值，包括：

[0057] 确定校验矩阵中各个分组各自对应的信息比特部分包括第一个信息比特和剩余信息比特；

[0058] 将校验矩阵中各个分组各自对应的第一个信息比特，分别与校验矩阵中各个分组各自对应的多个初始校验值进行异或运算，并对异或运算结果进行累加，得到校验矩阵中
各个分组各自对应的第一个信息比特的校验比特值；

[0059] 将校验矩阵中各个分组各自对应的剩余信息比特，分别与校验矩阵中各个分组各自对应的多个初始校验值进行模2累加运算，得到校验矩阵中各个分组各自对应的剩余信
息比特的校验比特值。

[0060] 具体地，根据公式pj＝pj⊕im来计算任一组的首个字符与该任一组对应的多个校验码分别进行异或运算，其中，j＝{x+(m mod360)*q}mod。

[0061] 例如，下面以第一组为例进行编码处理进行说明。第一组的第一个信息比特i0累加到所有它参与生成的校验比特，即第一组对应的一行或一列校验比特。具体地，它所有参
与生成的校验比特可以通过目标码表查询到。例如，码率1/2时，计算过程如下：

[0062]

[0063]

[0064]

[0065]

[0066]

[0067]

[0068] 另外，第一组剩余359个信息比特im,(即m＝1，…359)生成校验比特，第一组各自参与生成校验比特均采用第一个信息比特采用的信息比特进行模2累加运算，具体过程如
下：

[0069] j＝{x+(mmod360)*q}mod(N‑K)；

[0070] 其中，x表示目标码表第一行的各个数字(即第一个分组对应的一列校验比特)，q表示与码率对应的相关常数。具体应用时，1/2码率中q＝25,因此，第二个信息i1,的计算过
程如下：

[0071]

[0072]

[0073]

[0074]

[0075]

[0076]

[0077] 同理，第361个信息比特(即第2组中第一个信息比特以及其它信息比特参照上述过程进行计算。完成上述计算后，进行如下差分编码计算：

[0078]

[0079] 式中，pj表示第j个信息比特的码字，N表示码长，K表示信源长度。

[0080] 在另一个实施例中，本申请实施例提供了一种基于LDPC编码器的数据处理装置，如图2所示，该装置包括：数据获取模块301、码表确定模块302、矩阵确定模块303、索引地址
确定模块304及编码处理模块305。

[0081] 数据获取模块301，用于获取待处理的信源比特流，并确定预编辑的配置信息；

[0082] 码表确定模块302，用于基于配置信息，在预存储的多个码表中确定目标码表；

[0083] 矩阵确定模块303，用于依据配置信息对信源比特流进行分组，并根据分组结果将目标码表构造为相应的校验矩阵；

[0084] 索引地址确定模块304，用于确定各个分组各自对应的针对校验矩阵中校验比特的索引地址；

[0085] 编码处理模块305，用于依据各个分组各自对应的针对校验矩阵中校验比特的索引地址，确定信源比特流的各个信息比特各自对应的校验比特，并进行编码处理，得到LDPC
码。

[0086] 本申请实施例，获取待处理的信源比特流，并确定预编辑的配置信息，从而根据配置信息来在预存储的多个码表中确定目标码表，并对信源比特流进行分组，并根据分组结
果将目标码表构造为相应的校验矩阵，以确定各个分组各自对应的针对校验矩阵中校验比
特的索引地址，从而依据各个分组各自对应的针对校验矩阵中校验比特的索引地址，确定
信源比特流的各个信息比特各自对应的校验比特，并进行编码处理，得到LDPC码，这种通过
分组构造校验矩阵，从而根据校验矩阵的地址索引各个分组对应的多个校验比特的方式，
不仅简化了访问各个信息比特对应的校验比特的时间，还解决了现有技术中因持续访问码
导致的计算开销，提高了LDPC编码器的效率。

[0087] 进一步地，配置信息至少包括：

[0088] 码长、码率、针对信源比特流的信源长度。

[0089] 进一步地，码表确定模块包括：

[0090] 码表匹配单元(图中未示出)用于将码长和码率，与预存储的多个码表各自对应的配置信息进行匹配，并将匹配成功的码表作为目标码表。

[0091] 进一步地，矩阵确定模块包括：

[0092] 校验长度确定单元(图中未示出)，用于根据码长和针对信源比特流的信源长度，确定校验长度；

[0093] 分组常量确定单元(图中未示出)，用于根据校验长度和与码率对应的相关常数的比值，确定分组常量；

[0094] 矩阵构造单元(图中未示出)，用于依据分组常量值对信源比特流分组，得到多个分组，并依据多个分组构造校验矩阵。

[0095] 进一步地，索引地址确定模块包括：

[0096] 地址确定单元(图中未示出)，用于依据校验矩阵的存储地址，确定各个分组各自对应的校验矩阵中一行校验比特的索引地址或一列校验比特的索引地址。

[0097] 进一步地，编码处理模块包括：

[0098] 校验比特确定单元(图中未示出)，用于依据各个分组各自对应的针对校验矩阵中校验比特的索引地址，确定各个分组各自对应的多个校验比特；

[0099] 初始化处理单元(图中未示出)，用于初始化各个分组各自对应的多个校验比特，得到各个分组各自对应的多个初始校验值；

[0100] 比特计算单元(图中未示出)，用于依据各个分组各自对应的多个初始校验值，对各个分组中各个信息比特进行编码处理，得到信源比特流的各个信息比特各自对应的校验
比特值；

[0101] 编码处理单元(图中未示出)，用于对信源比特流的各个信息比特各自对应的校验比特值进行差分编码，并进行码字拼接处理，得到LDPC码。

[0102] 进一步地，比特计算单元包括：

[0103] 对象确定子单元(图中未示出)，用于确定各个分组各自对应的信息比特部分包括第一个信息比特和剩余信息比特；

[0104] 第一编码子单元(图中未示出)，用于将各个分组各自对应的第一个信息比特，分别与各个分组各自对应的多个初始校验值进行异或运算，并对异或运算结果进行累加，得
到各个分组各自对应的第一个信息比特的校验比特值；

[0105] 第二编码子单元(图中未示出)，将各个分组各自对应的剩余信息比特，分别与各个分组各自对应的多个初始校验值进行模2累加运算，得到各个分组各自对应的剩余信息
比特的校验比特值。

[0106] 本实施例的基于LDPC编码器的数据处理装置可执行本申请实施例一提供的基于LDPC编码器的数据处理方法，其实现原理相类似，此处不再赘述。

[0107] 实施例三

[0108] 本申请实施例提供了一种终端，包括：存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，该处理器执行计算机程序时以实现上述基于LDPC编码器的数据
处理方法。

[0109] 具体地，处理器可以是CPU，通用处理器，DSP，ASIC，FPGA或者其他可编程逻辑器件、晶体管逻辑器件、硬件部件或者其任意组合。其可以实现或执行结合本申请公开内容所
描述的各种示例性的逻辑方框，模块和电路。处理器也可以是实现计算功能的组合，例如包
含一个或多个微处理器组合，DSP和微处理器的组合等。

[0110] 具体地，处理器通过总线与存储器连接，总线可包括一通路，以用于传送信息。总线可以是PCI总线或EISA总线等。总线可以分为地址总线、数据总线、控制总线等。

[0111] 存储器可以是ROM或可存储静态信息和指令的其他类型的静态存储设备，RAM或者可存储信息和指令的其他类型的动态存储设备，也可以是EEPROM、CD‑ROM或其他光盘存储、
光碟存储(包括压缩光碟、激光碟、光碟、数字通用光碟、蓝光光碟等)、磁盘存储介质或者其
他磁存储设备、或者能够用于携带或存储具有指令或数据结构形式的期望的程序代码并能
够由计算机存取的任何其他介质，但不限于此。

[0112] 可选的，存储器用于存储执行本申请方案的计算机程序的代码，并由处理器来控制执行。处理器用于执行存储器中存储的应用程序代码，以实现图2所示实施例提供的基于
LDPC编码器的数据处理装置的动作。

[0113] 本申请实施例，获取待处理的信源比特流，并确定预编辑的配置信息，从而根据配置信息来在预存储的多个码表中确定目标码表，并对信源比特流进行分组，并根据分组结
果将目标码表构造为相应的校验矩阵，以确定各个分组各自对应的针对校验矩阵中校验比
特的索引地址，从而依据各个分组各自对应的针对校验矩阵中校验比特的索引地址，确定
信源比特流的各个信息比特各自对应的校验比特，并进行编码处理，得到LDPC码，这种通过
分组构造校验矩阵，从而根据校验矩阵的地址索引各个分组对应的多个校验比特的方式，
不仅简化了访问各个信息比特对应的校验比特的时间，还解决了现有技术中因持续访问码
导致的计算开销，提高了LDPC编码器的效率。

[0114] 实施例四

[0115] 本申请实施例提供了一种计算机可读存储介质，存储有计算机可执行指令，计算机可执行指令用于执行上述基于LDPC编码器的数据处理方法。

[0116] 本申请实施例，获取待处理的信源比特流，并确定预编辑的配置信息，从而根据配置信息来在预存储的多个码表中确定目标码表，并对信源比特流进行分组，并根据分组结
果将目标码表构造为相应的校验矩阵，以确定各个分组各自对应的针对校验矩阵中校验比
特的索引地址，从而依据各个分组各自对应的针对校验矩阵中校验比特的索引地址，确定
信源比特流的各个信息比特各自对应的校验比特，并进行编码处理，得到LDPC码，这种通过
分组构造校验矩阵，从而根据校验矩阵的地址索引各个分组对应的多个校验比特的方式，
不仅简化了访问各个信息比特对应的校验比特的时间，还解决了现有技术中因持续访问码
导致的计算开销，提高了LDPC编码器的效率。

[0117] 以上所描述的装置实施例仅仅是示意性的，其中作为分离部件说明的单元可以是或者也可以不是物理上分开的，即可以位于一个地方，或者也可以分布到多个网络单元上。
可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。

[0118] 本领域普通技术人员可以理解，上文中所公开方法中的全部或某些步骤、系统可以被实施为软件、固件、硬件及其适当的组合。某些物理组件或所有物理组件可以被实施为
由处理器，如中央处理器、数字信号处理器或微处理器执行的软件，或者被实施为硬件，或
者被实施为集成电路，如专用集成电路。这样的软件可以分布在计算机可读介质上，计算机
可读介质可以包括计算机存储介质(或非暂时性介质)和通信介质(或暂时性介质)。如本领
域普通技术人员公知的，术语计算机存储介质包括在用于存储信息(诸如计算机可读指令、
数据结构、程序模块或其他数据)的任何方法或技术中实施的易失性和非易失性、可移除和
不可移除介质。计算机存储介质包括但不限于RAM、ROM、EEPROM、闪存或其他存储器技术、
CD‑ROM、数字多功能盘(DVD)或其他光盘存储、磁盒、磁带、磁盘存储或其他磁存储装置、或
者可以用于存储期望的信息并且可以被计算机访问的任何其他的介质。此外，本领域普通
技术人员公知的是，通信介质通常包含计算机可读指令、数据结构、程序模块或者诸如载波
或其他传输机制之类的调制数据信号中的其他数据，并且可包括任何信息递送介质。

[0119] 以上是对本申请的较佳实施进行了具体说明，但本申请并不局限于上述实施方式，熟悉本领域的技术人员在不违背本申请精神的前提下还可作出种种的等同变形或替
换，这些等同的变形或替换均包含在本申请权利要求所限定的范围内。