用于存储器决策反馈均衡器的电压参考计算

摘要

装置(10)包含信号输入端以接收数据输入作为位流的部分。所述装置(10)还包含参考输入端以接收参考信号。所述装置(10)进一步包含：推式电路系统(228)以接收第一权重值、接收第一校正值，以及基于所述第一权重值以及所述第一校正值产生推式信号(110)以选择性地修改所述数据输入；以及挽式电路系统(226)以接收第二权重值、接收第二校正值，以及基于所述第二权重值以及所述第二校正值产生挽式信号(112)以选择性地修改所述数据输入。

权利要求

1.一种装置，其包括：

信号输入端，其经配置以接收数据输入作为位流的部分；

参考输入端，其经配置以接收参考信号；

推式电路系统，其经配置以：

接收第一权重值；

接收第一校正值；以及

基于所述第一权重值以及所述第一校正值产生推式信号以选择性地修改所述数据输入；以及

挽式电路系统，其经配置以：

接收第二权重值；

接收第二校正值；以及

基于所述第二权重值以及所述第二校正值产生挽式信号以选择性地修改所述数据输入。

2.根据权利要求1所述的装置，其中所述推式信号以及所述挽式信号经产生为彼此的加性相反值以按共用量修改所述数据输入。

3.根据权利要求1所述的装置，其中所述推式信号经产生以按第一量修改所述数据输入并且所述挽式信号经产生以按第二量修改所述数据输入。

4.根据权利要求3所述的装置，其中所述第一量大于所述第二量。

5.根据权利要求3所述的装置，其中所述第二量大于所述第一量。

6.根据权利要求1所述的装置，其中所述推式信号以及所述挽式信号经产生以修改所述数据输入以抵消对所述数据输入的来自所述位流的符号间干扰。

7.根据权利要求6所述的装置，其包括经配置以基于参考值以及所述经修改的数据输入产生经校正位的数据锁存器。

8.根据权利要求7所述的装置，其中所述数据锁存器包括输入端以接收计时信号。

9.根据权利要求8所述的装置，其中所述数据锁存器经配置以利用所述计时信号以输出所述经校正位。

10.根据权利要求9所述的装置，其包括耦合到所述数据锁存器的并行器，其中所述并行器经配置以从所述数据锁存器接收经校正位。

11.根据权利要求10所述的装置，其中所述并行器包括经配置以存储所述经校正位的指示的数据位置。

12.根据权利要求11所述的装置，其中所述并行器经配置以从所述数据位置发射所述经校正位的所述指示以产生所述第一权重值以及所述第二权重值。

13.根据权利要求12所述的装置，其中所述装置利用所述经校正位的所述指示以产生所述第一权重值、所述第一校正值、所述第二权重值或所述第二校正值中的一或多个。

14.根据权利要求11所述的装置，其中所述并行器包括第二数据位置，其中所述并行器经配置以接收来自所述数据锁存器的第二经校正位的指示，其中所述并行器经配置以在所述第二数据位置中存储所述第二经校正位的所述指示并且用在所述第二数据位置中的所述第二经校正位的所述指示覆写在所述数据位置中的所述经校正位的所述指示。

15.根据权利要求11所述的装置，其中所述推式电路系统进一步经配置以基于所述第一权重值以及所述第一校正值产生推式参考信号以选择性地修改所述参考信号；以及其中所述挽式电路系统进一步经配置以基于所述第二权重值以及所述第二校正值产生挽式参考信号以选择性地修改所述参考信号。

说明书

用于存储器决策反馈均衡器的电压参考计算

技术领域

[0001] 本发明的实施例大体上涉及半导体存储器装置的领域。更确切地说，本发明的实施例涉及使用半导体存储器装置的决策反馈均衡器(DFE)电路来校正所发射的信号中的失
真。

背景技术

[0002] 存储器装置的操作速率，包含存储器装置的数据速率，已经随着时间推移而增大。作为存储器装置的速度增大的副作用，由于失真所致的数据错误可能增大。举例来说，可能
发生所发射的数据之间的符号间干扰，由此先前接收到的数据影响当前接收到的数据(例
如，先前接收到的数据影响且干扰随后接收到的数据)。校正此干扰的一个方式是通过使用
决策反馈均衡器(DFE)电路，其可经编程以抵消(即，撤销、减轻或抵消)信道对所发射的数
据的作用。

[0003] 另外，校正所发射的信号中的失真仍旧很重要。然而，常规的失真校正技术可能不会充分地校正信号的失真。由常规的失真校正技术的缓慢过程引起的错误对最终数据造成
额外失真，因此降低在存储器装置内发射的数据的可靠性。

附图说明

[0004] 在阅读以下详细描述并且参考附图之后可以更好地理解本发明的各个方面，在附图中：

[0005] 图1是根据本发明的实施例说明存储器装置的某些特征的简化的框图；

[0006] 图2说明根据本发明的实施例说明图1的I/O接口的数据收发器的框图；

[0007] 图3说明根据本发明的实施例的图2的数据收发器的实施例的框图；

[0008] 图4说明根据本发明的实施例的图2的数据收发器的第二实施例的框图；

[0009] 图5说明根据本发明的实施例的失真校正电路的框图；

[0010] 图6说明根据本发明的实施例的图5的决策反馈均衡器(DFE)的一部分的电路图；

[0011] 图7说明根据本发明的实施例的失真校正电路的第二实施例；

[0012] 图8说明根据本发明的实施例的图7的DFE的一部分的电路图；

[0013] 图9说明根据本发明的实施例的图7的DFE的一部分的第二电路图；

[0014] 图10说明根据本发明的实施例的失真校正电路的第三实施例；

[0015] 图11说明根据本发明的实施例的失真校正电路的第四实施例；

[0016] 图12说明根据本发明的实施例的图11中的DFE的一部分的电路图；

[0017] 图13说明根据本发明的实施例的失真校正电路的第五实施例；以及

[0018] 图14说明根据本发明的实施例的失真校正电路的第六实施例。

具体实施方式

[0019] 下文将描述一或多个特定实施例。在努力提供这些实施例的简明描述的过程中，并非实际实施方案的所有特征都在说明书中进行描述。应了解，在任何此类实际实施方案
的研发中，如在任何工程或设计项目中一样，必须制定许多实施方案特定的决策以实现研
发者的特定目标，例如服从系统相关的和商业相关的约束，所述约束可以从一个实施方案
到另一个实施方案变化。此外，应了解，此类研发工作可能是复杂且耗时的，然而对于受益
于本发明的所属领域的技术人员来说，这些都是设计、构造和制造中的常规任务。

[0020] 使用存储器装置的反馈均衡器(DFE)来执行失真校正技术可以是有价值的，例如，以正确地补偿存储器装置的接收到的数据中的失真。这确保了精确的值存储在存储器装置
的存储器中。DFE可使用先前位数据来产生校正值以补偿由先前位数据引起的失真。举例来
说，最近的先前位与在之前几个数据点发射的位相比可具有对当前位的更大的失真作用，
从而使得校正值在两个位之间不同。在对这些水平进行校正的情况下，DFE可操作以校正所
发射的位的失真。

[0021] 在一些实施例中，DFE可需要使用先前数据的多个位以便精确地计算失真校正因子。为了辅助将在DFE中应用的抽头值的计算，可以利用例如以预先确定的量添加且减去电
流的推挽式DFE求和器方式以便维持恒定平均共模信号(例如，恒定平均共模电流)。这允许
DFE的抽头响应以具有增大的线性。推挽式DFE求和器的使用还可允许支持广泛范围的抽头
值，也就是说，当组合用于不同的抽头的广泛范围的抽头值时求和器能够实现精确的校正。

[0022] 现在转而参考附图，图1是说明存储器装置10的某些特征的简化的框图。确切地说，图1的框图是说明存储器装置10的某些功能性的功能框图。根据一个实施例，存储器装
置10可以是双数据速率类型五同步动态随机存取存储器(DDR5 SDRAM)装置。DDR5 SDRAM的
各种特征允许与先前各代DDR SDRAM相比减少的功率消耗、更多的带宽以及更多的存储容
量。

[0023] 存储器装置10可包含数个存储器组12。举例来说，存储器组12可以是DDR5SDRAM存储器组。存储器组12可以提供在布置在双列直插式存储器模块(DIMM)上的一或多个芯片
(例如，SDRAM芯片)上。如将了解，每个DIMM可包含数个SDRAM存储器芯片(例如，x8或x16存
储器芯片)。每个SDRAM存储器芯片可包含一或多个存储器组12。存储器装置10表示具有数
个存储器组12的单个存储器芯片(例如，SDRAM芯片)的一部分。对于DDR5，存储器组12可以
进一步经布置以形成组群。举例来说，对于8千兆位(Gb)DDR5 SDRAM，存储器芯片可包含16
个存储器组12，布置成8个组群，每个组群包含2个存储器组。举例来说，对于16GB DDR5 
SDRAM，存储器芯片可包含32个存储器组12，布置成8个组群，每个组群包含4个存储器组。取
决于总体系统的应用和设计，可以利用存储器装置10上的存储器组12的各种其它配置、组
织和大小。

[0024] 存储器装置10可包含命令接口14以及经配置以与外部装置交换(例如，接收和发射)信号的输入/输出(I/O)接口16。命令接口14经配置以提供来自外部装置(未示出)的数
个信号(例如，信号15)，所述外部装置例如处理器或控制器。处理器或控制器可以将各种信
号15提供到存储器装置10以促进待写入到存储器装置10或从存储器装置10读取的数据的
发射和接收。

[0025] 如将了解，命令接口14可包含数个电路，例如时钟输入电路18和命令地址输入电路20，举例来说，以确保对信号15的恰当处理。命令接口14可从外部装置接收一或多个时钟
信号。一般而言，双数据速率(DDR)存储器利用系统时钟信号的差分对，在本文中被称作真
时钟信号(Clk_t/)和互补时钟信号(Clk_c)。DDR的正时钟边缘是指上升真时钟信号Clk_t/
与下降互补时钟信号Clk_c交叉的点，而负时钟边缘指示下降真时钟信号Clk_t和互补时钟
信号Clk_c的上升的过渡。命令(例如，读取命令、写入命令等)通常在时钟信号的正边缘上
输入并且数据在正和负时钟边缘两者上发射或接收。

[0026] 时钟输入电路18接收真时钟信号(Clk_t/)和互补时钟信号(Clk_c)且产生内部时钟信号CLK。内部时钟信号CLK被供应到内部时钟产生器30，例如延迟锁定环路(DLL)电路。
内部时钟产生器30基于接收到的内部时钟信号CLK产生相位控制内部时钟信号LCLK。相位
控制内部时钟信号LCLK被供应到例如I/O接口16，且用作用于确定读取数据的输出计时的
计时信号。

[0027] 内部时钟信号CLK还可以被提供到存储器装置10内的各种其它组件，且可用于产生各种额外内部时钟信号。举例来说，内部时钟信号CLK可以被提供到命令解码器32。命令
解码器32可从命令总线34接收命令信号且可对命令信号进行解码以提供各种内部命令。举
例来说，命令解码器32可经由总线36将命令信号提供到内部时钟产生器30以协调相位控制
内部时钟信号LCLK的产生。相位控制内部时钟信号LCLK可用于例如通过I/O接口16对数据
进行计时。

[0028] 此外，命令解码器32可对命令进行解码，例如，读取命令、写入命令、模式寄存器集命令、激活命令等，并且经由总线路径40提供对对应于命令的特定存储器组12的存取。如将
了解，存储器装置10可包含各种其它解码器，例如行解码器和列解码器，以促进对存储器组
12的存取。在一个实施例中，每个存储器组12包含组控制块22，所述组控制块提供必需的解
码(例如，行解码器和列解码器)以及其它特征，例如计时控制和数据控制，以促进到存储器
组12和来自存储器组12的命令的执行。总体而言，存储器组12和组控制块22可被称作存储
器阵列23。

[0029] 存储器装置10基于从例如处理器的外部装置接收到的命令/地址信号而执行例如读取命令和写入命令的操作。在一个实施例中，命令/地址总线可以是用以容纳命令/地址
信号(CA<13:0>)的14位总线。使用时钟信号(Clk_t/和Clk_c)将命令/地址信号计时到命令
接口14。命令接口可包含命令地址输入电路20，其经配置以通过例如命令解码器32来接收
和发射命令以提供对存储器组12的存取。另外，命令接口14可以接收芯片选择信号(CS_n)。
CS_n信号使得存储器装置10能够处理传入CA<13:0>总线上的命令。对存储器装置10内的特
定组12的存取通过命令在CA<13:0>总线上编码。

[0030] 另外，命令接口14可经配置以接收数个其它命令信号。举例来说，可以提供裸片终端(CA_ODT)信号上的命令/地址以促进存储器装置10内的恰当阻抗匹配。举例来说，在加电
期间重置命令(RESET_n)可用于重置命令接口14、状态寄存器、状态机及类似者。命令接口
14还可接收命令/地址反转(CAI)信号，可提供所述命令/地址反转信号以例如取决于特定
存储器装置10的命令/地址路由而反转命令/地址总线上的命令/地址信号CA<13:0>的状
态。还可提供镜像(MIR)信号以促进镜像功能。基于特定应用中的多个存储器装置的配置，
MIR信号可用于多路复用信号以使得它们可调换以用于实现信号到存储器装置10的某些路
由。还可提供用于促进存储器装置10的测试的各种信号，例如测试启用(TEN)信号。举例来
说，TEN信号可用于将存储器装置10置于测试模式中以用于连接性测试。

[0031] 命令接口14还可用于针对可以检测到的某些错误将警告信号(ALERT_n)提供到系统处理器或控制器。举例来说，警告信号(ALERT_n)可在检测到循环冗余检查(CRC)错误的
情况下从存储器装置10发射。还可以产生其它警告信号。此外，用于从存储器装置10发射警
告信号(ALERT_n)的总线和引脚可以在某些操作期间被用作输入引脚，所述操作例如如上
文所描述的使用TEN信号执行的连接性测试模式。

[0032] 利用上文所论述的命令和计时信号，数据可以发送到存储器装置10并且从存储器装置10发送数据，方法是通过I/O接口16发射和接收数据信号44。更确切地说，数据可经由
包含多个双向数据总线的数据总线46发送到存储器组12或从存储器组12检索数据。通常被
称作DQ信号的数据I/O信号通常在一或多个双向数据总线中发射和接收。对于例如DDR5 
SDRAM存储器装置的某些存储器装置，I/O信号可划分成上部和下部字节。举例来说，对于
x16存储器装置，I/O信号可划分成例如对应于数据信号的上部和下部字节的上部和下部I/
O信号(例如，DQ<15:8>和DQ<7:0>)。

[0033] 为了允许存储器装置10内的较高数据速率，例如DDR存储器装置的某些存储器装置可以利用数据选通信号，通常被称作DQS信号。DQS信号通过发送数据的外部处理器或控
制器驱动(例如，用于写入命令)或通过存储器装置10驱动(例如，用于读取命令)。对于读取
命令，DQS信号有效地是具有预定模式的额外数据输出(DQ)信号。对于写入命令，DQS信号被
用作时钟信号以俘获对应的输入数据。如同时钟信号(Clk_t/和Clk_c)，可提供数据选通
(DQS)信号作为数据选通信号的差分对(DQS_t/和DQS_c)以在读取和写入期间提供差分对
信令。对于例如DDR5 SDRAM存储器装置的某些存储器装置，DQS信号的差分对可划分成对应
于例如发送到存储器装置10及从所述存储器装置发送的数据的上部和下部字节的上部和
下部数据选通信号(例如，UDQS_t/和UDQS_c；LDQS_t/和LDQS_c)。

[0034] 阻抗(ZQ)校准信号还可通过I/O接口16提供到存储器装置10。ZQ校准信号可提供到参考引脚且用于通过在过程、电压和温度(PVT)值的改变中调节存储器装置10的上拉和
下拉电阻器来调谐输出驱动器和ODT值。因为PVT特性可影响ZQ电阻器值，所以ZQ校准信号
可提供到ZQ参考引脚以用于调节电阻以将输入阻抗校准到已知值。如将了解，精密电阻器
通常耦合在存储器装置10上的ZQ引脚与存储器装置10外部的GND/VSS之间。此电阻器充当
用于调节内部ODT和IO引脚的驱动强度的参考。

[0035] 另外，环回信号(LOOPBACK)可通过I/O接口16提供到存储器装置10。环回信号可在测试或调试阶段期间用于将存储器装置10设置成一种模式，其中信号通过同一引脚环回通
过存储器装置10。举例来说，环回信号可用于设置存储器装置10以测试存储器装置10的数
据输出。环回可包含数据和选通两者或可能仅包含数据引脚。这通常意图用于监测在I/O接
口16处由存储器装置10俘获的数据。

[0036] 如将了解，例如电源电路(用于接收外部VDD和VSS信号)、模式寄存器(以定义可编程操作和配置的各种模式)、读取/写入放大器(以在读取/写入操作期间放大信号)、温度传
感器(用于感测存储器装置10的温度)等各种其它组件也可并入到存储器系统10中。因此，
应理解，仅提供图1的框图以突出显示存储器装置10的某些功能特征以辅助后续详细描述。

[0037] 在一些实施例中，存储器装置10可安置在主机装置中(物理上集成到主机装置中或以其它方式连接到主机装置)或以其它方式耦合到主机装置。所述主机装置可包含桌上
型计算机、膝上型计算机、寻呼机、蜂窝式电话、个人组织器、便携式音频播放器、控制电路、
相机等中的任一者。所述主机装置也可以是网络节点，例如路由器、服务器或客户端(例如，
先前所述的类型的计算机中的一者)。所述主机装置可以是某一其它种类的电子装置，例如
复印机、扫描仪、打印机、游戏控制台、电视机、机顶盒视频分布或记录系统、电缆盒、个人数
字媒体播放器、工厂自动化系统、汽车计算机系统或医疗装置。(用于描述系统的这些各种
实例的术语，比如本文中所使用的许多其它术语，可以共享一些指代物，并且因此不应当仅
仅借助于列出的其它项目来解释。)

[0038] 所述主机装置因此可以是基于处理器的装置，其可包含控制主机中的系统功能和请求的处理的处理器，例如微处理器。此外，任何主机处理器可包括共享系统控制的多个处
理器。主机处理器可直接地或间接地耦合到主机的额外系统元件，使得主机处理器通过执
行可存储在主机内或在主机外部的指令而控制主机的操作。

[0039] 如上文所论述，数据可例如由主机写入到存储器装置10且从所述存储器装置读取，由此存储器装置10操作为易失性存储器，例如双数据速率DRAM(例如，DDR5SDRAM)。在一
些实施例中，主机还可以包含单独的非易失性存储器，例如只读存储器(ROM)、PC‑RAM、硅‑
氧化物‑氮化物‑氧化物‑硅(SONOS)存储器、金属‑氧化物‑氮化物‑氧化物‑硅(MONOS)存储
器、基于多晶硅浮动栅极的存储器，和/或各种架构的其它类型的快闪存储器(例如，NAND存
储器、NOR存储器等)，以及其它类型的存储器装置(例如，存储体)，例如固态驱动器(SSD)、
多媒体媒体卡(MMC)、安全数字(SD)卡、闪存(CF)卡，或任何其它合适的装置。此外，应了解
主机可包含一或多个外部接口，例如通用串行总线(USB)、外围组件互连(PCI)、PCI高速
(PCI‑E)、小型计算机系统接口(SCSI)、IEEE 1394(火线)，或任何其它合适的接口，以及用
以允许用户将数据输入到主机中的一或多个输入装置，例如，按钮、开关元件、键盘、光笔、
触控笔、鼠标和/或语音识别系统。主机可以任选地还包含例如耦合到处理器的显示器的输
出装置，以及用于与例如因特网的网络介接的网络接口装置，例如网络接口卡(NIC)。如将
了解，取决于主机的应用，主机可包含许多其它组件。

[0040] 主机可操作以将数据传送到存储器装置10以用于存储，且可从存储器装置10读取数据以在主机处执行各种操作。因此，为了促进这些数据发射，在一些实施例中，I/O接口16
可包含操作以从I/O接口16接收及向所述I/O接口发射DQ信号的数据收发器48。

[0041] 图2大体上说明存储器装置10的I/O接口16，且更确切地说，说明数据收发器48。如所说明，I/O接口16的数据收发器48可包含DQ连接器50、DQ收发器52和串行器/并行器54。应
注意，在一些实施例中，可利用多个数据收发器48，例如，可结合对应于数据信号的上部和
下部字节的上部和下部I/O信号(例如，DQ<15:8>和DQ<7:0>)中的每一个中的相应一个利用
每个单个数据收发器48。因此，I/O接口16可包含多个数据收发器48，其各自对应于一或多
个I/O信号(例如，包含相应的DQ连接器50、DQ收发器52和串行器/并行器54)。

[0042] DQ连接器50可例如是引脚、衬垫、其组合或另一类型的接口，其操作以接收DQ信号以例如将数据发射到存储器阵列23作为数据写入操作的部分。另外，DQ连接器50可操作以
从存储器装置10发射DQ信号，例如，以从存储器阵列23发射数据作为数据读取操作的部分。
为了促进这些数据读取/写入，DQ收发器52存在于数据收发器48中。在一些实施例中，举例
来说，DQ收发器52可接收由内部时钟产生器30产生的时钟信号作为用于确定来自存储器阵
列23的数据读取操作的输出计时的计时信号。由内部时钟产生器30发射的时钟信号可基于
由存储器装置10在时钟连接器56(例如，引脚、衬垫、其组合等)处接收且经由时钟输入电路
18路由到内部时钟产生器30的一或多个计时信号。因此，DQ收发器52可以接收由内部时钟
产生器30产生的时钟信号作为计时信号以用于确定来自存储器阵列23的数据读取操作的
输出计时。

[0043] 图2的DQ收发器52还可例如接收一或多个DQS信号以在选通数据模式中操作作为数据写入操作的部分。DQS信号可在DQS连接器60(例如，引脚、衬垫、其组合等)处接收且经
由DQS收发器60路由到DQ收发器52，所述DQS收发器操作以经由DQS信号到DQ收发器52的选
择性发射而控制数据选通模式。因此，DQ收发器52可以接收DQS信号以控制来自存储器阵列
23的数据写入操作。

[0044] 如上文所指出，数据收发器48可在模式中操作以促进数据到存储器装置10及从所述存储器装置(例如，到存储器阵列23及从所述存储器阵列)的传送。举例来说，为了允许存
储器装置10内的较高数据速率，可以发生其中利用DQS信号的数据选通模式。DQS信号可通
过外部处理器或控制器发送由DQS连接器58(例如，引脚、衬垫、其组合等)接收到的数据(例
如，用于写入命令)而驱动。在一些实施例中，DQS信号用作时钟信号以俘获对应的输入数
据。

[0045] 另外，如图2中所说明，数据收发器48还包含串行器/并行器54，其操作以将串行数据位(例如，串行位流)转译为并行数据位(例如，并行位流)以用于在存储器装置10的数据
写入操作期间沿着数据总线46发射。类似地，串行器/并行器54操作以在存储器装置10的读
取操作期间将并行数据位(例如，并行位流)转译为串行数据位(例如，串行位流)。以此方
式，串行器/并行器54操作以将从例如具有串行格式的主机装置接收到的数据转译为适合
于存储在存储器阵列23中的并行格式。类似地，串行器/并行器54操作以将从例如具有并行
格式的存储器阵列23接收到的数据转译为适合于发射到主机装置的串行格式。

[0046] 图3说明数据收发器48为包含耦合到数据传送总线51的DQ连接器50、DQ接收器62、DQ发射器64(其与DQ接收器62组合形成DQ收发器52)、并行器66以及串行器68(其与并行器
66组合形成串行器/并行器54)。在操作中，主机(例如，上文所描述的主机处理器或其它存
储器装置)可操作以跨越数据传送总线51以串行形式将数据发射到数据收发器48，作为对
存储器装置10的数据写入操作的部分。此数据在DQ连接器50处接收且发射到DQ接收器62。
DQ接收器62例如可对数据执行一或多个操作(例如，放大、驱动数据信号等)，和/或可操作
为数据的锁存器，直至接收到操作以协调(例如，控制)数据到并行器66的发射的相应的DQS
信号为止。作为数据写入操作的部分，并行器66可操作以将数据从其中数据沿着数据传送
总线51发射的格式(例如，串行形式)转换(例如，转译)为用于将数据发射到存储器阵列23
以便存储于其中的格式(例如，并行形式)。

[0047] 类似地，在读取操作期间(例如，经由数据传送总线51从存储器阵列23读数数据且将读取数据发射到主机)，串行器68可以由存储器阵列使用的一个格式(例如，并行形式)接
收从存储器阵列读取的数据，且可将接收到的数据转换(例如，转译)为第二格式(例如，串
行形式)以使得所述数据可与数据传送总线51和/或主机中的一或多个兼容。经转换数据可
从串行器68发射到DQ发射器64，由此可以发生对数据的一或多个操作(例如，解除放大、数
据信号的驱动等)。另外，DQ发射器64可以操作为用于接收到的数据的锁存器，直至例如从
内部时钟产生器30接收到相应的时钟信号为止，所述内部时钟产生器操作以协调(例如，控
制)将数据发射到DQ连接器50以便沿着数据传送总线51发射到主机的一或多个组件。

[0048] 在一些实施例中，在DQ连接器50处接收到的数据可能失真。举例来说，在DQ连接器50处接收到的数据可能受到符号间干扰(ISI)影响，其中先前接收到的数据干扰随后接收
到的数据。举例来说，由于增加的数据量跨越数据传送总线51发射到DQ连接器50，因此在DQ
连接器50处接收到的数据相对于由主机发射的数据可能失真。减轻(例如，抵消或消除)此
失真且有效地反转ISI的作用的一个技术是对数据应用均衡操作。图4说明包含可以用于此
均衡操作的均衡器的数据收发器48的实施例。

[0049] 图4说明包含均衡器的数据收发器48的一个实施例，具体地说，决策反馈均衡器(DFE)70。如所说明，DFE 70是多抽头(例如，四抽头)DFE 70。然而，可以结合DFE 70利用少
于或多于四个抽头。类似地，DFE 70可以安置为与并行器66或DQ接收器62分开或在所述并
行器或所述DQ接收器内部。在操作中，在一或多个数据锁存器或数据寄存器中俘获二进制
输出(例如，来自锁存器或决策截剪器)。在本实施例中，这些数据锁存器或数据寄存器可安
置在并行器66中，且其中存储的值可沿着路径72、74、76和78锁存或发射。

[0050] 当在DQ接收器62处接收到数据位时，可将其识别为作为位“n”从主机发射，且可在时间t0作为失真位n而接收到(例如，位n已通过ISI失真)。在DQ接收器62处接收到(例如，紧
接在时间t0之前的时间t‑1处接收到)失真位n之前接收到的最近位可被识别为n‑1，且被说
明为沿着路径72从数据锁存器或数据寄存器发射。在DQ接收器62处接收到(例如，紧接在时
间t‑1之前的时间t‑2处接收到)失真位n之前接收到的第二最近位可被识别为n‑2，且被说明
为沿着路径74从数据锁存器或数据寄存器发射。在DQ接收器62处接收到(例如，紧接在时间
t‑2之前的时间t‑3处接收到)失真位n之前接收到的第三最近位可被识别为n‑3，且被说明为
沿着路径76从数据锁存器或数据寄存器发射。在DQ接收器62处接收到(例如，紧接在时间t‑2
之前的时间t‑3处接收到)失真位n之前接收到的第四最近位可被识别为n‑4，且被说明为沿
着路径78从数据锁存器或数据寄存器发射。可将位n‑1、n‑2、n3‑和n‑4视为干扰接收到的失
真位n的位的群组(例如，位n‑1、n‑2、n‑3和n‑4引起对主机发射的位n的ISI)，且DFE 70可操
作以抵消在主机发射的位n上由位n‑1、n‑2、n‑3和n‑4的群组引起的失真。

[0051] 因此，沿着路径72、74、76和78锁存或发射的值可相应地对应于从DQ接收器62发射以存储在存储器阵列23中的最近的先前数据值(例如，之前位n‑1、n‑2、n‑3和n‑4)。这些先
前发射的位沿着路径72、74、76和78反馈到DFE 70，所述DFE操作以产生加权抽头(例如，电
压)，所述加权抽头可以是接收到的输入信号(例如，从DQ连接器50接收到的数据，例如失真
位n)并借助于求和器(例如，求和放大器)添加到所述接收到的输入信号。在其它实施例中，
加权抽头(例如，电压)可与初始参考值组合以产生抵消，所述抵消对应于或减轻接收到的
数据的失真(例如，减轻失真位n的失真)。在一些实施例中，抽头经加权以反映最近先前接
收到的数据(例如，位n‑1)与在较早时间接收到的位(例如，位n‑1、n‑2和n‑3)相比可具有对
接收到的数据(例如，失真位n)的失真更强的影响。DFE 70可操作以由于每个先前位而产生
抽头(例如，电压)的幅值和极性以共同抵消由那些先前接收到的位造成的失真。

[0052] 举例来说，对于本实施例，先前接收到的位n‑1、n‑2、n‑3和n‑4中的每一个可具有两个值中的一个(例如，二进制0或1)，所述值被发射到并行器66以用于发射到存储器阵列
23，并且另外，所述值经锁存或保存在寄存器中以用于沿着相应的路径72、74、76和78进行
4
后续发射。在所说明的实施例中，这产生位n‑1、n‑2、n‑3和n‑4的群组的十六个(例如，2 个)
可能的二进制组合(例如，0000、0001、0010、……、1110或1111)。DFE 70操作以选择和/或产
生经确定为存在的前述十六个组合中的任一者的对应的抽头值(例如，基于沿着路径72、
74、76和78的接收到的值)以用于调节从DQ连接器50接收到的输入值(例如，失真位n)或修
改参考值，所述参考值随后被应用到从DQ连接器50接收到的输入值(例如，失真位n)以便从
数据流中的先前位(例如，位n‑1、n‑2、n‑3和n‑4的群组)消除ISI失真。

[0053] 失真校正(例如，DFE 70)的使用可以是有益的，使得从DQ连接器50发射的数据在不失真的情况下正确地表示于存储器阵列23中。因此，可以有用的是存储先前位数据以用
于失真校正中。如图5的框图中所说明，可包含失真校正电路80作为DQ接收器62的部分，但
可能不需要物理地定位于该处(例如，失真校正电路80可以替代地耦合到DQ接收器62)。在
一些实施例中，可对失真校正电路80进行操作以提供先前发射的位数据以校正经由信道84
(例如，连接、发射线和/或导电材料)发射的失真位81(例如，已经因ISI和/或系统失真而失
真的位)。

[0054] 失真位81可从信道84发射到放大装置82(例如，可变增益放大器)。失真位81可从放大装置82发射到DFE 70，所述DFE经说明为具有单个加权抽头86。失真位81可与DQ参考信
号83同时发射到DFE 70。DQ参考信号83可表示用于确定由DQ连接50所接收到的发射位为逻
辑低(例如，0)还是逻辑高(例如，1)的阈值(例如，电压电平)。

[0055] 可对DFE 70进行操作以使用经先前位数据(例如，n‑1位数据)加权的抽头来校正来自失真位81的失真。可通过路径72发射用于n‑1位的数据(例如，逻辑1或逻辑0)。单个加
权抽头86的幅值和极性可经由求和器电路85抵消由n‑1位引起的总失真，所述求和电路充
当将电流施加到失真位81以抵消由n‑1位引起的失真的电流求和器。举例来说，如果在DQ连
接50处接收到的位经确定为低于DQ参考信号83，那么将接收到的位81发射到存储器阵列23
作为逻辑低。加权抽头86的幅值和极性可能够校正失真位81和DQ参考信号83。

[0056] 可将失真位81的经修改版本和DQ参考信号83的经修改版本发射到数据锁存器94。经校正位88可经由数据锁存器94产生且从数据锁存器94发射到并行器66，所述发射可发生
在DQS信号96的上升边缘上。在其它实施例中，可遵循计时方案的变化以包含数据发射的额
外或替代方法。当在并行器66中接收到经校正位88时，可将新的n‑1位的值存储在例如并行
器66中以用于沿着路径72发射。可在下文更详细地描述与DFE 70和放大装置82相关联的失
真校正电路系统。

[0057] 图6说明可抵消与失真位81相关联的失真的图5的DFE 70的一部分的电路图。可在第一输入端102和第二输入端104处将数据位接收到求和器电路85。第一输入端102和第二
输入端104可以通信方式耦合到可启用或停用的装置(例如，场效应晶体管106和108)。失真
位81可由第一输入端102接收，且DQ参考信号83可由第二输入端104接收。以此方式，两个场
效应晶体管106和108可由失真位81和DQ参考信号83控制。

[0058] 加权抽头86和其相反值(例如，反向加权抽头87)可发射到输出110和112以校正失真位81中的失真。通过路径72发射用于n‑1位的逻辑高。在此情况下，可实施n‑1位以产生加
权抽头86和反向加权抽头87作为用于两个场效应晶体管116和118的控制信号，从而实现加
权抽头值86和87对输出110和112的贡献。

[0059] 加权抽头值86和87可允许电流施加到输出110和112，由此所供应的电流通过可控制源120(例如，由数/模转换器控制的电流源)受到控制。输出110和112可以是DQ参考信号
83和失真位81中的一或多个的经修改值，且可发射到数据锁存器94(例如，产生二进制输出
的再生锁存器或截剪器)。经校正位88可基于输出110和112经由数据锁存器94产生，且可在
DQS信号96的上升边缘上发射到并行器66。可使用经校正位88更新经存储以用于在并行器
66中沿着路径72发射的n‑1位信息以用于未来失真校正。

[0060] 在一些应用中，经校正位88可能需要具有与加权抽头86和87可能提供的相比更大的调节精度水平。图7说明失真校正电路160的框图，所述失真校正电路可接收先前数据的
四个位(例如，n‑1位数据、n‑2位数据、n‑3位数据和n‑4位数据)以产生四个加权抽头86、
162、164和166以对失真位81执行更精确的失真校正。以与失真校正电路80类似的方式，可
经由信道84将失真位81发射到放大装置82。还可将DQ参考信号83发射到放大装置82。

[0061] 可从放大装置82将失真位81和DQ参考信号83发射到DFE 70。可通过路径72、74、76和78发射先前位的位数据。可对DFE 70进行操作以使用由四个先前位的位数据产生的四个
加权抽头86、162、164和166来校正来自失真位81的失真。可对DFE 70进行操作以针对沿着
路径72、74、76和78发射的先前位中的每一个产生加权抽头86、162、164和166中的每一个的
幅值和极性，所述DFE可经设计以抵消对由先前接收到的位引起的失真位81的总失真。

[0062] 可将失真位81的经修改版本和DQ参考信号83的经修改版本中的一或多个发射到数据锁存器94。经校正位88可在DQS信号96的上升边缘上从数据锁存器94发射到并行器66。
可使用n‑1位、n‑2位、n‑3位和n‑4位的值更新并行器66，且可存储所述值以用于沿着路径
72、74、76及78发射。可在下文更详细地描述与DFE 70相关联的失真校正电路系统。

[0063] 图8说明可抵消失真的图7的DFE 70的一部分的电路图。如另外在图8中说明，DFE 70可通过在路径72、74、76和78上发射的数据而在其中接收n‑1位、n‑2位、n‑3位或n‑4位或
任何组合的逻辑高或低。在此情况下，可实施沿着路径72、74、76和78发射的数据以产生加
权抽头86、162、164和166以及反加权抽头87、163、165和167作为场效应晶体管116、118、
182、184、186、188、190和192的控制信号以控制从其中发射到输出110和112的输出。可选择
性地且可控制地激活场效应晶体管116、118、182、184、186、188、190和192以反映十六个(例
4
如，2 个)不同的可能的二进制状态中的一个，所述二进制状态由先前校正的位(例如，
0000、0001、0010、……1111)的各种组合表示。

[0064] 加权抽头86、87、162、163、164、166和167值可应用到输出110和112，由此通过可控制源120和额外可控制源194、196和198(例如，由数/模转换器控制的电流源)控制所供应的
电流。可以将输出110和112发射到数据锁存器94。经校正位88可基于输出110和112经由数
据锁存器94产生，且可在DQS信号96的上升边缘上发射到并行器66。可通过经校正位88更新
经存储以用于在并行器66中沿着路径72、74、76和78发射的n‑1位、n‑2位、n‑3位和n‑4位信
息(例如，n‑4位将更新以反映n‑3数据，n‑3位将更新以反映n‑2数据，n‑2数据将更新以反映
n‑1数据，且n‑1数据将用最新校正的位更新)以用于未来失真校正。

[0065] 在一些实施例中，结合上文所描述的求和器电路85的抽头校正利用在求和器中形成可以与设置值成正比的不均衡的晶体管的差分对。不均衡可以是例如基于所需的校正的
符号由仅在晶体管的差分对的一侧上启用的下拉晶体管产生。然而，在一些实施例中，因为
求和器电路85的共模信号(例如，共模电流)跨越操作状况改变，所以由相应的可控制源(例
如，受到数/模转换器控制的电流源)设置的模拟值的影响可能不保持恒定，即，来自求和器
电路85的抽头响应变为非线性的。因此，在一些实施例中，以预先确定的量(例如，以相等的
量度)添加以及减去电流的推挽式求和器方式可用于维持一致的平均共模信号，这允许抽
头响应为更加线性的。举例来说，如图9中所说明，推挽式求和器200(例如，推挽式求和电
路)可用于代替DFE 70的求和器电路85实现DFE校正。推挽式求和器200包含挽式电路系统
226和推式电路系统228以将电流添加到求和器且从求和器减去电流以便维持恒定的平均
共模信号。在一些实施例中，推挽式求和器200可以相等的量添加或减去电流，然而也可有
用的是以不相等的量添加或减去电流，前提是那样引起更加线性的抽头响应。

[0066] 因此，图9说明可经由推挽式求和器200的使用代替求和器电路85来抵消失真的图7的DFE 70的一部分的电路图。推挽式求和器200含有挽式电路系统226和推式电路系统
228。挽式电路系统226以大体上类似于上文相对于图8所描述的方式来操作。然而，推挽式
求和器200利用挽式电路系统226和推式电路系统228两者来以预先确定的量(例如，以相等
的量度)调节电流可用于维持一致的平均共模信号，这允许抽头响应为更加线性的。具有图
9的推挽式求和器200的DFE 70可通过在路径72、74、76和78上发射的数据接收用于n‑1位、
n‑2位、n‑3位或n‑4位或其中的任何组合的逻辑高或低。在此情况下，可实施沿着路径72、
74、76和78发射的数据以产生加权抽头86、162、164和166以及反加权抽头87、163、165、167
作为场效应晶体管116、118、182、184、186、188、190、192的控制信号以及场效应晶体管202、
204、206、208、210、212、214和216的控制信号以控制从其中发射到输出110、112的输出。场
效应晶体管182、184、186、188、190和192是挽式电路系统226的部分，而场效应晶体管202、
204、206、208、210、212、214和216是推式电路系统228的部分。可选择性地且可控制地激活
推挽式求和器200的场效应晶体管182、184、186、188、190、192、202、204、206、208、210、212、
4
214和216以反映十六个(例如，2 个)不同的可能的二进制状态中的一个，所述二进制状态
由先前校正的位(例如，0000、0001、0010、……1111)的各种组合表示。

[0067] 加权抽头86、87、162、163、164、166和167值可被应用到输出110和112，由此所供应的电流通过可控制源120和额外可控制源194、196、198、218、220、222和224(例如，受到数/
模转换器控制的电流源)受到控制。输出110和112可被发射到数据锁存器，例如数据锁存器
94。可控制源218和120可都将电流供应到相同的加权抽头86和87，然而，这可通过不同的电
路供应(即，120将电流供应到挽式电路系统226并且218将电流供应到推式电路系统228)，
由此取决于DFE 70的线性响应所供应的电流可具有相等的或不相等的值。推挽式求和器
200可操作以按相等的量度从差分节点(例如，具有挽式电路系统226和推式电路系统228的
输出110和112的连接点)添加和减去所供应的电流以便维持恒定的平均共模信号。这可允
许各种抽头响应具有改进的线性。

[0068] 举例来说，如果挽式电路系统226单独的操作(例如，如果推式电路系统228并不存在)，那么DFE 70可如大体上相对于图8所描述的操作。也就是说，加权抽头86和其相反值
(例如，反向加权抽头87)可发射到输出110和112以校正失真位81中的失真。通过路径72发
射用于n‑1位的逻辑高。在此情况下，可实施n‑1位以产生加权抽头86和反向加权抽头87作
为用于两个场效应晶体管116和118的控制信号，从而实现加权抽头值86和87对输出110和
112的贡献。举例来说，如果由于n‑1位的校正是例如50mV，如果挽式电路系统226单独的操
作(例如，如果推式电路系统228并不存在)，那么相对于加权抽头86和其相反值(例如，反向
加权抽头87)应用的所有的校正都来自场效应晶体管116和118的差分对。然而，通过使用挽
式电路系统226结合推式电路系统228，如果由于n‑1位的校正是例如50mV，那么挽式电路系
统226可操作以实现25mV的校正从场效应晶体管116和118的差分对应用并且25mV的校正从
场效应晶体管202和204的差分对应用。

[0069] 另外，不相等的值可替代地应用于挽式电路系统226结合推式电路系统228中。举例来说，可应用来自挽式电路系统226中的场效应晶体管的差分对的25％校正并且可应用
来自对应于挽式电路系统226中的场效应晶体管的差分对的推式电路系统228中的场效应
晶体管的差分对的75％校正，可应用来自挽式电路系统226中的场效应晶体管的差分对的
20％校正并且可应用来自对应于挽式电路系统226中的场效应晶体管的差分对的推式电路
系统228中的场效应晶体管的差分对的80％校正，可应用来自挽式电路系统226中的场效应
晶体管的差分对的75％校正并且可应用来自对应于挽式电路系统226中的场效应晶体管的
差分对的推式电路系统228中的场效应晶体管的差分对的25％校正，可应用来自挽式电路
系统226中的场效应晶体管的差分对的80％校正并且可应用来自对应于挽式电路系统226
中的场效应晶体管的差分对的推式电路系统228中的场效应晶体管的差分对的20％校正，
或可按需要利用额外比率以维持由DFE 70产生的共模信号的一致性。类似地，可将相等比
率或不同比率值电流施加到194和220、196和222，以及198和224。经校正位88可基于输出
110和112经由数据锁存器94产生，且可在DQS信号96的上升边缘上发射到并行器66。可利用
经校正位88更新经存储以用于在并行器66中沿着路径72、74、76和78发射的n‑1位、n‑2位、
n‑3位和n‑4位信息(例如，n‑4位将更新以反映n‑3数据，n‑3位将更新以反映n‑2数据，n‑2数
据将更新以反映n‑1数据，且n‑1数据将用最新校正的位更新)以用于未来失真校正。

[0070] 在一些实施例中，第一位流可在t＝0发射到信道84。在时间上在失真位81(例如，“n位”)先前的n‑1位的发射之间可能未经过足够的时间以允许计算n‑1位对失真位81的失
真贡献。如果发生这种情况，那么一个解决方案可以是等待n‑1位信息完成发射到并行器
66，因此它可用于失真计算中。然而，可替代地应用另一技术。

[0071] 在时间t＝1(在时间t＝0之后)，失真位81可已经通过信道84接收并且其上的DFE计算可已经开始而第二失真位n+1通过信道84接收，使得可已经经过足够的时间以允许n‑1
位为并行器66已知的(例如，存储在其中)，但是n‑1经校正位可能尚未被应用于辅助失真位
81的值的校正确定。在第三时间t＝2(在时间t＝1之后)，第三失真位n+2可在信道84处接收
到，然而，对于失真位81可能未经过足够的时间以变为经校正位88并且在并行器66中接收
到作为校正第二失真位280的失真的信息。因此，如同在t＝0接收到的失真位81，失真计算
必须等待直至经校正位88在并行器66中接收到并且发射用于第二失真位n+1的失真校正。
与等待失真位81、n+1和n+2等的校正而不在等待时间期间执行任何额外过程相比，可存在
更具时效性的解决方案。

[0072] 实际上，可能需要补偿在DQ接收器62处的有限发射带宽。解决方案可在于添加均衡器的复制以允许失真校正值的快速计算。在一些实施例中，为了增大在DQ接收器62处的
带宽，可以利用复制均衡器(例如，DFE 70中的至少两个利用推挽式求和器200代替求和器
电路85)。在图10中说明实施复制均衡器的一个实施例，其中失真校正电路230利用DFE 
232、DFE 234、DFE 236和DFE 238(例如，作为可允许失真校正值的快速计算的均衡器，其各
自通过推挽式求和器200代替图7的求和器电路85操作)。虽然说明了四个均衡器的复制以
补偿发射带宽限制，但是应了解两个、三个、五个或更多个均衡器可以类似于本文中相对于
图10中说明的四个均衡器所描述的方式的方式来实施。

[0073] 如所说明，失真校正电路230可以能够经由DFE 232、DFE 234、DFE 236和DFE 238处理各自在四个位失真校正水平的四个数据位，所述DFE类似于图7中所描述的DFE70，其中
推挽式求和器200、240、242和244相应地代替求和器电路85使用，如上文相对于图9所描述。
以此方式，图10的求和器电路200、240、242和244可以上文相对于图9的推挽式求和电路所
描述的方式操作。

[0074] 为了补偿有限发射带宽，可遵循滚动在DFE 232、DFE 234、DFE 236和DFE 238之间接收到的位流的失真位的方法作为缓解由有限发射带宽引起的失真位的备份的方法。以此
方式，当在失真校正的第一迭代中在DFE 232中处理接收到的位流的失真位81时，可在DFE 
234中接收第二失真位246以开始失真校正的第二迭代。这允许当失真校正的第一迭代完成
时发生失真校正的第二迭代。类似地，当在失真校正的第二迭代中在DFE 234中处理接收到
的位流的第二失真位246时(其可与在失真校正的第一迭代中在DFE 232中处理第一失真位
81一致)，可在DFE 236中接收第三失真位248以开始失真校正的第三迭代。类似地，当在失
真校正的第三迭代中在DFE 236中处理接收到的位流的第三失真位248时(其可与在失真校
正的第二迭代中在DFE 234中处理第二失真位246一致或可与在失真校正的第二迭代中在
DFE 234中处理第二失真位246一致并且失真位81在失真校正的第一迭代中在DFE 232中被
处理)，可在DFE 238中接收第四失真位250以开始失真校正的第四迭代。

[0075] 在一些实施例中，失真校正的第一迭代可在第五失真位经由信道84接收之前完成，这允许第五失真位回退到DFE 232以用于第五失真校正。类似地，失真校正的第二迭代
可在第六失真位经由信道84接收之前完成，这允许第六失真位回退到DFE 234以用于第六
失真校正等等。以此方式，DFE 232、DFE 234、DFE 236和DFE 238可以结合滚动DFE校正技术
利用。也就是说，一旦失真校正的第一迭代完成，则从信道84接收的位流的失真位81可通过
DFE 232接收，位流的第二失真位246可通过DFE 234接收，位流的第三失真位248可通过DFE 
236接收，位流的第四失真位250可通过DFE 238接收，并且第五失真位可回退以通过DFE 
232接收。

[0076] 为了进一步详细描述，DFE 232可接收失真位81和电压校正信号83(例如，已经通过放大器82来放大)并且可使用上文相对于具有推挽式求和器200的图7的失真校正电路
160所描述的方法来处理失真位81，使用先前位或沿着路径72、74、76和78发射的加权抽头
数据(例如，来自n‑1位、n‑2位、n‑3位以及n‑4位输入)以计算经由推挽式求和器200应用的
值。可能重要的是应注意，可存储先前位以用于沿着路径72、74、76和78以任何次序发射，只
要在失真校正期间观测到恰当的先前位次序即可(例如，n‑1位作为最高有效位且n‑4位作
为最低有效位)。一旦产生，则数据锁存器252的经校正位88可以在DQS信号96的上升边缘上
发射到并行器66以更新例如并行器66的n‑1位位置。

[0077] 另外，如所说明，用于DFE 234的经校正位88的最终决策的输入可不同于用于DFE232的输入。DFE 234可接收第二失真位246并且可在接收到失真位81之后处理所述第二
失真位(例如，当失真位81的失真已经在DFE 232中得到校正时)。上文相对于具有推挽式求
和器200的失真校正电路160所描述的方法，使用先前位或沿着路径72、74、76和78发射的加
权抽头数据(例如，来自n‑1位、n‑2位、n‑3位以及n‑4位输入)以计算经由推挽式求和器200
应用的值可用于第二失真位246的处理。然而，如所说明，先前位或沿着路径72、74、76和78
发射的加权抽头数据可相对于输入移位到DFE 232以考虑通过DFE 232被校正为经校正位
88的失真位81变为用于DFE 234的n‑1位值。一旦产生，则数据锁存器254的经校正位88可在
DQS信号96的上升边缘上发射到并行器66以更新例如并行器66的n‑1位位置(例如，将经校
正位88从DFE 232移动到n‑2位位置)。

[0078] 类似地，用于DFE 236的经校正位88的最终决策的输入可不同于用于DFE 232和DFE 234的输入。DFE 236可接收第三失真位248并且可在接收到失真位81和246之后处理所
述第三失真位(例如，当失真位81和246的失真已经相应地在DFE 232和DFE 234中得到校正
时)。上文相对于具有推挽式求和器200的失真校正电路160所描述的方法，使用先前位或沿
着路径72、74、76和78发射的加权抽头数据(例如，来自n‑1位、n‑2位、n‑3位以及n‑4位输入)
以计算经由推挽式求和器200应用的值可用于第三失真位248的处理。然而，如所说明，先前
位或沿着路径72、74、76和78发射的加权抽头数据可相对于输入移位到DFE 232和DFE 234
以考虑通过DFE 232和DFE 234被校正为相应的经校正位88的失真位81和246变为用于DFE 
236的n‑2位值和n‑1位值。一旦产生，则数据锁存器256的经校正位88可在DQS信号96的上升
边缘上发射到并行器66以更新例如并行器66的n‑1位位置(例如，将经校正位88从DFE 232
移动到n‑3位位置并且将经校正位88从DFE 234移动到n‑2位位置)。

[0079] 类似地，用于DFE 238的经校正位88的最终决策的输入可不同于用于DFE 232、DFE 234和DFE 236的输入。DFE 238可接收第四失真位250并且可在接收到失真位81、246和248
之后处理所述第四失真位(例如，当失真位81、246和248的失真已经相应地在DFE 232、234
和236中得到校正时)。上文相对于具有推挽式求和器200的失真校正电路160所描述的方
法，使用先前位或沿着路径72、74、76和78发射的加权抽头数据(例如，来自n‑1位、n‑2位、n‑
3位以及n‑4位输入)以计算经由推挽式求和器200应用的值可用于第四失真位250的处理。
然而，如所说明，先前位或沿着路径72、74、76和78发射的加权抽头数据可相对于输入移位
到DFE 232、234和236以考虑通过DFE232、234和236被校正为相应的经校正位88的失真位
81、246和248变为用于DFE 238的n‑3位值、n‑2位值和n‑1位值。一旦产生，则数据锁存器258
的经校正位88可在DQS信号96的上升边缘上发射到并行器66以更新例如并行器66的n‑1位
位置(例如，将经校正位88从DFE 232移动到n‑4位位置且将经校正位88从DFE 234移动到n‑
3位位置，并且将经校正位88从DFE 236移动到n‑2位位置)。

[0080] 来自DFE 232、234、236和238的来自数据锁存器252、254、256和258的输出88可在关于经校正位88的每个最终决策的完结处被发送到并行器66。如上文所指出，在并行器66
中，n‑1位、n‑2位、n‑3位和n‑4位可用于根据经校正位88数据(例如，来自由于接收到新经校
正位88而移位的DFE 232、234、236和238中的每一个的经校正位88)更新存储在并行器66中
以用于沿着路径72‑78发射的数据。可注意到DFE校正的此滚动方法可允许接收到较大处理
量的位流同时仍然允许位流的接收到的位的失真校正。

[0081] 图11说明失真校正电路260的框图，所述失真校正电路可接收先前数据的四个位(例如，n‑1位数据、n‑2位数据、n‑3位数据和n‑4位数据)以产生四个加权抽头86、162、164和
166以对失真位81执行更精确的失真校正。以与失真校正电路160类似的方式，可经由信道
84发射失真位81。然而，如所说明，可结合图11的失真校正电路260消除图7的放大装置82。
此放大装置82的消除可允许例如包含在DQ接收器62中的失真位81的位流的增大带宽发射，
方法是消除原本可能减缓包含失真位81的位流的接收的放大装置。

[0082] 替代地，失真位81和DQ参考信号83可相应地在输入250和252处发射到DFE 261。可通过路径72、74、76和78发射先前位的位数据。可对DFE 261进行操作以使用由四个先前位
的位数据产生的四个加权抽头86、162、164和166来校正来自失真位81的失真。可对DFE 261
进行操作以针对沿着路径72、74、76和78发射的先前位中的每一个产生加权抽头86、162、
164和166中的每一个的幅值和极性，所述DFE可经设计以抵消对由先前接收到的位引起的
失真位81的总失真。

[0083] 可将失真位81的经修改版本和DQ参考信号83的经修改版本中的一或多个发射到DFE 261的数据锁存器部分。经校正位88可在DQS信号96的上升边缘上从DFE 261的数据锁
存器部分发射到并行器66。可使用n‑1位、n‑2位、n‑3位和n‑4位的值更新并行器66，且可存
储所述值以用于沿着路径72、74、76及78发射。可在下文更详细地描述与DFE 261相关联的
失真校正电路系统。

[0084] 图12说明可抵消失真同时利用推挽式求和器200的图10的均衡器或DFE 261(例如，再生锁存器电路系统和DFE电路系统，例如组合或集成到一个装置中的求和器电路系
统)的电路图。所属领域的一般技术人员应了解额外阶段引起降低的带宽。DFE 261的电路
图264包含三个部分：第一部分266、第二部分268和第三部分270。

[0085] 在第一部分266(例如，再生比较器或再生锁存器的第一部分)中，在到均衡器261的第一输入端102和第二输入端104处可接收到数据位。第一输入端102和第二输入端104可
以通信方式耦合到可启用或停用的装置(例如，场效应晶体管106和108)。失真位81可在第
一输入端102处接收到，且DQ参考信号83可在第二输入端104处接收到。以此方式，两个场效
应晶体管106和108可由失真位81和DQ参考信号83控制。来自场效应晶体管106和108的数据
输出272和274基于DQS信号96被发送到第二部分268作为第一部分260的时钟信号，所述第
一部分操作以追踪在输入端202和输入端104处施加的输入电压作为DQS信号，例如，过渡
高。

[0086] 均衡器261的电路图的第二部分266大体上将加权抽头值应用到来自第一部分264的输出，并且因此，大体上操作为求和器电路(例如，求和放大器)。第二部分266包含挽式电
路系统226和推式电路系统228。挽式电路系统226以类似于上文相对于图9所描述的方式来
操作。第二部分268利用挽式电路系统226和推式电路系统228两者来以预先确定的量(例
如，以相等的量度)调节电流可用于维持一致的平均共模信号，这允许抽头响应为更加线性
的。DFE 261可通过在路径72、74、76和78上发射的数据而在其中接收n‑1位、n‑2位、n‑3位或
n‑4位或任何组合的逻辑高或低。在此情况下，可实施沿着路径72、74、76和78发射的数据以
产生加权抽头86、162、164和166以及反加权抽头87、163、165、167作为场效应晶体管116、
118、182、184、186、188、190、192的控制信号以及场效应晶体管202、204、206、208、210、212、
214和216的控制信号以控制从其中发射到输出110、112的输出。场效应晶体管182、184、
186、188、190和192是挽式电路系统226的部分，而场效应晶体管202、204、206、208、210、
212、214和216是推式电路系统228的部分。可选择性地且可控制地激活推挽式求和器200的
场效应晶体管182、184、186、188、190、192、202、204、206、208、210、212、214和216以反映十
4
六个(例如，2 个)不同的可能的二进制状态中的一个，所述二进制状态由先前校正的位(例
如，0000、0001、0010、……1111)的各种组合表示。

[0087] 加权抽头86、87、162、163、164、166和167值可被应用到输出110和112，由此所供应的电流通过可控制源120和额外可控制源194、196、198、218、220、222和224(例如，受到数/
模转换器控制的电流源)受到控制。输出276和278可被发射到第三部分268(例如，再生比较
器或再生锁存器的第二部分)。在第三部分268中，可以应用反馈，例如，当变低时作为DQS信
号，以从第三部分268输出，例如，作为再次变高的DQS信号96。经校正位88可基于输出110和
112经由均衡器261产生并且可在DQS信号96的上升边缘上被发射到并行器66。以此方式，第
一部分264和第三部分268以类似于数据锁存器94的方式操作为再生锁存器，其中第二部分
266操作为以类似于求和器电路85的方式操作的求和器电路以产生经校正位88。可通过经
校正位88更新经存储以用于在并行器66中沿着路径72、74、76和78发射的n‑1位、n‑2位、n‑3
位和n‑4位信息(例如，n‑4位将更新以反映n‑3数据，n‑3位将更新以反映n‑2数据，n‑2数据
将更新以反映n‑1数据，且n‑1数据将用最新校正的位更新)以用于未来失真校正。

[0088] 可控制源218和120可都将电流供应到相同的加权抽头86和87，然而，通过不同的电路(即，120将电流供应到挽式电路系统226并且218将电流供应到推式电路系统228)，取
决于DFE 261的线性响应可具有相等的或不相等的电流。以此方式，举例来说，推挽式求和
器200可操作以按相等的量度从差分节点添加和减去电流(例如，与挽式电路系统226和推
式电路系统228的输出110和112的连接点)以便维持恒定的平均共模信号。这可允许各种抽
头响应具有改进的线性。

[0089] 举例来说，如果挽式电路系统226单独的操作(例如，如果推式电路系统228并不存在)，那么DFE 261可如大体上相对于图8所描述的操作。也就是说，加权抽头86和其相反值
(例如，反向加权抽头87)可发射到输出110和112以校正失真位81中的失真。通过路径72发
射用于n‑1位的逻辑高。在此情况下，可实施n‑1位以产生加权抽头86和反向加权抽头87作
为用于两个场效应晶体管116和118的控制信号，从而实现加权抽头值86和87对输出110和
112的贡献。举例来说，如果由于n‑1位的校正是例如50mV，如果挽式电路系统226单独的操
作(例如，如果推式电路系统228并不存在)，那么相对于加权抽头86和其相反值(例如，反向
加权抽头87)应用的所有的校正都来自场效应晶体管116和118的差分对。然而，通过使用挽
式电路系统226结合推式电路系统228，如果由于n‑1位的校正是例如50mV，那么挽式电路系
统226可操作以实现25mV的校正从场效应晶体管116和118的差分对应用并且25mV的校正从
场效应晶体管202和204的差分对应用。

[0090] 对可能相对于失真校正电路242出现的处理中的延迟的一个解决方案可包含使用n‑1位的值的两个可能性(例如，逻辑高和逻辑低)计算n‑2位、n‑3位和n‑4位的失真贡献并
且当确定所述值时丢弃利用n‑1位的不正确的值的计算出的值。图13说明可实施此解决方
案的失真校正电路280。

[0091] 图13说明失真校正电路280的框图，所述失真校正电路可实施用于比以其它方式可处理的更快地处理发射的数据的有效解决方案。另外，失真校正电路280可与包含任何放
大装置82分开利用。失真校正电路280包含第一均衡器282和第二均衡器284，其中的每一个
可如上文大体上相对于DFE 261以及选择装置286(例如，多路复用器)所描述的操作。失真
位81可被发射到第一均衡器282的输入端250以及被发射到第二均衡器284的输入端250。

[0092] 第一均衡器282的输入端252也接收电压校正信号292，并且第二均衡器的输入端252接收电压校正信号294。发射到均衡器282的电压校正信号292可不同于发射到均衡器
284的电压校正信号294。均衡器282可接收电压校正信号292作为如由涉及对应于逻辑高的
最近接收到的位n‑1的调节的量修改的DQ参考信号83。类似地，均衡器284可接收电压校正
信号294作为如由涉及对应于逻辑低的最近接收到的位n‑1的调节的量修改的DQ参考信号
83。

[0093] 均衡器282和284可校正与失真位81相关联的失真，使用三个输入使用先前位或沿着路径74、76和78发射的加权抽头数据以计算均衡器所必需的值。这可以完成的方式为使
得在n‑1位为逻辑高的情况下来自均衡器282的输出296表示经校正位88而在n‑1位为逻辑
低的情况下来自均衡器284的输出298表示经校正位88。因此，均衡器282和均衡器284中的
每一个可以类似于图11的均衡器261的部分的方式操作，具有一个差异；利用可抵消失真的
仅三个路径(例如，对应于位n‑2、n‑3和n‑4)具有它们的相应的加权抽头和经由三个相应的
可控制源供应的电流。

[0094] 一旦输出296和298被发射到选择装置286，则将经过足够的时间使得n‑1位已经被确定、存储并且从并行器66发射，使得选择装置286可以接收沿着路径72发射的值作为选择
控制信号(例如，多路复用器选择或控制信号)。沿着路径72发射的n‑1位值可用于从输出
296和298中选择经校正位。如果n‑1位是逻辑高，那么可选择输出296作为经校正位88。然
而，如果n‑1位为逻辑低，那么可选择输出298作为经校正位88。来自选择装置286的输出可
被发送到并行器66作为经校正位88。在并行器66中，可根据经校正位88更新n‑1位、n‑2位、
n‑3位和n‑4位(例如，n‑4位将更新以反映n‑3数据，n‑3位将更新以反映n‑2数据，n‑2数据将
更新以反映n‑1数据，且n‑1数据将用最新校正的位88更新)。可注意到在第二失真位218的
接收之前经校正位88可能未完成所有值的发射和更新，因此可以重复基于来自n‑1位的贡
献为逻辑高和逻辑低两者利用经校正位值的双重计算的如上文所描述的方法。

[0095] 图14说明失真校正电路300，所述失真校正电路可以能够处理在四位失真校正水平下的四个数据位，并且包含失真校正电路280、第二电路302、第三电路304和第四电路
306，所述电路可以是类似于失真校正电路280的具有对它们的相应的输入的修改的失真校
正电路。失真位81可由第一电路280接收，第二失真位218可由第二电路302接收，第三失真
位220可由第三电路304接收，第四失真位222可由第四电路306接收，且一旦失真校正的第
一迭代完成，则第五失真位可回退以由第一电路280接收。

[0096] 为了进一步详细描述，第一电路280可已接收失真位81，且可开始使用通过失真校正电路280所描述的方法来处理所述失真位，使用先前位或沿着路径74、76和78发射的加权
抽头数据来计算供应均衡器282和284所必需的值。电压校正信号292和294可表示经修改的
DQ参考信号83已针对用于相应地为逻辑高和低的n‑1的位值的贡献得到调节，并且可在失
真位81的校正中利用。可在DQS信号96的上升边缘上将输出296和298发射到选择装置286。
选择装置286可使用存储在并行器66中并且沿着路径72发射的n‑1位值以对经校正位88值
需要的值(例如，输出296或输出298的值)作出最终决策。

[0097] 用于第二电路302的经校正位88的确定的输入可不同于用于第一电路280的输入。第二电路302可接收第二失真位218并且可开始第二失真位218的处理，并行于电压校正信
号308作为以涉及沿着路径78发射的对应于逻辑高的最近接收到的位值的调节的量修改的
DQ参考信号83以及电压校正信号310作为以涉及沿着路径78发射的对应于逻辑低的最近接
收到的位值的调节的量修改的DQ参考信号83中的每一个。通过失真校正电路280描述的方
法可用于校正失真位218，不同之处在于先前位或沿着路径72、74和76发射的加权抽头数据
可用于计算提供校正到均衡器286和288所必需的值。可在DQS信号96的上升边缘上将输出
312和314发射到选择装置316。用于第二电路302的选择装置316可使用存储在并行器66中
以用于沿着路径78发射的位值以对第二失真位218的经校正位88值作出最终决策。

[0098] 用于第三电路304的经校正位88的确定的输入可不同于用于第二电路302的输入。第三电路304可接收第三失真位220并且可开始第三失真位220的处理，并行于电压校正信
号318作为以涉及沿着路径76发射的对应于逻辑高的最近接收到的位值的调节的量修改的
DQ参考信号83以及电压校正信号320作为以涉及沿着路径76发射的对应于逻辑低的最近接
收到的位值的调节的量修改的DQ参考信号83中的每一个。通过失真校正电路280描述的方
法可用于校正失真位220，不同之处在于先前位或沿着路径72、74和78发射的加权抽头数据
可用于计算提供校正到均衡器322和324所必需的值。可在DQS信号96的上升边缘上将输出
326和328发射到选择装置312。用于第三电路282的选择装置330可使用存储在并行器66中
以用于沿着路径76发射的位值以对第三失真位220的经校正位88值作出最终决策。

[0099] 用于第四电路306的经校正位88的确定的输入可不同于用于第三电路304的输入。第四电路306可接收第四失真位222并且可开始第四失真位222的处理，并行于电压校正信
号330作为以涉及沿着路径74发射的对应于逻辑高的最近接收到的位值的调节的量修改的
DQ参考信号83以及电压校正信号332作为以涉及沿着路径74发射的对应于逻辑低的最近接
收到的位值的调节的量修改的DQ参考信号83中的每一个。通过失真校正电路280描述的方
法可用于校正失真位222，不同之处在于先前位或沿着路径72、76和78发射的加权抽头数据
可用于计算提供校正到均衡器334和336所必需的值。可在DQS信号96的上升边缘上将输出
338和340发射到选择装置342。用于第四电路306的选择装置342可使用存储在并行器66中
以用于沿着路径74发射的位值以对第四失真位222的经校正位88值作出最终决策。

[0100] 来自选择装置286、316、330和342的输出可在关于经校正位88的每个最终决策的完结处被发送到并行器66。在并行器66中，n‑1位、n‑2位、n‑3位和n‑4位可用于根据经校正
位88数据更新存储在并行器66中以用于沿着路径72‑78发射的数据。可注意到，经校正位88
可能尚未完成到并行器66的发射，也没有在接收到第五失真位之前存储用于沿着路径72‑
78发射的更新的值，因此可继续延迟经校正位88的最终选择的方法。因此，第一电路280可
并行地应用来自第四电路306的加权值直至经校正位88被确定为来自第四电路306并且被
用作用于第一电路280的选择位。类似地，第二电路302可并行地应用来自第一电路280的加
权值直至经校正位88被确定为来自第一电路280并且被用作用于第二电路302的选择位。类
似地，第三电路304可并行地应用来自第二电路302的加权值直至经校正位88被确定为来自
第二电路302并且被用作用于第三电路304的选择位。第四电路306可并行地应用来自第三
电路304的加权值直至经校正位88被确定为来自第三电路304并且被用作用于第四电路306
的选择位。

[0101] 虽然本发明可以易有各种修改以及替代形式，但是特定实施例已经在图式中借助于实例示出并且已经在本文中详细描述。然而，应理解，本发明并不意图限于所公开的特定
形式。实际上，本发明意图涵盖属于如由所附权利要求书限定的本发明的精神和范围内的
所有修改、等效物和替代方案。

[0102] 本文中提出且主张的技术参考且应用于具有实践性质的实质对象和具体实例，所述实质对象和具体实例以可论证方式改进本技术领域且因此不是抽象的、无形的或纯理论
的。此外，如果随附于本说明书的结尾的任何权利要求项含有表示为“用于执行功能的装
置……”或“用于执行功能的步骤……”的一或多个要素，那么意图将依照35U.S.C.112(f)
解译此类要素。然而，对于含有以任何其它方式指定的要素的任何权利要求项，意图将不会
依照35U.S.C.112(f)解译此类要素。