像素电路及其驱动方法、显示装置

摘要

公开一种像素电路及其驱动方法、显示装置，像素电路包括：驱动晶体管、存储电容、稳压电容、数据写入子电路、阈值补偿子电路、复位子电路、感测子电路、发光控制子电路，存储电容的第一端、驱动晶体管的栅极、复位子电路的第一端和阈值补偿子电路的第一端连接于第一节点，存储电容的第二端、感测子电路的第一端和发光器件的第一电极连接于第二节点；感测子电路被配置为，在感测阶段的复位子阶段和显示阶段的复位子阶段，将参考线上的初始电压信号传输至第二节点；以及在感测阶段的发光子阶段，将第二节点的电压传输至参考线，以读取第二节点的电压；阈值补偿子电路被配置为，响应于扫描线的控制，将驱动晶体管的阈值电压写入存储电容中。

权利要求

1.一种像素电路，其特征在于，包括：驱动晶体管、存储电容、稳压电容，还包括：数据写入子电路、阈值补偿子电路、复位子电路、感测子电路、发光控制子电路，其中，所述存储电容的第一端、所述驱动晶体管的栅极、所述复位子电路的第一端和所述阈值补偿子电路的第一端连接于第一节点，所述存储电容的第二端、所述感测子电路的第一端和发光器件的第一电极连接于第二节点；

所述复位子电路被配置为，响应于复位线的控制，将第一电源线上的电压信号传输至所述第一节点；

所述感测子电路被配置为，在感测阶段的复位子阶段和显示阶段的复位子阶段，响应于感测线的控制，将参考线上的初始电压信号传输至所述第二节点；以及在感测阶段的发光子阶段，响应于所述感测线的控制，将所述第二节点的电压传输至所述参考线，以读取所述第二节点的电压；

所述阈值补偿子电路被配置为，响应于扫描线的控制，将所述驱动晶体管的第一极和栅极导通，以将所述驱动晶体管的阈值电压写入所述存储电容中；

所述数据写入子电路被配置为，响应于扫描线的控制，将数据线上的数据信号传输至所述驱动晶体管的第二极；

所述发光控制子电路被配置为，响应于发光控制线的控制，将所述驱动晶体管的第一极与所述第一电源线导通，以及将所述驱动晶体管的第二极与所述发光器件导通；

所述稳压电容的两端分别连接所述第二节点和所述扫描线；

所述数据写入子电路、所述阈值补偿子电路、所述复位子电路、所述感测子电路和所述发光控制子电路均包括至少一个开关晶体管，所述开关晶体管、所述驱动晶体管、所述存储电容和所述稳压电容被布置在依次堆叠且互相绝缘间隔的半导体层、第一金属层、第二金属层和第三金属层中，所述发光器件的第一电极被布置在第四金属层中，所述第四金属层位于所述第三金属层远离所述第二金属层的一侧；

所述存储电容包括相对设置的第一极板和第二极板，所述第一极板的至少一部分为所述驱动晶体管的栅极的一部分；

所述稳压电容包括相对设置的第三极板和第四极板，所述第三极板的至少一部分与所述扫描线同层；

所述复位子电路中的所述开关晶体管包括：复位开关晶体管，所述复位开关晶体管的栅极连接所述复位线，第一极连接所述第一电源线，第二极作为所述复位子电路的第一端；

所述感测子电路中的所述开关晶体管包括：感测开关晶体管，所述感测开关晶体管的栅极连接所述感测线，第一极作为所述感测子电路的第一端，第二极连接所述参考线；

所述阈值补偿子电路中的所述开关晶体管包括：补偿开关晶体管，所述补偿开关晶体管的栅极连接所述扫描线，所述补偿开关晶体管的第一极连接所述驱动晶体管的第一极，所述补偿开关晶体管的第二极作为所述阈值补偿子电路的第一端；

所述发光控制子电路中的所述开关晶体管包括：第一控制开关晶体管和第二控制开关晶体管，其中，

所述第一控制开关晶体管的栅极连接所述发光控制线，所述第一控制开关晶体管的第一极连接所述第一电源线，所述第一控制开关晶体管的第二极连接所述驱动晶体管的第一极；

所述第二控制开关晶体管的栅极连接所述发光控制线，所述第二控制开关晶体管的第一极连接所述驱动晶体管的第二极，所述第二控制开关晶体管的第二极作为所述发光控制子电路的第一端；

所述数据写入子模块中的开关晶体管包括：写入开关晶体管，所述写入开关晶体管的栅极与所述扫描线连接，第一极与所述数据线连接，第二极与所述驱动晶体管的第二极连接。

2.根据权利要求1所述的像素电路，其特征在于，所述像素电路还包括：第一栅绝缘层、第二栅绝缘层、层间介质层和第一平坦化层，所述第一栅绝缘层位于所述半导体层与所述第一金属层之间，所述第二栅绝缘层位于所述第一金属层与所述第二金属层之间，所述层间介质层位于所述第二金属层与所述第三金属层之间，所述第一平坦化层位于所述第三金属层与所述第四金属层之间。

3.根据权利要求2所述的像素电路，其特征在于，所述像素电路还包括第一过孔，所述第一过孔贯穿所述第二栅绝缘层和所述层间介质层，并暴露出所述驱动晶体管的栅极的一部分，所述存储电容的第二极板上设置有第二过孔，所述第二过孔环绕所述第一过孔，且所述第二过孔的侧壁与所述第一过孔的侧壁无接触；

所述复位开关晶体管的有源层被布置在所述半导体层中，所述复位开关晶体管的第一极和第二极均被布置在所述第三金属层中，所述复位开关晶体管的第二极通过所述第一过孔与所述驱动晶体管的栅极连接，形成所述第一节点。

4.根据权利要求2所述的像素电路，其特征在于，所述像素电路还包括第三过孔，所述第三过孔贯穿所述层间介质层，并暴露出所述存储电容的第二极板的一部分，所述感测开关晶体管的第一极和第二极均被布置在所述第三金属层，所述感测开关晶体管的第一极通过所述第三过孔与所述存储电容的第二极板连接，以形成所述第二节点。

5.根据权利要求4所述的像素电路，其特征在于，所述像素电路还包括转接电极，所述转接电极被布置在第五金属层，所述第五金属层位于所述第一平坦化层与所述第四金属层之间，所述第五金属层与所述第四金属层之间设置有第二平坦化层，所述第一平坦化层上设置有第四过孔，所述第四过孔暴露出所述感测开关晶体管的第一极的一部分，所述第二平坦化层设置有第五过孔，所述第五过孔暴露出所述转接电极的一部分，所述发光器件的第一电极通过所述第五过孔与所述转接电极连接，所述转接电极通过所述第四过孔与所述感测开关晶体管的第一极连接。

6.根据权利要求5所述的像素电路，其特征在于，所述第四过孔在基底上的正投影与所述第五过孔在所述基底上的正投影无重叠。

7.根据权利要求1所述的像素电路，其特征在于，所述补偿开关晶体管为双栅晶体管。

8.根据权利要求1至6中任意一项所述的像素电路，其特征在于，所述存储电容的第二极板和所述稳压电容的第四极板同层设置且材料相同。

9.根据权利要求8所述的像素电路，其特征在于，所述存储电容的第二极板和所述稳压电容的第四极板均被布置在所述第二金属层。

10.根据权利要求1至6中任意一项所述的像素电路，其特征在于，所述感测线与扫描线同层设置且材料相同，所述参考线与所述数据线同层设置且材料相同。

11.根据权利要求10所述的像素电路，其特征在于，所述感测线和所述扫描线均被布置在所述第一金属层，所述参考线和所述数据线均被布置在所述第三金属层。

12.根据权利要求1至6中任意一项所述的像素电路，其特征在于，所述驱动晶体管和所述开关晶体管均为N型晶体管。

13.一种权利要求1至12中任意一项所述的像素电路的驱动方法，其特征在于，包括：在感测阶段的复位子阶段和显示阶段的复位子阶段，所述复位线提供有效电平信号，所述复位子电路将所述第一电源线的电压信号传输至第一节点；以及，所述感测线提供有效电平信号，所述参考线提供初始电压信号，所述感测子电路将所述初始电压信号传输至所述第二节点；

在感测阶段的数据写入子阶段和显示阶段的数据写入子阶段，所述扫描线提供有效电平信号，所述数据写入子电路将数据线上的数据信号传输至所述驱动晶体管的第二极，所述阈值补偿子电路将驱动晶体管的第一极和栅极导通；

在感测阶段的发光子阶段，所述感测线和所述发光控制线均提供有效电平信号，所述发光控制子电路将所述第一电源线与所述驱动晶体管的第一极导通，将所述驱动晶体管的第二极与发光器件导通；所述感测子电路将所述第二节点的电压传输至所述参考线；

在显示阶段的发光子阶段，所述发光控制线提供有效电平信号，所述发光控制子电路将所述第一电源线与所述驱动晶体管的第一极导通，将所述驱动晶体管的第二极与发光器件导通。

14.根据权利要求13所述的驱动方法，其特征在于，在所述显示阶段，所述数据线上的数据信号的电压根据目标灰阶和数据电压补偿值确定，所述数据电压补偿值根据所述参考线在所述感测阶段的发光子阶段读取到的电压和预设补偿模型确定。

15.一种显示装置，其特征在于，包括权利要求1至12中任意一项所述的像素电路。

说明书

像素电路及其驱动方法、显示装置

技术领域

[0001] 本公开涉及显示技术领域，具体涉及一种像素电路及其驱动方法、显示装置。

背景技术

[0002] 在有机发光(OLED，OrganicLightEmittingDiode)显示面板中，各个像素单元中的驱动晶体管因制备工艺可能会导致阈值电压存在差异，而且由于温度等因素的影响，驱动
晶体管的阈值电压也会产生漂移的现象。各个驱动晶体管的阈值电压的不同也可能会导致
发光器件的发光亮度不一致，从而导致显示面板显示不均匀。

发明内容

[0003] 本公开旨在至少解决现有技术中存在的技术问题之一，提供一种像素电路及其驱动方法、显示装置。

[0004] 第一方面，本公开实施例提供一种像素电路，包括：驱动晶体管、存储电容、稳压电容，还包括：数据写入子电路、阈值补偿子电路、复位子电路、感测子电路、发光控制子电路，
其中，

[0005] 所述存储电容的第一端、所述驱动晶体管的栅极、所述复位子电路的第一端和所述阈值补偿子电路的第一端连接于第一节点，所述存储电容的第二端、所述感测子电路的
第一端和发光器件的第一电极连接于第二节点；

[0006] 所述复位子电路被配置为，响应于复位线的控制，将第一电源线上的电压信号传输至所述第一节点；

[0007] 所述感测子电路被配置为，在感测阶段的复位子阶段和显示阶段的复位子阶段，响应于感测线的控制，将参考线上的初始电压信号传输至所述第二节点；以及在感测阶段
的发光子阶段，响应于所述感测线的控制，将所述第二节点的电压传输至所述参考线，以读
取所述第二节点的电压；

[0008] 所述阈值补偿子电路被配置为，响应于扫描线的控制，将所述驱动晶体管的第一极和栅极导通，以将所述驱动晶体管的阈值电压写入所述存储电容中；

[0009] 所述数据写入子电路被配置为，响应于扫描线的控制，将数据线上的数据信号传输至所述所述驱动晶体管的第二极；

[0010] 所述发光控制子电路被配置为，响应于发光控制线的控制，将所述驱动晶体管的第一极与所述第一电源线导通，以及将所述驱动晶体管的第二极与所述发光器件导通；

[0011] 所述稳压电容的两端分别连接所述第二节点和所述扫描线；

[0012] 所述数据写入子电路、所述阈值补偿子电路、所述复位子电路、所述感测子电路和所述发光控制子电路均包括至少一个开关晶体管，所述开关晶体管、所述驱动晶体管、所述
存储电容和所述稳压电容被布置在依次堆叠且互相绝缘间隔的半导体层、第一金属层、第
二金属层和第三金属层中，所述发光器件的第一电极被布置在第四金属层中，所述第四金
属层位于所述第三金属层远离所述第二金属层的一侧；

[0013] 所述存储电容包括相对设置的第一极板和第二极板，所述第一极板的至少一部分为所述驱动晶体管的栅极的一部分；

[0014] 所述稳压电容包括相对设置的第三极板和第四极板，所述第三极板的至少一部分与所述扫描线同层。

[0015] 在一些实施例中，所述像素电路还包括：第一栅绝缘层、第二栅绝缘层、层间介质层和第一平坦化层，所述第一栅绝缘层位于所述半导体层与所述第一金属层之间，所述第
二栅绝缘层位于所述第一金属层与所述第二金属层之间，所述层间介质层位于所述第二金
属层与所述第三金属层之间，所述第一平坦化层位于所述第三金属层与所述第四金属层之
间。

[0016] 在一些实施例中，所述复位子电路中的所述开关晶体管包括：复位开关晶体管，所述复位开关晶体管的栅极连接所述复位线，第一极连接所述第一电源线，第二极作为所述
复位子电路的第一端。

[0017] 在一些实施例中，所述像素电路还包括第一过孔，所述第一过孔贯穿所述第二栅绝缘层和所述层间介质层，并暴露出所述驱动晶体管的栅极的一部分，所述存储电容的第
二极板上设置有第二过孔，所述第二过孔环绕所述第一过孔，且所述第二过孔的侧壁与所
述第一过孔的侧壁无接触；

[0018] 所述复位开关晶体管的有源层被布置在所述半导体层中，所述复位开关晶体管的第一极和第二极均被布置在所述第三金属层中，所述复位开关晶体管的第二极通过所述第
一过孔与所述驱动晶体管的栅极连接，形成所述第一节点。

[0019] 在一些实施例中，所述感测子电路中的所述开关晶体管包括：感测开关晶体管，所述感测开关晶体管的栅极连接所述感测线，第一极作为所述感测子电路的第一端，第二极
连接所述参考线。

[0020] 在一些实施例中，所述像素电路还包括第三过孔，所述第三过孔贯穿所述层间介质层，并暴露出所述存储电容的第二极板的一部分，

[0021] 所述感测开关晶体管的第一极和第二极均被布置在所述第三金属层，所述感测开关晶体管的第一极通过所述第三过孔与所述存储电容的第二极板连接，以形成所述第二节
点。

[0022] 在一些实施例中，所述像素电路还包括转接电极，所述转接电极被布置在第五金属层，所述第五金属层位于所述第一平坦化层与所述第四金属层之间，所述第五金属层与
所述第四金属层之间设置有第二平坦化层，

[0023] 所述第一平坦化层上设置有第四过孔，所述第四过孔暴露出所述感测开关晶体管的第一极的一部分，所述第二平坦化层设置有第五过孔，所示第五过孔暴露出所述转接电
极的一部分，所述发光器件的第一电极通过所述第五过孔与所述转接电极连接，所述转接
电极通过所述第四过孔与所述感测开关晶体管的第一极连接。

[0024] 在一些实施例中，所述第四过孔在基底上的正投影与所述第五过孔在所述基底上的正投影无重叠。

[0025] 在一些实施例中，所述阈值补偿子电路中的所述开关晶体管包括：补偿开关晶体管，所述补偿开关晶体管的栅极连接所述扫描线，所述补偿开关晶体管的第一极连接所述
驱动晶体管的第一极，所述补偿开关晶体管的第二极作为所述阈值补偿子电路的第一端。

[0026] 在一些实施例中，所述阈值补偿开关晶体管为双栅晶体管。

[0027] 在一些实施例中，所述发光控制子电路中的所述开关晶体管包括：第一控制开关晶体管和第二控制开关晶体管，其中，

[0028] 所述第一控制开关晶体管的栅极连接所述发光控制线，所述第一控制开关晶体管的第一极连接所述第一电源线，所述第一控制开关晶体管的第二极连接所述驱动晶体管的
第一极；

[0029] 所述第二控制开关晶体管的栅极连接所述发光控制线，所述第二控制开关晶体管的第一极连接所述驱动晶体管的第二极，所述第二控制开关晶体管的第二极作为所述发光
控制子电路的第一端。

[0030] 在一些实施例中，所述数据写入子模块中的开关晶体管包括：写入开关晶体管，所述写入开关晶体管的栅极与所述扫描线连接，第一极与所述数据线连接，第二极与所述驱
动晶体管的第二极连接。

[0031] 在一些实施例中，所述存储电容的第二极板和所述稳压电容的第四极板同层设置且材料相同。

[0032] 在一些实施例中，所述存储电容的第二极板和所述稳压电容的第四极板均被布置在所述第二金属层。

[0033] 在一些实施例中，所述感测线与扫描线同层设置且材料相同，所述参考线与所述数据线同层设置且材料相同。

[0034] 在一些实施例中，所述感测线和所述扫描线均被布置在所述第一金属层，所述参考线和所述数据线均被布置在所述第三金属层。

[0035] 在一些实施例中，所述驱动晶体管和所述开关晶体管均为N型晶体管。

[0036] 第二方面，本公开实施例提供一种上述像素电路的驱动方法，包括：

[0037] 在感测阶段的复位子阶段和显示阶段的复位子阶段，所述复位线提供有效电平信号，所述复位子电路将所述第一电源线的电压信号传输至第一节点；以及，所述感测线提供
有效电平信号，所述参考线提供初始电压信号，所述感测子电路将所述初始电压信号传输
至所述第二节点；

[0038] 在感测阶段的数据写入子阶段和显示阶段的数据写入子阶段，所述扫描线提供有效电平信号，所述数据写入子电路将数据线上的数据信号传输至所述驱动晶体管的第二
极，所述阈值补偿子电路将驱动晶体管的第一极和栅极导通；

[0039] 在感测阶段的发光子阶段，所述感测线和所述发光控制线均提供有效电平信号，所述发光控制子电路将所述第一电源线与所述驱动晶体管的第一极导通，将所述驱动晶体
管的第二极与发光器件导通；所述感测子电路将所述第二节点的电压传输至所述参考线；

[0040] 在显示阶段的发光子阶段，所述发光控制线提供有效电平信号，所述发光控制子电路将所述第一电源线与所述驱动晶体管的第一极导通，将所述驱动晶体管的第二极与发
光器件导通。

[0041] 在一些实施例中，在所述显示阶段，所述数据线上的数据信号的电压根据目标灰阶和数据电压补偿值确定，所述数据电压补偿值根据所述参考线在所述感测阶段的发光子
阶段读取到的电压和预设补偿模型确定。

[0042] 第三方面，本公开实施例还提供一种显示装置，包括上述像素电路。

[0043] 在本公开实施例中，像素电路提供给发光器件的驱动电流与驱动晶体管的阈值电压无关，从而可以提高显示装置的显示均一性，且感测子电路可以在不同阶段分别起到感
测第二节点电压和对第二节点复位的作用，从而简化了显示装置的整体结构。并且，稳压电
容可以防止第二节点的电压在发光控制子电路导通瞬间发生明显的跳变，从而改善显示装
置的显示效果。

附图说明

[0044] 附图是用来提供对本公开的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本公开，但并不构成对本公开的限制。在附图中：

[0045] 图1为本公开的一些实施例提供的像素电路的原理框图。

[0046] 图2为本公开的一些实施例中提供的像素电路的具体电路原理图。

[0047] 图3为图2所示的像素电路的工作时序图。

[0048] 图4为本公开的一些实施例中提供的半导体层的示意图。

[0049] 图5为本公开的一些实施例中提供的第一金属层的示意图。

[0050] 图6为本公开的一些实施例中提供的第二金属层的示意图。

[0051] 图7为本公开的一些实施例中提供的第三金属层的示意图。

[0052] 图8为本公开的一些实施例中提供的半导体层和第一金属层叠置后的示意图。

[0053] 图9为本公开的一些实施例中提供的半导体层、第一金属层和第二金属层叠置后的示意图。

[0054] 图10为沿图9中A‑A'线的剖视图。

[0055] 图11为本公开的一些实施例中提供的层间介质层的各过孔的位置示意图。

[0056] 图12为本公开的一些实施例中提供的半导体层、第一金属层、第二金属层和第三金属层叠置后的示意图

[0057] 图13为沿图12中B‑B'线的剖视图。

[0058] 图14为本公开的一些实施例中提供的半导体层、第一金属层、第二金属层、第三金属层和第五金属层叠置后的示意图。

[0059] 图15为沿图14中C‑C'线的剖视图。

[0060] 图16为本公开的一些实施例中提供的转接电极与发光器件的第一电极的连接示意图。

具体实施方式

[0061] 为使本公开的实施例的目的、技术方案和优点更加清楚，下面将结合本公开的实施例的附图，对本公开的实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例
是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普
通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范
围。

[0062] 除非另作定义，此处使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不
表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“包括”或者“包
含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者
物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于
物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。

[0063] 本公开所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。由于采用的晶体管的源极和漏极是对称的，所以其源极、漏极是没有区别的。
为区分晶体管的源极和漏极，将其中一极称为第一极，另一极称为第二极。

[0064] 第一方面，本公开实施例提供一种像素电路，图1为本公开的一些实施例提供的像素电路的原理框图，如图1所示，该像素电路包括：驱动晶体管T3、存储电容C1、稳压电容C2、
数据写入子电路30、阈值补偿子电路20、复位子电路10、感测子电路50、发光控制子电路40。

[0065] 其中，存储电容C1的第一端、驱动晶体管T3的栅极、复位子电路10的第一端a1和阈值补偿子电路20的第一端b1连接于第一节点(即，N1节点)，存储电容C1的第二端、感测子电
路50的第一端d1和发光器件60的第一电极连接于第二节点(即，N2节点)。其中，本公开实施
例中的发光器件60可以是LED(LightEmittingDiode，发光二极管)或OLED
(OrganicLightEmittingDiode，有机发光二极管)在内的电流驱动的发光器件60，在本公开
实施例中是以OLED为例进行的说明。可选地，发光器件60的第一电极为阳极，第二电极为阴
极。发光器件60的第二电极连接第二电源线VSS，该第二电源线VSS用于提供低电平信号。存
储电容C1的第一端和第二端分别为存储电容C1的两个极板。

[0066] 复位子电路10的第二端a2连接第一电源线VDD，复位子电路10的控制端a3连接复位线RST，复位子电路10被配置为，响应于复位线RST的控制，将第一电源线VDD上的电压信
号传输至N1节点。第一电源线VDD可以为提供高电平信号的信号线，其电压记作Vdd。

[0067] 感测子电路50的控制端d3连接感测线Sensing，感测子电路50的第二端d2连接参考线REF，感测子电路50被配置为，在感测阶段中的复位子阶段和显示阶段中的复位子阶
段，响应于感测线Sensing的控制，将参考线REF上的初始电压信号传输至N2节点，从而对N2
节点进行复位；以及在感测阶段中的发光子阶段，响应于感测线Sensing的控制，将N2节点
的电压传输至参考线REF，以读取N2节点的电压。

[0068] 阈值补偿子电路20的控制端b3连接扫描线GATE，阈值补偿子电路20的第二端b2连接驱动晶体管T3第一极，阈值补偿子电路20被配置为，响应于扫描线GATE的控制，将驱动晶
体管T3的第一极和栅极导通，以将驱动晶体管T3的阈值电压写入存储电容C1中。

[0069] 数据写入子电路30连接扫描线GATE、数据线DATA和驱动晶体管T3的第二极，数据写入子电路30被配置为，响应于扫描线GATE的控制，将数据线DATA上的电压信号传输至驱
动晶体管T3的第二极。

[0070] 发光控制子电路40的控制端e5连接发光控制线EM，发光控制子电路40的第一端e1连接发光器件60的第一电极，发光控制子电路60的第二端e2连接驱动晶体管T3的第二极，
发光控制子电路60的第三端e3连接驱动晶体管T3的第一极，发光控制子电路40的第四端e4
连接第一电源线VDD，发光控制子电路40被配置为，响应于发光控制线EM的控制，将驱动晶
体管T3的第一极与第一电源线VDD导通，以及将驱动晶体管T3的第二极与发光器件60导通。

[0071] 稳压电容C2的第一端连接N2节点，第二端连接扫描线GATE。

[0072] 在本公开实施例中，在扫描线GATE的控制下，阈值补偿子电路20将驱动晶体管T3的栅极和第一极导通，从而将驱动晶体管T3的阈值电压写入存储电容C1中，因此，在发光器
件60发光时，驱动晶体管T3提供给发光器件60的驱动电流与阈值电压无关，从而提高显示
装置的显示均一性。

[0073] 具体地，本公开实施例的像素电路的工作过程可以包括：感测阶段和显示阶段，其中，感测阶段和显示阶段均包括复位子阶段、数据写入子阶段和发光子阶段。在显示阶段的
复位子阶段，可以向复位线RST提供有效电平信号、向感测线Sensing提供有效电平信号，从
而使复位子电路10将第一电源线VDD上的电压信号传输至N1节点，感测子电路50将参考线
REF上的初始电压信号传输至N2节点。N1节点的电压达到Vdd，N2节点的电压达到初始电压
Vinit。在显示阶段的数据写入子阶段，可以向扫描线GATE提供有效电平信号，从而使数据
写入子电路30将数据线DATA上的数据信号传输至驱动晶体管T3的第二极，并且，阈值补偿
子电路20将驱动晶体管T3的栅极和第一极短接，形成二极管结构。此时，N1节点的电压达到
Vdata+Vth，其中，Vdata为数据线DATA上的数据信号的电压。在显示阶段的发光子阶段，在
存储电容C1的电压保持作用下，N1节点的电压保持为Vdata+Vth；第一电源线VDD的电压经
由发光控制模块40和驱动晶体管T3产生驱动电流流入发光器件60。此时，驱动电流Ioled满
足以下饱和电流公式：

[0074] Ioled＝K(Vgs‑Vth)2＝K(Vdata+Vth‑Vdd‑Vth)2

[0075] ＝K(Vdata‑Vdd)2(1)

[0076] 其中，K为与驱动晶体管T3本身结构特性有关的系数，可以看作一个常量。Vgs为驱动晶体管T3的栅源电压。可见，提供给发光器件60的驱动电流不受驱动晶体管T3的阈值电
压的影响。

[0077] 其中，有效电平信号为能够控制像素电路中各晶体管导通的信号，在本公开实施例中，各晶体管为N型晶体管，此时，有效电平信号为高电平信号。

[0078] 另外，稳压电容C2的两端分别连接N2节点和扫描线GATE，扫描线GATE在数据写入子阶段提供高电平信号，从而使得N2节点在数据写入子阶段达到一定的高电平电位，这样，
在发光控制线EM提供高电平信号的瞬间，N2节点的电位不会发生明显的跳变，从而有利于
改善发光器件60的发光效果。

[0079] 像素电路在感测阶段中的工作原理与显示阶段类似，区别仅在于，在感测阶段中的发光子阶段，感测子电路50在感测线Sensing的控制下将N2节点的电压信号传输至参考
线REF，以读取N2节点的电压。

[0080] 其中，显示阶段为像素电路所在的显示装置正常显示画面的阶段，感测阶段为显示装置接收到开机信号与正常显示画面之间的阶段。可以理解的是，随着显示装置使用时
间的增加，驱动晶体管T3会发生老化，并且，不同驱动晶体管T3的老化程度也可能不同，因
此，即使是在驱动电流相同的情况下，也可能出现不同发光器件60的发光亮度不同的情况。
通过在感测阶段对N2节点的电压进行读取，可以根据N2节点的电压来确定数据信号的补偿
值，从而在后续的显示阶段，根据该补偿值对提供给数据线DATA的数据信号进行补偿，以使
不同发光器件60在相同驱动电流下的发光亮度相同。

[0081] 在本公开实施例中，感测子电路50可以对N2节点进行复位；另外，还可以读取N2节点的电压，从而简化了像素电路的结构。

[0082] 在本公开实施例中，数据写入子电路30、复位子电路10、阈值补偿子电路20、发光控制子电路40、感测子电路50均包括至少一个开关晶体管，驱动晶体管T3、存储电容C1、稳
压电容C2以及各子电路中的开关晶体管被布置在依次堆叠且相互绝缘间隔的半导体层、第
一金属层、第二金属层和第三金属层中。半导体层、第一金属层、第二金属层和第三金属层
均设置在基底上，并沿远离基底的方向依次设置。发光器件60的第一电极被布置在第四金
属层中，第四金属层位于第三金属层远离第二金属层的一侧。

[0083] 需要说明的是，本公开实施例中“依次堆叠”是指半导体层、第一金属层、第二金属层和第三金属层是沿远离基底的方向层叠设置的，但不表示这几个膜层之间一定是两两贴
合的。

[0084] 在本公开实施例中，存储电容C1包括相对设置的第一极板和第二极板，第一极板的至少一部分为驱动晶体管T3的栅极的一部分。也就是说，第二极板在基底上的正投影与
驱动晶体管T3的栅极在基底上的正投影存在交叠，交叠区域即为存储电容C1所在的区域。

[0085] 将驱动晶体管T3的栅极的一部分用作第一极板的至少一部分，可以使驱动晶体管T3的栅极与存储电容C1的第一极板同步制作形成，从而简化了制作工艺，降低了生产成本；
另外，可以减小存储电容C1和驱动晶体管T3在像素区中占用的总面积，有利于减小像素区
的面积，从而实现显示产品的高分辨率。

[0086] 稳压电容C2包括相对设置的第三极板和第四极板，第三极板的至少一部分与扫描线GATE同层。其中，第四极板可以与扫描线GATE的一部分正对，此时，第四极板在基底上的
正投影与扫描线GATE在基底上的正投影的交叠区域即为稳压电容C2所在的区域。

[0087] 将第三极板的至少一部分与扫描线GATE同层，可以使第三极板与扫描线同步制作形成，从而简化了制作工艺，降低了生成成本，并且，可以减小扫描线GATE与稳压电容C2在
像素区占用的总面积，从而实现显示产品的高分辨率。

[0088] 在一些实施例中，存储电容C1的第二极板与稳压电容C2的第四极板同层设置且材料相同，从而可以使存储电容C1的第二极板与稳压电容C2的第四极板采用同一步制作工艺
形成，以简化制作工艺，降低制作成本。

[0089] 图2为本公开的一些实施例中提供的像素电路的具体电路原理图，如图1和图2所示，复位子电路10中的开关晶体管包括：复位开关晶体管T6，复位开关晶体管T6的栅极作为
复位子电路10的控制端a3，以连接复位线RST，复位开关晶体管T6的第一极作为复位子电路
10的第二端，以连接所述第一电源线VDD；复位开关晶体管T6的第二极作为复位子电路10的
第一端，以连接N1节点。在一些实施例中，复位开关晶体管T6为双栅晶体管。

[0090] 数据写入子电路30中的开关晶体管包括：写入开关晶体管T1，写入开关晶体管T1的栅极连接扫描线GATE，写入晶体管T1的第一极连接数据线DATA，写入晶体管T1第二极连
接驱动晶体管T3的第二极。

[0091] 感测子电路50中的开关晶体管包括：感测开关晶体管T7，感测开关晶体管T7的栅极作为感测子电路50的控制端d3，以连接感测线Sensing；感测开关晶体管T7的第一极作为
感测子电路50的第一端d1，以连接N2节点；感测开关晶体管T7的第二极作为感测子电路50
的第二端d2，以连接参考线REF。

[0092] 阈值补偿子电路20包括：补偿开关晶体管T2，补偿开关晶体管T2的栅极作为阈值补偿子电路20的控制端b3，以连接扫描线GATE；补偿开关晶体管T2的第一极作为阈值补偿
子电路20的第二端，以连接驱动晶体管T3的第一极；补偿开关晶体管T2的第二极作为阈值
补偿子电路20的第一端，以连接N1节点。在一些实施例中，补偿开关晶体管T2为双栅晶体
管，从而可以减小漏电流，使驱动晶体管T3的栅极电压在发光阶段更加稳定。

[0093] 发光控制子电路40包括：第一控制开关晶体管T4和第二控制开关晶体管T5，其中，第一控制开关晶体管T4的栅极和第二控制开关晶体管T5的栅极连接，作为发光控制子电路
40的控制端e5，从而连接发光控制线EM，第一控制开关晶体管T4的第一极作为发光控制子
电路40的第四端e4，以连接第一电源线VDD；第一控制开关晶体管T4的第二极作为发光控制
子电路40的第三端e3，以接驱动晶体管T3的第一极。第二控制开关晶体管T5的第一极作为
发光控制子电路40的第二端e2，以连接驱动晶体管T3的第二极；第二控制开关晶体管T5的
第二极作为发光控制子电路40的第一端e1，以连接N2节点。

[0094] 在本公开实施例中，像素电路中的所有晶体管均为N型晶体管，此时可采用的相同的制备工艺以同时制备出上述晶体管，进而缩短像素电路的生产周期。需要说明的是，像素
电路中的所有晶体管T1～T7均为N型晶体管仅为本公开实施例的一种优选方案。可以理解
的是，像素电路中的各晶体管也可以采用P型晶体管；或者，一部分晶体管采用N型晶体管，
另一部分晶体管采用P型晶体管，这些都是本领域技术人员可以在没有付出创造性劳动前
提下轻易想到的，因此也是在本发明实施例的保护范围内的。

[0095] 下面将结合附图，对本公开实施例提供的像素电路的工作过程进行详细描述。下述描述中以各晶体管T1～T7均为N型晶体管为例进行说明。

[0096] 图3为图2所示的像素电路的工作时序图，如图所示，像素电路的工作过程包括感测阶段t1和显示阶段t2。其中，感测阶段包括：复位子阶段t11、数据写入子阶段t12和发光
子阶段t13，显示阶段包括：复位子阶段t21、数据写入子阶段t22、发光子阶段t23。其中，显
示阶段t2为正常显示目标图像时的阶段，感测阶段t1为显示装置接收到开机信号与显示阶
段t2之间的阶段，在感测阶段t1内，各像素电路接收到的数据信号的电压可以相同，从而检
测相同驱动电流下，各像素电路N2节点的电压值，进而根据N2节点的电压确定数据电压的
补偿值，利用该补偿值对显示阶段的数据电压进行补偿。其中，对于显示装置中的每个像素
电路而言，在显示装置接收到开机信号之后，只经历一次感测阶段t1即可；而显示装置每显
示一幅目标图像，像素电路均经历一次显示阶段t2。

[0097] 在感测阶段t1的复位子阶段t11，复位线RST和感测线Sensing提供高电平信号，参考线REF提供初始电压信号，扫描线GATE和发光控制线EM提供低电平信号。此时，复位开关
晶体管T6和感测开关晶体管T7导通，第一控制开关晶体管T4、第二控制开关晶体管T5、写入
开关晶体管T1和补偿开关晶体管T2均关断。由于复位开关晶体管T6导通，因此第一电源线
VDD上的电压信号经过复位开关晶体管T6传输至N1节点，此时，N1节点的电压为Vdd；同时，
参考线REF上的初始电压信号经过感测开关晶体管T7传输至N2节点，此时，N2节点的电压达
到Vinit。

[0098] 在感测阶段t1的数据写入子阶段t12，复位线RST、感测线Sensing和发光控制线EM均提供低电平信号，扫描线GATE提供高电平信号。此时，复位开关晶体管T6、感测开关晶体
管T7、第一控制开关晶体管T4和第二控制开关晶体管T5均关断，写入开关晶体管T1和补偿
开关晶体管T2均导通。

[0099] 此时，由于写入开关晶体管T1导通，因此，数据线DATA上的数据电压信号通过写入开关晶体管T1传输至驱动晶体管T3的第二极，驱动晶体管T3的第二极电压变为Vdata。同
时，由于N1节点的电压为Vdd，因此，驱动晶体管T3导通。又由于补偿开关晶体管T2导通，因
此，数据线DATA通过写入开关晶体管T1、驱动晶体管T3、补偿开关晶体管T2与N1节点建立通
路，数据线DATA开始对N1节点充电，直至N1节点的电压变为Vdata+Vth，其中，Vth为驱动晶
体管T3的阈值电压。

[0100] 需要说明的是，虽然驱动晶体管T3在数据写入子阶段t12会导通并产生驱动的电流，但是由于第二控制开关晶体管T5关断，因此，该驱动电流无法流入显示器件60，发光器
件60不发光。

[0101] 在感测阶段t1的发光子阶段t13，复位线RST和扫描线GATE均提供低电平信号，发光控制线EM和感测线Sensing均提供高电平信号。此时，复位开关晶体管T6、补偿开关晶体
管T2、写入开关晶体管T1均关断，驱动晶体管T3和感测开关晶体管T7导通。在存储电容C1的
电压保持作用下，N1节点的电压保持Vdata+Vth，驱动晶体管T3保持开启，驱动电流流入发
光器件60，使发光器件60发光。驱动电流的大小参见上述公式(1)。

[0102] 需要说明的是，在感测阶段t1的发光子阶段t13，外部驱动芯片不再向参考线REF提供高电平或低电平信号，而是通过参考线REF来读取N2节点的电压。

[0103] 在显示阶段t2的复位子阶段t21，复位线RST和感测线Sensing均提供高电平信号，参考线REF提供初始电压信号，发光控制线EM提供高电平信号。此时，各晶体管的导通状态
与感测阶段t1的复位子阶段t11相同。N1节点的电压为Vdd，N2节点的电压达到Vinit。

[0104] 在显示阶段t2的数据写入子阶段t22，复位线RST、感测线Sensing和发光控制线EM均提供低电平信号，扫描线GATE提供高电平信号。此时，各晶体管的导通状态与感测阶段t1
的数据写入子阶段t12相同，N1节点的电压达到Vdata+Vth。

[0105] 在显示阶段t2的发光子阶段t23，复位线RST、扫描线GATE和感测线Sensing均提供低电平信号，发光控制线EM均提供高电平信号。与感测阶段t1的发光子阶段t13相同的是，
在显示阶段t1的发光子阶段t13，复位开关晶体管T6、补偿开关晶体管T2、写入开关晶体管
T1均关断，驱动晶体管T3导通。在存储电容C1的电压保持作用下，N1节点的电压保持Vdata+
Vth，驱动晶体管T3保持开启，驱动电流流入发光器件60，使发光器件60发光。驱动电流的大
小参见上述公式(1)。与感测阶段t1的发光子阶段t13不同的是，在显示阶段t2的发光子阶
段t23，由于感测线Sensing提供低电平信号，因此，感测开关晶体管T7关断。

[0106] 在显示装置中，同一列像素的像素电路所连接的参考线REF为同一条，同一行像素的像素电路所连接的感测线为同一条，在感测阶段，逐行为像素电路的感测线Sensing提供
感测信号，从而使每条参考线REF读取到一行中的多个像素电路的N2节点的电压。为了使参
考线REF与相应列像素中的像素电路连接，并使扫描线Sensing与相应行像素中的像素电路
连接，在本公开实施例中，可以将参考线REF与数据线DATA平行设置，且均沿像素排列的列
方向；感测线Sensing与扫描线GATE平行设置，且均沿像素排列的行方向延伸。为了简化制
作工艺，在一些实施例中，感测线Sensing与扫描线Gate同层设置且材料相同，参考线REF与
数据线DATA同层设置且材料相同，从而使感测线Sensing与扫描线Gate同步制作形成，使参
考线REF与数据线DATA同步制作形成。

[0107] 在本公开实施例中，各晶体管T1～T7、存储电容C1、稳压电容C2、扫描线GATE、复位线RST、发光控制线EM、感测线Sensing、第一电源线VDD、参考线REF和数据线DATA被布置在
基底上的半导体层、第一金属层、第二金属层、第三金属层中。发光器件的第一电极被布置
在第四金属层中。另外，像素电路还包括转接电极，转接电极被布置在第五金属层中，第五
金属层位于第三件层与第四金属层之间。

[0108] 图4为本公开的一些实施例中提供的半导体层的示意图，其中，半导体层的制作材料可以为多晶硅或者金属氧化物，本公开实施例对此不作具体限定。其中，各晶体管T1～T7
的有源层均被布置在半导体层。另外，补偿开关晶体管T2的第一极、写入开关晶体管T1的第
二极、驱动晶体管T3的第一极和第二极、第二控制开关晶体管T5的第一极、第一控制开关晶
体管T4的第二极均被布置在半导体层中。可以理解的是，当将晶体管的第一极或第二极布
置在半导体层中时，通过对半导体层的相应位置进行导体化，即可形成相应的第一极或第
二极。

[0109] 图5为本公开的一些实施例中提供的第一金属层的示意图。可选地，第一金属层M1的制作材料可以为银、铝、钼或铜等金属材料，本公开实施例对此不作具体限定。其中，各晶
体管的T1～T7的栅极、扫描线GATE、复位线RST、发光控制线EM位被布置在第一金属层M1中。
其中，复位开关晶体管T6的栅极T6g与复位线RST形成为一体；写入开关晶体管T1的栅极T1g
以及补偿开关晶体管T2的栅极T2g均为扫描线GATE的一部分。第一控制开关晶体管T4的栅
极T4g和第二控制开关晶体管T5的栅极T5g均为发光控制线TM的一部分，感测开关晶体管T7
的栅极T7g为感测线Sensing的一部分。其中，复位线RST、扫描线GATE、发光控制线EM和感测
线Sensing大致平行，扫描线GATE和发光控制线EM位于扫描线GATE与感测线Sensing之间。
驱动晶体管T3的栅极T3g位于扫描线GATE与发光控制线EM之间。

[0110] 图6为本公开的一些实施例中提供的第二金属层的示意图，可选地，第二金属层M2的制作材料可以为银、铝、钼或铜等金属材料，本公开实施例对此不作具体限定。存储电容
C1的第二极板C1_2和稳压电容C2的第四极板C2_2均被布置在第二金属层M2中，且第二极板
C1_2和第四极板C2_2连接为一体。第二极板C1_2上设置有第二过孔V2，以便于复位开关晶
体管T6的第二极与驱动晶体管T3的栅极进行连接。

[0111] 图7为本公开的一些实施例中提供的第三金属层的示意图，可选地，第三金属层M3的制作材料可以为银、铝、钼或铜等金属材料，本公开实施例对此不作具体限定。如图7所
示，数据线DATA、第一电源线VDD、参考线REF被布置在第三金属层M3。参考线REF位于数据线
DATA与第一电源线VDD之间。写入开关晶体管T1的第一极T1_1与数据线DATA形成为一体结
构，复位开关晶体管T6的第一极T6_1与第一电源线VDD连接为一体结构，复位开关晶体管T6
的第二极T6_2布置在第三金属层M3，且与补偿开关晶体管T2的第二极形成为一体结构。第
一控制开关晶体管T4的第一极T4_1为第一电源线VDD的一部分，第二开关控制开关晶体管
T5的第二极与感测开关晶体管T7的第一极T7_1形成为一体结构，并布置在第三金属层M3。

[0112] 图8为本公开的一些实施例中提供的半导体层和第一金属层叠置后的示意图，图9为本公开的一些实施例中提供的半导体层、第一金属层和第二金属层叠置后的示意图，图
10为沿图9中A‑A'线的剖视图，图11为本公开的一些实施例中提供的层间介质层的各过孔
的位置示意图，图12为本公开的一些实施例中提供的半导体层、第一金属层、第二金属层和
第三金属层叠置后的示意图，图13为沿图12中B‑B'线的剖视图，图14为本公开的一些实施
例中提供的半导体层、第一金属层、第二金属层、第三金属层和第五金属层叠置后的示意
图，图15为沿图14中C‑C'线的剖视图。

[0113] 如图13所示，半导体层poly设置在基底70上，半导体层poly与第一金属层M1之间设置有第一栅绝缘层GI1，第一金属层M1与第二金属层M2之间设置有第二栅绝缘层GI2，第
二金属层M2与第三金属层M3之间设置有层间介质层ILD。可选地，第一栅绝缘层GI1、第二栅
绝缘层GI2、层间介质层ILD均可以采用氮氧化硅(SiON)、氧化硅(SiOx)、氮化硅(SiNx)等无
机材料制成。

[0114] 结合图5和图8所示，扫描线GATE与补偿开关晶体管T2的有源层正对的部分作为补偿开关晶体管T2的栅极。发光控制线EM与第一控制开关晶体管T4的有源层正对的部分作为
第一控制开关晶体管T4的栅极。复位开关晶体管T6为双栅晶体管，其中一个栅极与复位线
RST相连，另一栅极为复位线RST的与有源层正对的部分。发光控制线EM与第二控制开关晶
体管T5正对的部分作为第二控制开关晶体管T5的栅极。扫描线GATE的与数据写入晶体管T1
正对的部分作为数据写入晶体管T1的栅极。感测线Sensing与感测开关晶体管T7的有源层
正对的部分作为感测开关晶体管T7的栅极。图8中仅以晶体管的栅极所在位置来标识相应
的晶体管。

[0115] 如图9和图10所示，扫描线GATE与第四极板C2_4交叠的部分作为第三极板C2_3，第三极板C2_3和第四极板C2_4分别作为稳压电容C2的两个极板。如图9、图12和图13所示，驱
动晶体管的栅极T3g作为存储电容C1的第一极板，与第二极板C1_2相对设置。

[0116] 如图11所示，像素电路还包括第一过孔V1和第三过孔V3。第一过孔V1贯穿第二栅绝缘层和层间介质层，并暴露出驱动晶体管的栅极T3g的一部分，第二极板C2_2上的第二过
孔V2环绕第一过孔V1，且第二过孔V2的侧壁与第一过孔V1的侧壁无接触。结合图7、图11和
图12所示，复位开关晶体管T6的第二极通过第一过孔V1与驱动晶体管T3的栅极连接，形成
图2中的N1节点。第三过孔V3贯穿层间介质层，并暴露出存储电容的第二极板C2_2的一部
分，感测开关晶体管T7的第一极T7_1通过第三过孔与存储电容的第二极板C2_2连接，以形
成图2中的N2节点。

[0117] 如图11所示，像素电路还包括第六过孔V6～第十二过孔V12，第六过孔V6～第十二过孔V12均贯穿层间介质层、第一栅绝缘层和第二栅绝缘层。其中，、复位开关晶体管T6的第
一极通过第六过孔V6与有源层连接，第二极通过第七过孔V7与有源层连接。写入开关晶体
管T1的第一极通过第八过孔V8与有源层连接。感测开关晶体管T7的第一极通过第十过孔
V10与有源层连接，第二极通过第九过孔V9与有源层连接。第一开关控制开关晶体管T4的第
一极通过第十一过孔V11与有源层连接。补偿开关晶体管T2的第二极通过第十二过孔V12与
有源层连接。

[0118] 如图15所示，第三金属层M3与第五金属层M5之间设置有第一平坦化层PLN1，可选地，第一平坦化层PLN1采用有机绝缘材料制成，例如，该有机绝缘材料包括聚酰亚胺、环氧
树脂、压克力、聚酯、光致抗蚀剂、聚丙烯酸酯、聚酰胺、硅氧烷等树脂类材料。结合图14和图
15所示，转接电极80被布置在第五金属层M5中，第一平坦化层PLN1设置有第四过孔V4，第四
过孔V4暴露出感测开关晶体管的第一极T7_1的一部分，转接电极80通过第四过孔V4与感测
开关晶体管的第一极T7_1连接。

[0119] 图16为本公开的一些实施例中提供的转接电极与发光器件的第一电极的连接示意图，如图16所示，第五金属层M5与第四金属层M4之间设置有第二平坦化层PLN2。可选地，
第二平坦化层PLN2采用有机绝缘材料制成，例如，该有机绝缘材料包括聚酰亚胺、环氧树
脂、压克力、聚酯、光致抗蚀剂、聚丙烯酸酯、聚酰胺、硅氧烷等树脂类材料。第二平坦化层
PLN2设置有第五过孔V5，发光器件的第一电极61通过第五过孔V5与转接电极80连接。转接
电极80的设置可以避免直接在第一平坦化层PLN1和第二平坦化层PLN2中形成孔径比较大
的过孔，从而改善过孔电连接的质量。在一些实施例中，第四过孔V4在基底70上的正投影与
第五过孔V5在基底70上的正投影无交叠，从而提高第一电极61与转接电极80连接的可靠
性。

[0120] 本公开实施例还提供一种上述像素电路的驱动方法，结合图1所示，该驱动方法包括：

[0121] 步骤S11、在感测阶段的复位子阶段，复位线RST提供有效电平信号，复位子电路10将第一电源线VDD的电压信号传输至第一节点；以及，感测线Sensing提供有效电平信号，参
考线REF提供初始电压信号，感测子电路50将初始电压信号传输至N2节点。

[0122] 步骤S12、在感测阶段的数据写入子阶段，扫描线GATE提供有效电平信号，数据写入子电路30将数据线DATA上的电压信号传输至驱动晶体管T3的第二极，阈值补偿子电路20
将驱动晶体管T3的第一极和栅极导通。

[0123] 步骤S13、在感测阶段的发光子阶段，感测线Sensing和发光控制线EM提供有效电平信号，发光控制子电路40将第一电源线VDD与驱动晶体管T3的第一极导通，将驱动晶体管
T3的第二极与发光器件60的第二极导通；感测子电路50将N2节点的电压传输至参考线REF。

[0124] 步骤S21、在显示阶段的复位子阶段，复位线RST提供有效电平信号，复位子电路10将第一电源线VDD的电压信号传输至第一节点；以及，感测线Sensing提供有效电平信号，参
考线REF提供初始电压信号，感测子电路50将初始电压信号传输至N2节点。

[0125] 步骤S22、在显示阶段的数据写入子阶段，扫描线GATE提供有效电平信号，数据写入子电路30将数据线DATA上的数据电压信号传输至驱动晶体管T3的第二极，阈值补偿子电
路20将驱动晶体管T3的第一极和栅极导通。

[0126] 步骤S23、在显示阶段的发光子阶段，发光控制线EM提供有效电平信号，发光控制子电路40将第一电源线VDD与驱动晶体管T3的第一极导通，将驱动晶体管T3的第二极与发
光器件60的第二极导通。

[0127] 其中，像素电路在各子阶段的工作过程已在上文描述，这里不再赘述。

[0128] 在一种实施例中，在感测阶段所读取到的N2节点的电压可以用于对显示阶段的数据信号的电压进行补偿。例如，在显示阶段，数据线上的数据信号的电压根据目标灰阶和数
据电压补偿值确定，该数据电压补偿值根据参考线在感测阶段的发光子阶段读取到的N2节
点的电压和预设补偿模型确定。其中，目标灰阶是指，显示阶段待显示的目标图像的灰阶。
预设补偿模型具体可以为：N2节点的电压与数据电压补偿值之间的关系模型。通过对显示
阶段的数据信号的电压进行补偿，可以在驱动电流相同的情况下，即使不同发光器件的老
化程度不同，也可以达到相同的发光亮度。

[0129] 本公开实施例还提供一种显示装置，其包括上述任意一种像素电路。其中，该显示装置可以为OLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任
何具有显示功能的产品或部件。

[0130] 在本公开实施例中，像素电路提供给发光器件的驱动电流与驱动晶体管的阈值电压无关，从而可以提高显示装置的显示均一性，且感测子电路可以在不同阶段分别起到感
测N2节点电压和对N2节点复位的作用，从而简化了显示装置的整体结构。并且，稳压电容可
以防止N2节点的电压在发光控制子电路导通瞬间发生明显的跳变，从而改善显示装置的显
示效果。

[0131] 可以理解的是，以上实施方式仅仅是为了说明本公开的原理而采用的示例性实施方式，然而本公开并不局限于此。对于本领域内的普通技术人员而言，在不脱离本公开的精
神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本公开的保护范围。