基于FPGA的GPIO输出状态的控制装置、控制方法及应用

摘要

本发明公开了一种基于FPGA的GPIO输出状态的控制装置、控制方法及应用；所述控制装置包括MOS管、继电器和锁存器；可编程逻辑器件FPGA的CONFIG DONE管脚通过MOS管、继电器与锁存器连接，可编程逻辑器件FPGA的GPIO引脚与锁存器连接，锁存器与被控负载连接；当所述可编程逻辑器件FPGA在上电配置时，可编程逻辑器件FPGA的CONFIG DONE管脚输出低电平信号，MOS管栅极为低电平，MOS管不导通，后级的继电器不工作，锁存器的使能OE为高电平，锁存器使能无效，被控负载不工作；当所述所述可编程逻辑器件FPGA配置完成后，可编程逻辑器件FPGA的CONFIG DONE管脚输出高电平信号，MOS管的栅极为高电平，MOS管导通，继电器工作，锁存器的使能OE为低电平，锁存器使能有效，被控负载开始响应工作。

权利要求

1.一种基于FPGA的GPIO输出状态的控制装置，该FPGA用于控制被控负载，其特征在于：还包括MOS管、继电器和锁存器；可编程逻辑器件FPGA的CONFIG DONE管脚通过MOS管、继电器与锁存器连接，可编程逻辑器件FPGA的GPIO引脚与锁存器连接，锁存器与被控负载连接；

当所述可编程逻辑器件FPGA在上电配置时，可编程逻辑器件FPGA的CONFIG DONE管脚输出低电平信号，MOS管栅极为低电平，MOS管不导通，后级的继电器不工作，锁存器的使能OE为高电平，锁存器使能无效，被控负载不工作；

当所述所述可编程逻辑器件FPGA配置完成后，可编程逻辑器件FPGA的CONFIG DONE管脚输出高电平信号，MOS管的栅极为高电平，MOS管导通，继电器工作，锁存器的使能OE为低电平，锁存器使能有效，被控负载开始响应工作；

所述可编程逻辑器件FPGA的GPIO引脚与锁存器的DO引脚连接，可编程逻辑器件FPGA的CONFIGDONE引脚分别通过电阻R690和电阻R691与可编程逻辑器件FPGA的VCCPGM引脚和MOS管Q3的栅极连接，MOS管Q3的源极接地，MOS管Q3的漏极分别与继电器LS的线圈接线端8和二极管D25的阳极连接，二极管D25的阴极与继电器LS的线圈接线端1和电感L11的一端连接，电感L11的另一端与电源VCC端连接，所述继电器LS的触点端3与锁存器U122的OE引脚连接，继电器LS的触点4与GND相连，锁存器的1Q引脚、2Q引脚分别通过DO Latch1引线、DO Latch2引线与后级被控负载连接。

2.一种基于权利要求1所述的控制装置的控制方法，其特征在于：包括如下步骤：在可编程逻辑器件FPGA为上电配置阶段时，可编程逻辑器件FPGA的CONFIGDONE信号为低电平，不驱动MOS管及继电器，锁存器使能无效，不输出，后级被控负载不工作；

在可编程逻辑器件FPGA上电配置完成后，可编程逻辑器件FPGA的CONFIGDONE信号变为高电平，驱动MOS管及继电器输出，锁存器使能有效，输出，后级受控负载开始响应工作。

3.根据权利要求2所述的控制方法，其特征在于：在可编程逻辑器件FPGA为上电配置阶段时，可编程逻辑器件FPGA的CONFIGDONE管脚输出的信号为低电平，MOS管栅极为低电平，不驱动MOS管导通，后级的继电器不动作，继电器的后级锁存器的使能OE为高电平，为无效状态，锁存器不使能，后级的被控负载不工作；

在可编程逻辑器件FPGA上电配置完成之后，可编程逻辑器件FPGA的CONFIGDONE管脚输出的信号由低电平转变为高电平，MOS管的栅极由低电平变成高电平，MOS管导通，使MOS管后级的继电器管脚8pin被拉到GND，继电器控制管脚生效，动作并切换触点，使触点3与触点

4相连均为GND，继电器的后级锁存器的使能OE为低电平，锁存器使能有效，DO_1与DO_2从输入端输入，由DO_Latch1、DO_Latch2输出，与之相连接的后级被控负载开始响应工作。

4.权利要求1所述的控制装置在船用变频器控制系统、大电流继电器控制系统以及接触器控制系统中的应用。

5.权利要求2或3所述的控制方法在船用变频器控制系统、大电流继电器控制系统以及接触器控制系统中的应用。

说明书

基于FPGA的GPIO输出状态的控制装置、控制方法及应用

技术领域

[0001] 本发明所属嵌入式硬件设计领域，涉及船用控制系统电路的输出优化方法，尤其涉及一种基于FPGA的GPIO输出状态的控制装置、控制方法及应用。

背景技术

[0002] 如船用控制系统中，由于受控负载设备往往为大电流、高功率的负载，故对控制系统电路的输出状态安全性，稳定性和可靠性有着更高的要求。

[0003] 船用嵌入式硬件电路设计中，可编程逻辑器件FPGA的GPIO经常需要作为某些数字量或驱动器的输出，用于对负载的控制。如船用大功率变频器，大电流继电器，接触器等。在
此类应用场景中，对于FPGA的GPIO输出状态控制极其重要，需要尽量避免GPIO输出不可预
期的状态避免对被控负载产生影响。

[0004] 控制电路板上电工作时，对于FPGA的GPIO输出状态可以分为两个阶段：1.上电配置阶段。此阶段FPGA上电加载逻辑未完成时，GPIO管脚为不定态，可能输出有效电平驱动后
级被控的负载设备运行，在某些无法断开外部负载设备的船舶应用场景中，这种情况非常
危险，可能造成不可预估的后果。2.配置完成阶段。此部分为FPGA配置完成后的工作阶段，
由于配置完成，其GPIO受逻辑控制输出状态，此阶段为可控阶段。随着可编程逻辑器件应用
场景复杂度的提升，许多船舶舰载环境需要进一步减小乃至消除负载的不可控状态，就需
要更加可靠的设计方法来避免其输出的不定态对受控负载设备的影响。

发明内容

[0005] 本发明要解决的技术问题是现有的可编程逻辑器件FPGA在上电配置期间的GPIO输出状态不能进行有效性的控制，从而输出不定态对被控负载造成影响。

[0006] 本发明第一方面提供了一种基于FPGA的GPIO输出状态的控制装置，其包括用于驱动后级被控负载的可编程逻辑器件FPGA、MOS管、继电器和锁存器；可编程逻辑器件FPGA通
过CONFIGDONE引脚依次与MOS管、继电器和锁存器OE引脚连接，可编程逻辑器件FPGA的GPIO
引脚与锁存器的DO引脚连接，锁存器与后级的被控负载连接；当所述可编程逻辑器件FPGA
在上电配置时，可编程逻辑器件FPGA的CONFIG DONE管脚输出低电平信号，MOS管栅极为低
电平，MOS管不导通，后级的继电器不工作，锁存器的使能OE为高电平，锁存器不使能(锁存
器使能无效)，被控负载不工作；

[0007] 当所述所述可编程逻辑器件FPGA配置完成后，可编程逻辑器件FPGA的CONFIG DONE管脚输出高电平信号，MOS管的栅极为高电平，MOS管导通，继电器工作，锁存器的使能
OE为低电平，锁存器使能有效输出信号，被控负载开始工作。通过这一控制装置，使得可编
程逻辑器件FPGA在上电配置期间的GPIO输出状态有效性进行了控制，避免输出不定态对被
控负载造成的影响。

[0008] 结合第一方面，在一种可能的实现方式中，所述可编程逻辑器件FPGA的GPIO引脚与锁存器的DO引脚连接，可编程逻辑器件FPGA的CONFIGDONE引脚分别通过电阻R690和电阻
R691与可编程逻辑器件FPGA的VCCPGM引脚和MOS管Q3的栅极连接，MOS管Q3的源极接地，MOS
管Q3的漏极分别与继电器LS的线圈接线端8和二极管D25的阳极连接，二极管D25的阴极与
继电器LS的线圈接线端1和电感L11的一端连接，电感L11的另一端与电源VCC端连接，所述
继电器LS的触点端3与锁存器U122的OE引脚连接，继电器LS的触点4与GND相连，锁存器的1Q
引脚、2Q引脚分别通过DO Latch1引线、DO Latch2引线与后级被控负载连接。继电器LS管脚
6、2、7、5均悬空，不连接任何信号网络。

[0009] 结合第一方面和第一方面的一种可能的实现方式，本发明的控制装置除了可以应用在船用变频器控制系统中，还可以应用在大电流继电器控制系统以及接触器控制系统
中。

[0010] 第二方面，本发明提供了一种FPGA的GPIO输出状态的控制方法，可编程逻辑器件FPGA为上电配置阶段时，可编程逻辑器件FPGA的CONFIGDONE信号为低电平，不驱动MOS管及
继电器，锁存器使能无效，不输出，后级被控负载不工作；

[0011] 可编程逻辑器件FPGA上电配置完成后，可编程逻辑器件FPGA的CONFIGDONE信号变为高电平，驱动MOS管及继电器输出，锁存器使能有效，输出，后级受控负载开始工作。

[0012] 结合第二方面，在一种可能的实现方式中，可编程逻辑器件FPGA为上电配置阶段时，配置未完成前，可编程逻辑器件FPGA的CONFIGDONE管脚输出的信号为低电平，相应的
MOS管栅极为低电平，即此时无法驱动MOS管导通，则后级的继电器无法动作，继电器的后级
锁存器的使能OE为高电平，为无效状态，此时锁存器不使能，无法输出，后级的被控负载不
工作；

[0013] 可编程逻辑器件FPGA上电配置完成之后，可编程逻辑器件FPGA的CONFIGDONE管脚输出的信号由低电平转变为高电平，即此时MOS管的栅极也由低电平变成高电平，即MOS管
导通，使MOS换后级的继电器管脚8pin被拉到GND，继电器控制管脚生效，动作并切换触点，
使3触点与4触点相连均为GND，继电器的后级锁存器的使能OE为低电平，锁存器使能有效，
DO_1与DO_2从输入端输入，由DO_Latch1、DO_Latch2输出，与之相连接的后级受控负载开始
响应工作。

[0014] 结合第二方面以及第二方面的一种可能的实现方式，本发明的控制方法除了可以应用在船用变频器控制系统中，还可以应用在大电流继电器控制系统以及接触器控制系统
中。

[0015] 本发明通过硬件电路优化可编程逻辑器件FPGA上电配置阶段的GPIO输出状态，以消除控制系统上电配置时可能对被控端造成的不良影响。使被控负载的状态可控，提高船
舶控制系统的安全性，稳定性和可靠性。

[0016] 技术方案：船用变频器控制系统中用于驱动被控负载设备的GPIO管脚通过锁存器进行输出有效性控制，同时使用FPGA的CONFIG DONE管脚来驱动MOS管及继电器的组合进一
步控制锁存器的使能信号。需要依据实际应用场景选取合适的MOS管，继电器和锁存器。示
意图1所示。

[0017] 选取MOS管、继电器、锁存器型号要根据实际受控负载的情况来决定，不同的应用场景，所选器件的电源、电流值及路数都会发生变化，对应的型号也完全不同。即便是只在
船用控制系统中，负载也并不相同，型号也会发生变化。

[0018] 对后级负载的控制信号DO_1和DO_2由FPGA发出，经由FPGA—锁存器输出DO_Latch1、DO_Latch2信号到达后级负载的控制端。

[0019] 锁存器的有效使能(OE)信号由FPGA发出，经由FPGA—MOS管—继电器—锁存器。来实现控制锁存器是否可以输出控制信号DO_Latch1、DO_Latch2。

[0020] 技术方案原理：FPGA在上电配置完成后会将自身的CONFIGDONE电平拉高，以此该信号驱动MOS管，进一步来驱动继电器输出受控负载的锁存器使能有效信号。如图2所示：对
CONFIGDONE信号进行上拉，当FPGA处于上电配置阶段时，CONFIGDONE信号为低电平，无法驱
动MOS管及继电器，锁存器使能无效，不输出，后级被控负载不工作。当FPGA上电配置完成
后，CONFIGDONE信号变为高电平，驱动后级MOS管及继电器输出，后级锁存器使能有效，输
出，后级受控负载开始工作。以此实现FPGA上电配置阶段GPIO输出管控。

[0021] 本发明的关键点：可编程逻辑器件FPGA上电配置阶段，通过CONFIGDONE信号的前后电平变化状态来驱动MOS管，继电器及锁存器，用以控制FPGA的GPIO输出的有效性。

[0022] 相对于现有技术，本发明的优点在于：本发明通过硬件电路对可编程逻辑器件FPGA在上电配置期间的GPIO输出状态有效性进行了控制，避免输出不定态对被控负载造成
的影响。进一步提升了船用变频器控制系统中电路及负载的安全性，稳定性和可靠性。

附图说明

[0023] 图1是本申请实施例的原理框图；

[0024] 图2是本申请实施例的电路图。

具体实施方式

[0025] 下面结合附图对本申请做进一步说明：

[0026] 本申请首先提供了一种基于FPGA的GPIO输出状态的控制装置，该控制装置可应用于船用变频器控制系统中，通过本申请控制装置，能够使得可编程逻辑器件FPGA在上电配
置阶段的GPIO输出状态有效性进行了控制，避免输出不定态对被控负载(如船用变频器)造
成的影响。如图1所示，所述控制装置包括用于驱动后级被控负载的可编程逻辑器件FPGA，
还包括MOS管、继电器和锁存器；所述可编程逻辑器件FPGA通过CONFIGDONE引脚与MOS管、继
电器与锁存器OE引脚连接，可编程逻辑器件FPGA的GPIO引脚与锁存器的DO引脚连接，锁存
器与后级被控负载连接。当所述可编程逻辑器件FPGA在上电配置时，可编程逻辑器件FPGA
的CONFIG DONE管脚输出低电平信号，MOS管栅极为低电平，MOS管不导通，后级的继电器不
工作，锁存器的使能OE为高电平，锁存器使能不输出，被控负载不工作；

[0027] 当所述所述可编程逻辑器件FPGA配置完成后，可编程逻辑器件FPGA的CONFIG DONE管脚输出高电平信号，MOS管的栅极为高电平，MOS管导通，继电器工作，锁存器的使能
OE为低电平，锁存器使能有效输出信号，被控负载开始响应工作。

[0028] 具体的，如图2所述的电路图，所述可编程逻辑器件FPGA的GPIO引脚与锁存器的DO引脚连接，对后级负载的控制信号DO_1和DO_2由可编程逻辑器件FPGA发出，经由可编程逻
辑器件FPGA—锁存器输出DO_Latch1、DO_Latch2信号到达后级负载的控制端。

[0029] 锁存器的有效使能(OE)信号由可编程逻辑器件FPGA发出，经由FPGA—MOS管—继电器—锁存器，来实现控制锁存器是否可以输出控制信号DO_Latch1、DO_Latch2。

[0030] 可编程逻辑器件FPGA的CONFIGDONE引脚分别通过电阻R690和电阻R691与可编程逻辑器件FPGA的VCCPGM引脚和MOS管Q3的栅极连接，MOS管Q3的源极接地，MOS管Q3的漏极分
别与继电器LS的线圈接线端8和二极管D25的阳极连接，二极管D25的阴极与继电器LS的线
圈接线端1和电感L11的一端连接，电感L11的另一端与电源VCC端连接，所述继电器LS的触
点端3与锁存器U122的OE引脚连接，继电器LS的触点4与GND相连，锁存器的1Q引脚、2Q引脚
分别通过DO Latch1引线、DO Latch2引线与后级被控负载连接。

[0031] 本申请控制装置的工作过程描述：

[0032] 可编程逻辑器件FPGA为上电配置阶段时，配置未完成前，可编程逻辑器件FPGA的CONFIGDONE管脚输出的信号为低电平，相应的MOS管栅极为低电平，即此时无法驱动MOS管
导通，则后级的继电器无法动作，继电器的后级锁存器的使能OE为高电平，为无效状态，此
时锁存器不使能，无法输出，后级的被控负载不工作；

[0033] 可编程逻辑器件FPGA上电配置完成之后，可编程逻辑器件FPGA的CONFIGDONE管脚输出的信号由低电平转变为高电平，即此时MOS管的栅极也由低电平变成高电平，即MOS管
导通，使MOS换后级的继电器管脚8pin被拉到GND，继电器控制管脚生效，动作并切换触点，
使3触点与4触点相连均为GND，继电器的后级锁存器的使能OE为低电平，锁存器使能有效，
DO_1与DO_2从输入端输入，由DO_Latch1、DO_Latch2输出，与之相连接的后级受控负载开始
响应工作。

[0034] 通常情况下，可编程逻辑器件FPGA为上电配置阶段时，配置未完成前，GPIO的状态处于不定态(可能为高电平、低电平、或中间电平)。本设计采用了锁存器来保证FPGA上电配
置阶段时，配置未完成前的GPIO状态(不定态)不会对后级负载造成误控制(锁存器OE无效，
锁存器不输出)。

[0035] 此外，本申请控制装置除了应用在船用变频器控制系统中，还可以应用在大电流继电器控制系统以及接触器控制系统中。

[0036] 此外，本申请还提供了一种基于FPGA的GPIO输出状态的控制方法，包括如下步骤：可编程逻辑器件FPGA为上电配置阶段，可编程逻辑器件FPGA的CONFIGDONE信号为低电平，
不驱动MOS管及继电器，锁存器使能无效，不输出，后级被控负载不工作；可编程逻辑器件
FPGA上电配置完成后，可编程逻辑器件FPGA的CONFIGDONE信号变为高电平，驱动MOS管及继
电器输出，锁存器使能有效，输出，后级受控负载开始工作。具体的，可编程逻辑器件FPGA为
上电配置阶段时，配置未完成前，可编程逻辑器件FPGA的CONFIGDONE管脚输出的信号为低
电平，相应的MOS管栅极为低电平，即此时无法驱动MOS管导通，则后级的继电器无法动作，
继电器的后级锁存器的使能OE为高电平，为无效状态，此时锁存器不使能，无法输出，后级
的被控负载不工作；可编程逻辑器件FPGA上电配置完成之后，可编程逻辑器件FPGA的
CONFIGDONE管脚输出的信号由低电平转变为高电平，即此时MOS管的栅极也由低电平变成
高电平，即MOS管导通，使MOS管后级的继电器管脚8pin被拉到GND，继电器控制管脚生效，动
作并切换触点，使触点3与触点4相连均为GND，继电器的后级锁存器的使能OE为低电平，锁
存器使能有效，DO_1与DO_2从输入端输入，由DO_Latch1、DO_Latch2输出，与之相连接的后
级被控负载开始响应工作。