氧化物半导体薄膜、薄膜晶体管和溅射靶

摘要

本发明提供氧化物半导体薄膜，使用该氧化物半导体薄膜的薄膜晶体管，其制造成本比较低，形成薄膜晶体管时的载流子迁移率和光应力耐性高。本发明的氧化物半导体薄膜，含有In、Zn和Fe，相对于In、Zn和Fe的合计原子数，In的原子数为20atm％以上并在89atm％以下，Zn的原子数为10atm％以上并在79atm％以下，Fe的原子数为0.2atm％以上并在2atm％以下。本发明包括具有该氧化物半导体薄膜的薄膜晶体管。

权利要求

1.一种显示器用氧化物半导体薄膜，其包含金属元素，所述金属元素由In、Zn、Fe和不可避免的杂质构成，相对于In、Zn和Fe的合计原子数，In的原子数为20atm％以上且89atm％以下，Zn的原子数为10atm％以上且79atm％以下，Fe的原子数为0.2atm％以上且0.9atm％以下。

2.一种显示器用薄膜晶体管，其具有权利要求1所述的显示器用氧化物半导体薄膜。

3.根据权利要求2所述的显示器用薄膜晶体管，其中，光照射造成的阈值电压漂移为2V以下。

4.根据权利要求2或3所述的显示器用薄膜晶体管，其中，载流子迁移率为20cm2/Vs以上。

5.一种显示器用溅射靶，是用于包含由In、Zn、Fe和不可避免的杂质构成的金属元素的显示器用氧化物半导体薄膜的形成的显示器用溅射靶，其中，所述显示器用溅射靶含有In、Zn和Fe，相对于所述显示器用溅射靶的In、Zn和Fe的合计原子数，In的原子数为20atm％以上且89atm％以下，Zn的原子数为10atm％以上且79atm％以下，Fe的原子数为0.2atm％以上且0.9atm％以下。

说明书

氧化物半导体薄膜、薄膜晶体管和溅射靶

技术领域

[0001] 本发明涉及氧化物半导体薄膜、薄膜晶体管和溅射靶。

背景技术

[0002] 非晶氧化物半导体，例如与非晶硅半导体相比，形成薄膜晶体管(Thin Film Transistor：TFT)时的载流子迁移率高。另外，非晶氧化物半导体光学带隙大，可见光的透射性高。此外，非晶氧化物半导体的薄膜与非晶硅半导体相比，能够以低温成膜。利用这些特征，可期待非晶氧化物半导体薄膜，面向高分辨率并能够高速驱动的下一代的大型显示器，和要求以低温成膜的使用了树脂基板的柔性显示器的应用。

[0003] 作为这样的非晶氧化物半导体薄膜，公知的是含有铟、镓、锌和氧的In－Ga－Zn－O(IGZO)非晶氧化物半导体薄膜(例如参照日本特开2010－219538号公报)。使用了非晶硅半导体的薄膜晶体管的载流子迁移率为0.5cm2/Vs左右，相对于此，使用上述公报所述的IGZO非晶氧化物半导体薄膜的TFT具有1cm2/Vs以上的迁移率。

[0004] 此外作为迁移率提高了的非晶氧化物半导体薄膜，公知的是含有铟、镓、锌及锡的氧化物半导体薄膜(例如参照日本特开2010－118407号公报)。上述公报所述的使用了In－Ga－Zn－Sn非晶氧化物半导体薄膜的TFT中，以沟道长度1000μm计，其载流子迁移率高于20cm2/Vs。但是，沟道长度短的TFT中，载流子迁移率有降低的倾向，为了用于要求高速性的例如下一代的大型显示器，低沟道区域的载流子迁移率有可能不足。

[0005] 另外，这些非晶氧化物半导体，因为含有作为稀有元素的镓(Ga)，所以制造成本比较高。因此，要求不含Ga的氧化物半导体。

[0006] 此外，为了将薄膜晶体管所用的非晶氧化物半导体薄膜用于显示器，希望即使对于薄膜晶体管进行光的照射，连续的阈值电压的漂移也少，所谓的光应力耐性高。

[0007] 【在先技术文献】

[0008] 【专利文献】

[0009] 【专利文献1】日本特开2010－219538号公报

[0010] 【专利文献2】日本特开2010－118407号公报

发明内容

[0011] 本发明基于上述情况而形成，其目的在于，提供制造成本比较低，形成薄膜晶体管时的载流子迁移率和光应力耐性高的氧化物半导体薄膜，使用了该氧化物半导体薄膜的薄膜晶体管，以及用于形成该氧化物半导体薄膜的溅射靶。

[0012] 本发明者们发现，通过在氧化物半导体薄膜中含有规定量的铁(Fe)，即使不包含Ga，也能够得到具有高载流子迁移率和光应力耐性的氧化物半导体薄膜，从而完成了本发明。

[0013] 即，为了解决上述课题而形成的发明，是一种氧化物半导体薄膜，其含有In、Zn和Fe，相对于In、Zn和Fe的合计原子数，In的原子数为20atm％以上并在89atm％以下，Zn的原子数为10atm％以上并在79atm％以下，Fe的原子数为0.2atm％以上并在2atm％以下。

[0014] 该氧化物半导体薄膜，因为使In和Zn的原子数在上述范围内，使Fe的原子数在上述下限以上，所以具有高光应力耐性。另外，该氧化物半导体薄膜，因为使Fe的原子数在上述上限以下，所以使用该氧化物半导体薄膜，可提高形成薄膜晶体管时的载流子迁移率。此外，因为该氧化物半导体薄膜不需要含有Ga，所以能够削减制造成本。

[0015] 该氧化物半导体薄膜中，优选相对于In、Zn和Fe的合计原子数，In的原子数为34atm％以上并在80atm％以下，Zn的原子数为18atm％以上并在65atm％以下，Fe的原子数为0.2atm％以上并在1.8atm％以下。该氧化物半导体薄膜，因为使In和Zn的原子数在上述范围内，使Fe的原子数在上述下限以上，所以具有高光应力耐性。另外，该氧化物半导体薄膜，因为使Fe的原子数在上述上限以下，所以使用该氧化物半导体薄膜，能够进一步提高形成薄膜晶体管时的载流子迁移率。

[0016] 该氧化物半导体薄膜中，更优选相对于In、Zn和Fe的合计原子数，In的原子数为34atm％以上并在60atm％以下，Zn的原子数为39atm％以上并在65atm％以下，Fe的原子数为0.2atm％以上并在0.9atm％以下。该氧化物半导体薄膜，因为使In和Zn的原子数在上述范围内，使Fe的原子数在上述下限以上，所以具有更高的光应力耐性。另外，该氧化物半导体薄膜，因为使Fe的原子数为上述上限以下，所以使用该氧化物半导体薄膜，能够进一步提高形成薄膜晶体管时的载流子迁移率。

[0017] 本发明包括具有该氧化物半导体薄膜的薄膜晶体管。该薄膜晶体管，因为具有该氧化物半导体薄膜，所以制造成本比较低，载流子迁移率和光应力耐性高。

[0018] 作为该薄膜晶体管的因光照射造成的阈值电压漂移，优选为2V以下。通过使上述阈值电压漂移在上述下限以下，能够提高薄膜晶体管的性能稳定性。

[0019] 作为该薄膜晶体管的载流子迁移率，优选为20cm2/Vs以上。使上述载流子迁移率为上述下限以上，则能够适用于要求高速性的例如下一代的大型显示器。

[0020] 用于解决上述课题而形成的另一发明，是用于氧化物半导体薄膜的形成的溅射靶，其含有In、Zn和Fe，相对于In、Zn和Fe的合计原子数，In的原子数为20atm％以上并在89atm％以下，Zn的原子数为10atm％以上并在79atm％以下，Fe的原子数为0.2atm％以上并在2atm％以下。

[0021] 因为该溅射靶含有原子数在上述范围内的In、Zn和Fe，所以通过使用该溅射靶成膜氧化物半导体薄膜，能够制造制造成本比较低，载流子迁移率和光应力耐性高的薄膜晶体管。

[0022] 在此，所谓“载流子迁移率”，表示薄膜晶体管的饱和区的场效应迁移率，所谓“场效应迁移率”，是指作为栅极电压Vg[V]、阈值电压Vth[V]、漏电流Id[A]、沟道長L[m]、沟道幅W[m]、栅极绝缘膜的电容Cox[F]时，在薄膜晶体管的电流－电压特性的饱和区(Vg＞Vd－Vth)，根据下式(1)所示的μFE[m2/Vs]求得的值。

[0023] 【数1】

[0024]

[0025] 还有，所谓薄膜晶体管的“阈值电压”，是指晶体管的漏电流为10－9A的栅极电压。

[0026] 另外，所谓“光照射造成的阈值电压漂移”，是指基板温度60℃，在薄膜晶体管的源极－漏极间为10V，栅极－源极间为－10V的电压条件下，对薄膜晶体管照射白色LED2小时之时的照射前后的阈值电压的差的绝对值。

[0027] 如以上说明，使用了该氧化物半导体薄膜的薄膜晶体管，制造成本比较低，载流子迁移率和光应力耐性高。另外，通过使用该溅射靶，能够形成制造成本比较低，载流子迁移率和光应力耐性高的氧化物半导体薄膜。

附图说明

[0028] 图1是表示形成于基板表面的本发明的一个实施方式的薄膜晶体管的示意性的剖视图。

具体实施方式

[0029] 以下，适宜参照附图对于本发明的实施方式详细说明。

[0030] [薄膜晶体管]

[0031] 图1所示的该薄膜晶体管，例如能够用于下一代的大型显示器和柔性显示器等的显示装置的制造。该薄膜晶体管是形成于基板X的表面的底栅型的晶体管。该薄膜晶体管具有：栅电极1；栅极绝缘膜2；氧化物半导体薄膜3；ESL(Etch Stop Layer)保护膜4；源漏电极5；钝化绝缘膜6；以及导电膜7。

[0032] (基板)

[0033] 作为基板X没有特别限定，例如能够列举用于显示装置的基板。作为这样的基板X，能够列举玻璃基板和硅树脂基板等的透明基板。作为用于上述玻璃基板的玻璃没有特别限定，例如能够列举无碱玻璃、高应变点玻璃、钠钙玻璃等。另外，作为基板X，也能够使用不锈钢薄膜等的金属基板，聚对苯二甲酸乙二醇酯(PET)膜等的树脂基板。

[0034] 基板X的平均厚度，从加工性的观点出发，优选为0.3mm以上并在1.0mm以下。另外，基板X的大小及形状，根据所使用的显示装置等的大小和形状适宜决定。

[0035] (栅电极)

[0036] 栅电极1形成于基板X的表面，具有导电性。作为构成栅电极1的薄膜，没有特别限定，但能够使用Al合金或在Al合金的表面层叠有Mo、Cu、Ti等的薄膜或合金膜的薄膜。

[0037] 作为栅电极1的形状，没有特别限定，但从沟道长度和沟道宽度的控制性的观点出发，优选为以该薄膜晶体管的沟道长度方向和沟道宽度方向为纵横的俯视方形。作为栅电极1的大小，只要是能够确保该薄膜晶体管的沟道长度和沟道宽度的大小即可。在此，所谓薄膜晶体管的沟道长度方向，就是该薄膜晶体管的源电极5a和漏电极5b的对置方向。另外，所谓该薄膜晶体管的沟道宽度方向，是与该薄膜晶体管的沟道长度方向正交，且与基板X的表面平行的方向。

[0038] 作为栅电极1的平均厚度的下限，优选为50nm，更优选为170nm。另一方面，作为栅电极1的平均厚度的上限，优选为500nm，更优选为400nm。若栅电极1的平均厚度低于上述下限，则栅电极1的阻抗大，因此栅电极1的电消耗有可能增大或有可能容易发生断线。反之，若栅电极1的平均厚度高于上述上限，则层叠于栅电极1的表面侧的栅极绝缘膜2等的平坦化困难，该薄膜晶体管的特性有可能恶化。

[0039] 还有，为了使栅极绝缘膜2的覆盖良好，栅电极1的厚度方向的截面，为朝向基板X而扩张的锥形即可。作为使栅电极1为锥形时的圆锥角度，优选为30°以上并在40°以下。

[0040] (栅极绝缘膜)

[0041] 栅极绝缘膜2，以覆盖栅电极1的方式层叠于基板X的表面侧。作为构成栅极绝缘膜2的薄膜，没有特别限定，可列举氧化硅膜、氮化硅膜、氮氧化硅膜、Al2O3和Y2O3等的金属氧化物膜等。另外，栅极绝缘膜2可以是这些薄膜的单层结构，也可以是两种以上的薄膜层叠的多层结构。

[0042] 栅极绝缘膜2的形状只要能够被覆栅电极1则没有限定，例如栅极绝缘膜2也可以覆盖基板X整个面。

[0043] 作为栅极绝缘膜2的平均厚度的下限，优选为50nm，更优选为100nm。另外，作为栅极绝缘膜2的平均厚度的上限，优选为300nm，更优选为250nm。若栅极绝缘膜2的平均厚度低于上述下限，则栅极绝缘膜2的耐压不足，有可能因为栅极电压的施加而导致栅极绝缘膜2击穿。反之，若栅极绝缘膜2的平均厚度高于上述上限，则形成于栅电极1与该氧化物半导体薄膜3之间的电容器的电容量不足，漏电流有可能不充分。还有，栅极绝缘膜2为多层结构时，所谓“栅极绝缘膜的平均厚度”，是指其合计的平均厚度。

[0044] (氧化物半导体薄膜)

[0045] 该氧化物半导体薄膜3，其本身是本发明的另外的实施方式。该氧化物半导体薄膜3含有In、Zn和Fe。该氧化物半导体薄膜3中，作为金属元素，除了In、Zn和Fe以外，还含有不可避免的杂质。即，该氧化物半导体薄膜3，实质上不含In、Zn和Fe以外的金属元素。

[0046] 作为In的原子数对于In、Zn和Fe的合计原子数的下限为20atm％，优选为29atm％，进一步优选为34atm％。另一方面，作为上述In的原子数的上限，为89atm％，优选为81atm％，进一步优选为80atm％，特别优选为60atm％。若上述In的原子数低于上述下限，则该薄膜晶体管的载流子迁移率有可能降低。反之，若上述In的原子数高于上述上限，则该氧化物半导体薄膜3的漏电流增大，或阈值电压向负侧漂移，因此该氧化物半导体薄膜3有可能导体化。

[0047] 作为Zn的原子数对于In、Zn和Fe的合计原子数的下限，为10atm％，优选为18atm％，进一步优选为39atm％。另一方面，作为上述Zn的原子数的上限，为79atm％，优选为70atm％，进一步优选为65atm％。若上述Zn的原子数低于上述下限，则其他的金属原子数相对变多，因此有可能导体化。反之，若上述Zn的原子数高于上述上限，则载流子浓度受到抑制，该薄膜晶体管的载流子迁移率有可能降低。

[0048] 作为Fe的原子数对于In、Zn和Fe的合计原子数的下限，为0.2atm％，优选为0.4atm％，进一步优选为0.5atm％。另一方面，作为上述Fe的原子数的上限，为2atm％，优选为1.8atm％，进一步优选为1atm％，特别优选为0.9atm％。若上述Fe的原子数低于上述下限，则因光照射造成的阈值电压漂移有可能变大。反之，若上述Fe的原子数高于上述上限，则载流子浓度受到抑制，该薄膜晶体管的载流子迁移率有可能降低。

[0049] 该氧化物半导体薄膜3中，相对于In、Zn和Fe的合计原子数，优选In的原子数为34atm％以上并在81atm％以下，Zn的原子数为18atm％以上并在65atm％以下，Fe的原子数为0.2atm％以上并在1.8atm％以下。该氧化物半导体薄膜3，因为使In和Zn的原子数在上述范围内，使Fe的原子数在上述下限以上，所以具有高光应力耐性。另外，该氧化物半导体薄膜3，因为使Fe的原子数为上述上限以下，所以使用该氧化物半导体薄膜3，可进一步提高形成薄膜晶体管时的载流子迁移率。

[0050] 该氧化物半导体薄膜3中，相对于In、Zn和Fe的合计原子数，优选In的原子数为34atm％以上并在80atm％以下，Zn的原子数为18atm％以上并在65atm％以下，Fe的原子数为0.4atm％以上1.8atm％以下。该氧化物半导体薄膜3，因为使In和Zn的原子数在上述范围内，使Fe的原子数在上述下限以上，所以具有高光应力耐性。另外，该氧化物半导体薄膜3，因为使Fe的原子数为上述上限以下，所以使用该氧化物半导体薄膜3，能够进一步提高形成薄膜晶体管时的载流子迁移率。

[0051] 该氧化物半导体薄膜3，相对于In、Zn和Fe的合计原子数，进一步优选In的原子数为34atm％以上并在60atm％以下，Zn的原子数为39atm％以上并在65atm％以下，Fe的原子数为0.2atm％以上并在1atm％以下。该氧化物半导体薄膜3，因为使In和Zn的原子数在上述范围内，使Fe的原子数在上述下限以上，所以具有更高的光应力耐性。另外，该氧化物半导体薄膜3，因为使Fe的原子数在上述上限以下，所以使用该氧化物半导体薄膜3，可进一步提高形成薄膜晶体管时的载流子迁移率。

[0052] 该氧化物半导体薄膜3中，相对于In、Zn和Fe的合计原子数，进一步优选In的原子数为34atm％以上并在60atm％以下，Zn的原子数为39atm％以上并在65atm％以下，Fe的原子数为0.5atm％以上并在0.9atm％以下。该氧化物半导体薄膜3，因为使In和Zn的原子数在上述范围内，使Fe的原子数在上述下限以上，所以具有更高的光应力耐性。另外，该氧化物半导体薄膜3，因为使Fe的原子数在上述上限以下，所以使用该氧化物半导体薄膜3，可进一步提高形成薄膜晶体管时的载流子迁移率。

[0053] 作为该氧化物半导体薄膜3的俯视形状，没有特别限定，但从该薄膜晶体管的沟道长度及沟道宽度的控制性的观点出发，优选与栅电极1为同样的形状。作为该氧化物半导体薄膜3的俯视的大小，只要是能够确保该薄膜晶体管的沟道长度和沟道宽度的大小即可。

[0054] 另外，为了将该氧化物半导体薄膜3确实地配设于栅电极1的正上方，优选该氧化物半导体薄膜3的俯视的大小小于栅电极1的俯视的大小。作为该氧化物半导体薄膜3与栅电极1的沟道方向和沟道宽度方向的边的长度之差的下限，优选为2nm，更优选为4nm。另一方面，作为上述边的长度的差的上限，优选为10nm，更优选为8nm。若上述边的长度之差低于上述下限，则由于图案化的偏移等，导致该氧化物半导体薄膜3的一部分偏离栅电极1的正上方，其结果是，该氧化物半导体薄膜3的平坦性恶化，该薄膜晶体管的特性有可能恶化。反之，若上述边的长度之差高于上述上限，则该薄膜晶体管有可能过大。

[0055] 该氧化物半导体薄膜3的平均厚度，作为开关元件使用时，可根据能够使漏电流为关状态的条件决定。具体来说，通过施加栅极电压，该氧化物半导体薄膜3的内部被全耗尽即可。为此，设绝缘膜的介电常数为εOX，半导体的介电常数为εAOS，半导体的费米能级为φf[eV]，电子电荷为q[C]时，该氧化物半导体薄膜3的平均厚度tch[m]，相对于载流子浓度NC[m－3]，满足以下所示的式(2)的关系即可。从下式(2)与后述的载流子浓度的关系，和制造该氧化物半导体薄膜3时的膜厚分布的控制精度的观点出发，该氧化物半导体薄膜3的平均厚度，例如能够为20nm以上并在60nm以下。

[0056] 【算式2】

[0057] NC＜4εOXεAOSφf/(qtch2)  …(2)

[0058] 还有，为了使源漏电极5的覆盖良好，该氧化物半导体薄膜3的厚度方向的截面，为朝向基板X而扩张的锥形即可。该氧化物半导体薄膜3为锥形时的锥形角度，优选为30°以上并在40°以下。

[0059] 作为该氧化物半导体薄膜3的载流子浓度的下限，优选为1×1012cm－3，更优选为1×1013cm－3，进一步优选为1×1014cm－3。另一方面，作为该氧化物半导体薄膜3的载流子浓度的上限，优选为1×1020cm－3，更优选为1×1019cm－3，进一步优选为1×1018cm－3。若该氧化物半导体薄膜3的载流子浓度低于上述下限，则该薄膜晶体管的漏电流有可能不足。反之，若该氧化物半导体薄膜3的载流子浓度高于上述上限，则难以使该氧化物半导体薄膜3的内部完全耗尽，因此阈值电压有可能漂移到负侧，无法作为开关元件发挥功能。

[0060] 作为该氧化物半导体薄膜3的霍尔迁移率的下限，优选为20cm2/Vs，更优选为23cm2/Vs，进一步优选为30cm2/Vs。若该氧化物半导体薄膜3的霍尔迁移率低于上述下限，则该薄膜晶体管的开关特性有可能降低。另一方面，该氧化物半导体薄膜3的霍尔迁移率的上
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限没有特别限定，但通常该氧化物半导体薄膜3的霍尔迁移率为100cm /Vs以下。所谓“霍尔迁移率”，是指通过霍耳效应测量得到的载流子迁移率。

[0061] (ESL保护膜)

[0062] ESL保护膜4，是由蚀刻形成源漏电极5时，抑制该氧化物半导体薄膜3受到损伤而致使该薄膜晶体管的特性降低的保护膜。作为构成ESL保护膜4的薄膜，没有特别限定，但可适宜使用氧化硅膜。

[0063] 作为ESL保护膜4的平均厚度的下限，优选为50nm，更优选为80nm。另一方面，作为ESL保护膜4的平均厚度的上限，优选为250nm，更优选为200nm。ESL保护膜4的平均厚度低于上述下限时，ESL保护膜4的该氧化物半导体薄膜3的保护效果有可能不足。反之，ESL保护膜4的平均厚度高于上述上限时，有可能钝化绝缘膜6的平坦化困难，或来自源漏电极5的配线有可能容易断线。

[0064] (源漏电极)

[0065] 源漏电极5，覆盖栅极绝缘膜2和ESL保护膜4的一部分，并且在该薄膜晶体管的沟道的两端与该氧化物半导体薄膜3电连接。在该源电极5a和漏电极5b之间，对应栅电极1和源电极5a间的电压以及源电极5a和漏电极5b间的电压，该薄膜晶体管的漏电流流通。

[0066] 作为构成源漏电极5的薄膜，只要具有导电性便没有特别限定，例如能够使用与栅电极1同样的薄膜。

[0067] 作为源漏电极5的平均厚度的下限，优选为100nm，更优选为150nm。另一方面，作为源漏电极5的平均厚度的上限，优选为400nm，更优选为300nm。若源漏电极5的平均厚度低于上述下限，则源漏电极5的阻抗大，因此源漏电极5的电能消耗有可能增大或有可能容易发生断线。反之，若源漏电极5的平均厚度高于上述上限，则钝化绝缘膜6的平坦化困难，由导电膜7进行的配线有可能困难。

[0068] 作为源电极5a和漏电极5b的对置距离，即作为该薄膜晶体管的沟道长度的下限，优选为5μm，更优选为10μm。另一方面，作为该薄膜晶体管的沟道长度的上限，优选为50μm，更优选为30μm。若该薄膜晶体管的沟道长度低于上述下限，则需要进行精度高的加工，制造成品率有可能降低。反之，若该薄膜晶体管的沟道长度高于上述上限，则该薄膜晶体管的开关时间有可能变长。

[0069] 作为源电极5a和漏电极5b的沟道宽度方向的长度，即该薄膜晶体管的沟道宽度的下限，优选为100μm，更优选为150μm。另一方面，作为该薄膜晶体管的沟道宽度的上限，优选为300μm，更优选为250μm。若该薄膜晶体管的沟道宽度低于上述下限，则漏电流有可能不足。反之，若该薄膜晶体管的沟道宽度高于上述上限，则漏电流过剩，该薄膜晶体管的耗电有可能过于增大。

[0070] (钝化绝缘膜)

[0071] 钝化绝缘膜6，覆盖栅电极1、栅极绝缘膜2、该氧化物半导体薄膜3、ESL保护膜4、源电极5a和漏电极5b，防止该薄膜晶体管的特性劣化。作为构成钝化绝缘膜6的薄膜，没有特别限定，但根据氢的含量，适宜使用片状电阻的控制比较容易的氮化硅膜。另外，为了进一步提高片状电阻的控制性，钝化绝缘膜6，例如也可以为氧化硅膜和氮化硅膜的双层结构。

[0072] 作为钝化绝缘膜6的平均厚度的下限，优选为100nm，更优选为250nm。另一方面，作为钝化绝缘膜6的平均厚度的上限，优选为500nm，更优选为300nm。若钝化绝缘膜6的平均厚度低于上述下限，则该薄膜晶体管的特性的劣化防止效果有可能不足。反之，若钝化绝缘膜6的平均厚度高于上述上限，则钝化绝缘膜6过厚，该薄膜晶体管的制造成本的上升和生产效率的降低有可能发生。还有，钝化绝缘膜6为多层结构时，所谓“钝化绝缘膜的平均厚度”，是指其合计的平均厚度。

[0073] 另外，在钝化绝缘膜6上，以能够与漏电极5b电连接的方式开通有接触孔8。接触孔8的俯视形状和大小，只要可确保与漏电极5b的电连接便没有特别限定，例如能够为俯视下
1边为10μm以上并在30μm以下的方形。

[0074] (导电膜)

[0075] 导电膜7经由开通于钝化绝缘膜6上的接触孔8而与漏电极5b连接。由该导电膜7构成从该薄膜晶体管取得漏电流的配线。

[0076] 作为导电膜7，没有特别限定，能够使用与栅电极1同样的薄膜。其中优选也适合应用到显示器的透明导电膜。作为这样的透明导电膜，能够列举ITO膜、ZnO膜等。

[0077] 作为导电膜7与漏电极5b连接的位置，是漏电极5b与栅极绝缘膜2接触的位置，优选不在栅电极1的正上方的位置。通过使导电膜7在这样的位置与漏电极5b连接，则导电膜7与漏电极5b的连接部分的平坦性高，因此能够抑制接触电阻的增大。

[0078] 作为导电膜7的平均配线宽度的下限，优选为5μm，更优选为10μm。另一方面，作为导电膜7的平均配线宽度的上限，优选为50μm，更优选为30μm。若导电膜7的平均配线宽度低于上述下限，则导电膜7形成的配线为高阻抗，由导电膜7形成配线的耗电和电压降落有可能增大。反之，若导电膜7的平均配线宽度高于上述上限，则该薄膜晶体管的集成度有可能降低。在此，所谓“导电膜的平均配线宽度”，意思是配设于导电膜7之中钝化绝缘膜6的表面，从该薄膜晶体管取得漏电流的配线部分的平均宽度。

[0079] 作为导电膜7的平均厚度的下限，优选为50nm，更优选为80nm。另一方面，作为导电膜7的平均厚度的上限，优选为200nm，更优选为150nm。若导电膜7的平均厚度低于上述下限，则由导电膜7形成的配线高阻抗，导电膜7形成的配线的耗电和电压降落有可能增大。反之，若导电膜7的平均厚度高于上述上限，则相对于导电膜7形成的配线的平均配线宽度而言，导电膜7的平均厚度过大，因此配线容易倾斜，配线自身的断线或与邻接的配线的短路可能容易发生。在此，所谓“导电膜的平均厚度”，意思是设于导电膜7之中钝化绝缘膜6的表面，从该薄膜晶体管取得漏电流的配线部分的平均厚度。

[0080] (薄膜晶体管的特性)

[0081] 作为该薄膜晶体管的载流子迁移率(电子迁移率)的下限，优选为20cm2/Vs，更优选为23cm2/Vs，进一步优选为30cm2/Vs。若该薄膜晶体管的载流子迁移率低于上述下限，则该薄膜晶体管的开关特性有可能降低。另一方面，作为该薄膜晶体管的载流子迁移率的上限，没有特别限定，但通常该薄膜晶体管的载流子迁移率为100cm2/Vs以下。

[0082] 作为该薄膜晶体管的阈值电压的下限，优选为－1V，更优选为0V。另一方面，作为该薄膜晶体管的阈值电压的上限，优选为3V，更优选为2V。若该薄膜晶体管的阈值电压低于上述下限，则作为不对栅电极1施加电压的开关元件的关状态下的漏电流变大，该薄膜晶体管的待机功率有可能变得过大。反之，若该薄膜晶体管的阈值电压高于上述上限，则作为对栅电极1施加电压的开关元件的开状态下的漏电流有可能不足。

[0083] 作为该薄膜晶体管的由光照射造成的阈值电压漂移的上限，优选为2V，更优选为1.5V，进一步优选为1V。若上述阈值电压漂移高于上述上限，则将该薄膜晶体管用于显示装置时，该薄膜晶体管的性能不稳定，有可能得不到需要的开关特性。作为上述阈值电压漂移的下限，优选为0V，即不发生上述阈值电压漂移。

[0084] 作为该薄膜晶体管的S值(Subthreshold Swing值)的上限，优选为0.7V，更优选为0.5V。该薄膜晶体管的S值高于上述上限时，可能该薄膜晶体管的开关需要时间。另一方面，作为该薄膜晶体管的S值的下限，没有特别限定，但通常该薄膜晶体管的S值为0.2V以上。在此，所谓薄膜晶体管的“S值”，是指使漏电流上升1位所需要的栅极电压的变化量的最小值。

[0085] [薄膜晶体管的制造方法]

[0086] 该薄膜晶体管能够由具备如下工序的制造方法制造：例如栅电极成膜工序；栅极绝缘膜成膜工序；氧化物半导体薄膜成膜工序；ESL保护膜成膜工序；源漏电极成膜工序；钝化绝缘膜成膜工序；导电膜成膜工序和后退火处理工序。

[0087] ＜栅电极成膜工序＞

[0088] 在栅电极成膜工序中，在基板X的表面成膜栅电极1。

[0089] 具体来说，首先在基板X的表面，由公知的方法，例如溅射法，使导电膜达到预期的膜厚而进行层叠。作为由溅射法层叠导电膜时的条件，没有特别限定，例如能够为如下条件：基板温度20℃以上并在50℃以下，成膜功率密度3W/cm2以上并在4W/cm2以下，压力0.1Pa以上并在0.4Pa以下，载气Ar的条件。

[0090] 其次，通过使该导电膜图案化，形成栅电极1。作为图案化的方法，没有特别限定，例如能够使用在进行光刻后，再进行湿蚀刻的方法。这时，以栅极绝缘膜2的覆盖良好的方式，将栅电极1的截面蚀刻成朝向基板X而扩张的锥形即可。

[0091] ＜栅极绝缘膜成膜工序＞

[0092] 在栅极绝缘膜成膜工序中，以覆盖栅电极1的方式在基板X的表面侧成膜栅极绝缘膜2。

[0093] 具体来说，首先在基板X的表面侧，通过公知的方法，例如各种CVD法，层叠绝缘膜成为预期的膜厚。例如如果由等离子体CVD法层叠氧化硅膜时，能够以基板温度300℃以上2 2
并在400℃以下，成膜功率密度0.7W/cm以上并在1.3W/cm以下，压力100Pa以上并在300Pa以下的条件，作为原料气体使用N2O和SiH4的混合气体进行。

[0094] ＜氧化物半导体薄膜成膜工序＞

[0095] 在氧化物半导体薄膜成膜工序中，在栅极绝缘膜2的表面，且在栅电极1的正上方成膜该氧化物半导体薄膜3。具体来说，就是在基板X的表面层叠氧化物半导体层后，使该氧化物半导体层图案化，由此形成该氧化物半导体薄膜3。

[0096] (氧化物半导体层的层叠)

[0097] 具体来说，首先例如使用公知的溅射装置，通过溅射法在基板X的表面层叠氧化物半导体层。使用溅射法，能够容易地形成其成分和膜厚的面内均匀性优异的氧化物半导体层。

[0098] 用于溅射法的溅射靶，其本身是本发明的另一实施方式。即，上述溅射靶，是用于该氧化物半导体薄膜3的形成的溅射靶，含有In、Zn和Fe。作为该溅射靶，具体来说，能够列举含有In、Zn和Fe的氧化物靶(IZFO靶)。

[0099] 作为In的原子数对于该溅射靶的In、Zn和Fe的合计原子数的下限，为20atm％，优选为29atm％，进一步优选为34atm％。另一方面，作为上述In的原子数的上限，为89atm％，更优选为81atm％，进一步优选为80atm％，特别优选为60atm％。另外，作为Zn的原子数对于In、Zn和Fe的合计原子数的下限，为10atm％，优选为18atm％，进一步优选为39atm％。另一方面，作为上述Zn的原子数的上限，为79atm％，优选为70atm％，进一步优选为65atm％。另外，作为Fe的原子数对于In、Zn和Fe的合计原子数的下限，为0.2atm％，优选为0.4atm％，进一步优选为0.5atm％。另一方面，作为上述Fe的原子数的上限，为2atm％，优选为1.8atm％，进一步优选为1atm％，特别优选为0.9atm％。使用该溅射靶成膜该氧化物半导体薄膜3，制造成本比较低，能够制造载流子迁移率和光应力耐性高的该薄膜晶体管。

[0100] 该溅射靶，优选与希望的氧化物半导体层为相同组成。如此使该溅射靶的组成与希望的氧化物半导体层相同，能够抑制所形成的氧化物半导体层的组成偏差，因此容易得到具有希望的组成的氧化物半导体层。

[0101] 该溅射靶，例如能够由粉末烧结法制造。

[0102] 还有，用于层叠氧化物半导体层的溅射靶，并不限定为含有上述的In、Zn和Fe的靶，也可以使用组成不同的多个靶。这种情况下，上述多个靶整体以含有In、Zn和Fe的方式构成。另外，各靶也可以含有In、Zn和Fe之中多种元素。上述多个靶，也能够为含有In、Zn和Fe之中1种或多种元素的氧化物靶。关于上述多个靶，例如也能够由粉末烧结法制造。使用上述多个靶时，作为溅射法，能够使用使上述多个靶同时放电的共溅射法(Co－sputter法)。

[0103] 作为由溅射法层叠氧化物半导体层时的条件，没有特别限定，但例如能够为如下条件：基板温度20℃以上并在50℃以下；成膜功率密度2W/cm2以上并在3W/cm2以下；压力0.1Pa以上并在0.3Pa以下；载气Ar。另外，作为氧源，使气氛中含有氧即可。作为气氛中的氧的含量，能够为3体积％以上并在5体积％以下。

[0104] 还有，氧化物半导体层的层叠方法，不限定于溅射法，也可以使用涂布法等的化学的成膜法。

[0105] (图案化)

[0106] 接着，使该氧化物半导体层图案化，由此形成该氧化物半导体薄膜3。作为氧化物半导体薄层的图案化的方法，没有特别限定，例如能够使用在进行光刻后，再进行湿蚀刻的方法。

[0107] 还有，也可以在图案化后进行预退火处理，降低该氧化物半导体薄膜3的陷阱能级的密度。由此能够降低所制造的薄膜晶体管因光照射造成的阈值电压漂移。

[0108] 作为预退火处理的温度的下限，优选为300℃，更优选为350℃。另一方面，作为预退火处理的温度的上限，优选为450℃，更优选为400℃。预退火处理的温度低于上述下限时，该薄膜晶体管的电气特性提高效果有可能不充分。反之，预退火处理的温度高于上述上限时，该氧化物半导体薄膜3有可能受热损伤。

[0109] 预退火处理的压力和时间的条件没有特别限定，例如能够采用如下条件：在大气压(0.9气压以上并在1.1气压以下)的N2气氛中，10分钟以上并在60分钟以下的时间。

[0110] ＜ESL保护膜成膜工序＞

[0111] 在ESL保护膜成膜工序中，在该氧化物半导体薄膜3的表面没有形成源漏电极5的部分，成膜ESL保护膜4。

[0112] 具体来说，首先在基板X的表面侧，通过公知的方法，例如各种CVD法，层叠绝缘膜使之达到希望的膜厚。例如如果是由等离子体CVD法层叠氧化硅膜时，能够以基板温度100℃以上并在300℃以下，成膜功率密度0.2W/cm2以上并在0.5W/cm2以下，压力100Pa以上并在300Pa以下的条件，作为原料气体使用N2O和SiH4的混合气体而进行。

[0113] ＜源漏电极成膜工序＞

[0114] 在源漏电极成膜工序中，在该薄膜晶体管的沟道两端成膜与该氧化物半导体薄膜3电连接的源电极5a和漏电极5b。

[0115] 具体来说，首先在基板X的表面，通过公知的方法，例如由溅射法层叠导电膜，使之达到希望的膜厚。作为由溅射法层叠导电膜时的条件，没有特别限定，例如能够为如下条件：基板温度20℃以上并在50℃以下，成膜功率密度3W/cm2以上并在4W/cm2以下，压力0.1Pa以上并在0.4Pa以下，载气Ar。

[0116] 其次，使该导电膜图案化，由此形成源电极5a和漏电极5b。作为图案化的方法，没有特别限定，例如能够使用在进行光刻之后，再进行湿蚀刻的方法。

[0117] ＜钝化绝缘膜成膜工序＞

[0118] 在钝化绝缘膜成膜工序中，成膜覆盖该薄膜晶体管的钝化绝缘膜6。

[0119] 具体来说，在基板X的表面侧，通过公知的方法，例如由各种CVD法层叠绝缘膜，使之达到希望的膜厚。例如作为由等离子体CVD法层叠氮化硅膜时的条件，能够以基板温度100℃以上并在200℃以下，成膜功率密度0.2W/cm2以上并在0.5W/cm2以下，压力100Pa以上并在300Pa以下的条件，作为原料气体使用NH3和SiH4的混合气体进行。

[0120] ＜导电膜成膜工序＞

[0121] 在导电膜成膜工序中，经由接触孔8而成膜与漏电极5b电连接的导电膜7。

[0122] 具体来说，首先通过公知的方法，例如通过由光刻进行与漏电极5b的接触部分的图案化后，再进行干蚀刻的方法形成接触孔8。其次通过公知的方法，例如通过溅射法成膜经由接触孔8而与漏电极5b电连接的导电膜7。作为由溅射法层叠导电膜7时的条件，没有特别限定，例如能够为如下条件：基板温度20℃以上并在50℃以下，成膜功率密度3W/cm2以上2
并在4W/cm以下，压力0.1Pa以上并在0.4Pa以下，载气Ar。

[0123] ＜后退火处理工序＞

[0124] 后退火处理工序，是进行最终的热处理的工序。通过此热处理，能够降低形成于该氧化物半导体薄膜3与栅极绝缘膜2的界面，或形成于该氧化物半导体薄膜3与ESL保护膜4的界面的陷阱能级的密度。由此，能够降低该薄膜晶体管因光照射造成的阈值电压漂移。

[0125] 作为后退火处理的温度的下限，优选为200℃，更优选为250℃。另一方面，作为后退火处理的温度的上限，优选为400℃，更优选为350℃。若后退火处理的温度低于上述下限，则该薄膜晶体管的电气特性提高效果有可能不充分。反之，若后退火处理的温度高于上述上限，则该薄膜晶体管有可能受到热损伤。

[0126] 后退火处理的压力和时间的条件没有特别限定，例如能够使用如下条件：大气压(0.9气压以上并在1.1气压以下)；10分钟以上并在60分钟以下的时间。另外，作为后退火处理的气氛，也可以在大气气氛下进行，但优选在氮等的惰性气体的气氛下进行。如此在惰性气体的气氛下进行，能够抑制后退火处理中气氛中所含的分子等与该薄膜晶体管结合而造成的该薄膜晶体管的品质的波动。

[0127] [优点]

[0128] 该氧化物半导体薄膜3，因为相对于In、Zn和Fe的合计原子数，使In的原子数为20atm％以上并在89atm％以下，Zn的原子数为10atm％以上并在79atm％以下，Fe的原子数为0.2atm％以上，所以具有高光应力耐性。另外，该氧化物半导体薄膜3，由于使Fe的原子数为2atm％以下，所以使用该氧化物半导体薄膜3形成薄膜晶体管时的载流子迁移率高。此外，该氧化物半导体薄膜3，因为不需要含有Ga，所以能够降低制造成本。

[0129] 因此，使用该氧化物半导体薄膜3的该薄膜晶体管，制造成本比较低，载流子迁移率和光应力耐性高。

[0130] [其他的实施方式]

[0131] 本发明的氧化物半导体薄膜、薄膜晶体管和溅射靶，不受上述实施方式限定。

[0132] 在上述实施方式中，作为薄膜晶体管，说明了底栅型的晶体管的情况，但也可以是顶栅型的晶体管。

[0133] 在上述实施方式中，说明了薄膜晶体管具有ESL保护膜的情况，但ESL保护膜并非必须的构成要件。例如通过掩膜蒸镀或剥离工艺成膜源漏电极时，因为氧化物半导体薄膜难以受到损伤，所以能够省略ESL保护膜。

[0134] 另外，在上述实施方式中，说明了氧化物半导体薄膜实质上不含In、Zn和Fe以外的金属元素的情况，但也可以含有其他的金属元素。例如作为这样的金属元素，能够列举Sn等。

[0135] 【实施例】

[0136] 以下，基于实施例详述本发明，但并不基于此实施例的记述而限定性地解释本发明。

[0137] [实施例1]

[0138] 准备玻璃基板(コーニング社制的“EagleXG”，直径6英寸，厚度0.7mm)，首先在该玻璃基板的表面成膜Mo薄膜，使其平均厚度为100nm。成膜条件为基板温度25℃(室温)，成膜功率密度3.8W/cm2，压力0.266Pa，和载气Ar。成膜Mo薄膜后，经图案化形成栅电极。

[0139] 接着，作为栅极绝缘膜，通过CVD法，以覆盖上述栅电极的方式成膜平均厚度250nm的氧化硅膜。作为原料气体，使用N2O和SiH4的混合气体。成膜条件为基板温度320℃，成膜功率密度0.96W/cm2，及压力133Pa。

[0140] 接着，在玻璃基板的表面侧，作为氧化物半导体层，通过溅射法形成平均厚度40nm的实质上只含有In、Zn和Fe的氧化物半导体层。

[0141] 在溅射法中，使用历来作为调查最佳的组成比的手法而确立的手法。具体来说，就是将配属有In2O3、ZnO和Fe片的In2O3的3个靶配置在上述玻璃基板的周围不同的位置，对于静止的上述玻璃基板进行溅射，成膜氧化物半导体层。据此方法，因为将构成元素不同的3个靶配置在玻璃基板的周围不同的位置，所以根据玻璃基板上的位置不同，距各靶的距离不同。随着远离溅射靶，从该靶供给的元素减少，因此例如在靠近ZnO靶而远离In2O3靶的位置，相对于In而言，Zn变多，反之在靠近In2O3靶而远离ZnO靶的位置，相对于Zn而言，In变多。总之，能够得到根据玻璃基板上的位置不同而组成比不同的氧化物半导体层。

[0142] 使用溅射装置(株式会社アルバック制的“CS200”)，成膜条件为基板温度25℃(室温)，成膜功率密度2.55W/cm2，压力0.133Pa，及载气Ar。另外，气氛的氧含量为4体积％。

[0143] 通过光刻和湿蚀刻，对于所得到的氧化物半导体层进行图案化，根据玻璃基板上的位置，形成组成不同的氧化物半导体薄膜。还有，湿法蚀刻剂使用关东化学株式会社制的“ITO－07N”。

[0144] 在此，为了改善该氧化物半导体薄膜的膜质而进行预退火处理。还有，预退火处理的条件为，在大气气氛(大气压)中350℃的环境下60分钟。

[0145] 接着，在玻璃基板的表面侧，通过CVD法而成膜氧化硅膜，使其平均厚度为100nm。作为原料气体，使用N2O和SiH4的混合气体。成膜条件为基板温度230℃，成膜功率密度
0.32W/cm2，及压力133Pa。成膜氧化硅膜后，通过图案化形成ESL保护膜。

[0146] 接着，在玻璃基板的表面侧，以平均厚度为200nm的方式成膜Mo薄膜。成膜条件为基板温度25℃(室温)，成膜功率密度3.8W/cm2，压力0.266Pa，及载气Ar。成膜Mo薄膜后，通过图案化，形成源电极和漏电极。

[0147] 接着，在玻璃基板的表面侧，通过CVD法，形成氧化硅膜(平均厚度100nm)和氮化硅膜(平均厚度150nm)的双层结构的钝化绝缘膜。作为原料气体，在氧化硅膜的形成中使用N2O和SiH4的混合气体，在氮化硅膜的形成中，使用NH3和SiH4的混合气体。成膜条件为基板温度150℃，成膜功率密度0.32W/cm2，及压力133Pa。

[0148] 接着，通过光刻和干蚀刻形成接触孔，设置用于与漏电极电连接的垫片。用探针碰触该垫片，进行薄膜晶体管的电气的测量。

[0149] 最后，进行后退火处理。还有，后退火处理的条件为，大气压的N2气氛中250℃的环境下30分钟。

[0150] 如此得到实施例1的薄膜晶体管。还有，该薄膜晶体管的沟道长度为20μm，沟道宽度为200μm。另外，实施例1的薄膜晶体管的氧化物半导体薄膜的组成显示在表1中。

[0151] [实施例2～15，比较例1～7]

[0152] 除了使In、Zn和Fe的原子数对于使用的溅射靶的In、Zn和Fe的合计原子数，即In、Zn和Fe的原子数对于所形成的氧化物半导体薄膜的In、Zn和Fe的合计原子数，以及预退火和后退火的温度如表1这样变化以外，均与实施例1同样，得到实施例2～15和比较例1～7的薄膜晶体管。

[0153] [测量方法]

[0154] 对于实施例1～15和比较例1～7的薄膜晶体管，进行载流子迁移率、阈值电压、阈值电压漂移及S值的测量。

[0155] 这些测量之中，载流子迁移率、阈值电压和S值的测量，均根据晶体管的薄膜晶体管的静态特性(Id－Vg特性)计算。上述静态特性的测量，使用半导体参数分析仪(Agilent Technologies社制的“HP4156C”)进行。作为测量条件，为源极电压固定为0V，漏极电压固定为10V，只使栅极电压以节距0.25V从－30V至30V变化的条件。还有，测量在室温(25℃)下进行。以下记述测量方法。

[0156] ＜载流子迁移率＞

[0157] 载流子迁移率，为上述静态特性的饱和区的场效应迁移率μFE[m2/Vs]。该场效应迁移率μFE[m2/Vs]，在作为栅极电压Vg[V]，阈值电压Vth[V]，漏电流Id[A]，沟道长度L[m]，沟道宽度W[m]，栅极绝缘膜的电容Cox[F]时，在上述静态特性的饱和区(Vg＞Vd－Vth)，由以下的式(3)所示的μFE[m2/Vs]计算。结果显示在表1中。

[0158] 【算式3】

[0159]

[0160] ＜阈值电压＞

[0161] 阈值电压，为根据上述薄膜晶体管的静态特性，计算晶体管的漏电流为10－9A的栅极电压的值。结果显示在表1中。

[0162] ＜S值＞

[0163] S值根据上述静态特性，计算漏电流上升一位数所需要的栅极电压的变化量，作为其最小值。结果显示在表1中。

[0164] ＜阈值电压漂移＞

[0165] 阈值电压漂移，是以基板温度60℃，将薄膜晶体管的源极电压固定为0V，漏极电压固定为10V，栅极电压固定为－10V，对薄膜晶体管照射白色LED(PHILIPS社制的“LXHL－PW01”)2小时，作为照射前后的阈值电压的差的绝对值计算。其数值越小，表示说光应力耐性越高。结果显示在表1中。

[0166] [判定]

[0167] 上述的测量结果均按以下的判定标准进行综合判定。结果显示在表1中。

[0168] A：载流子迁移率为20m2/Vs以上，且阈值电压漂移为2V以下，适于下一代大型显示器和柔性显示器。

[0169] B：载流子迁移率为20m2/Vs以上，且阈值电压漂移高于2V并在4V以下，能够用于下一代大型显示器和柔性显示器。

[0170] C：载流子迁移率低于20m2/Vs，或阈值电压漂移高于4V，不能用于下一代大型显示器和柔性显示器。

[0171] 【表1】

[0172]

[0173] 在表1中，载流子迁移率的“导体化”，意思是薄膜晶体管导体化，没有显示出MOS特性。另外，阈值电压、阈值电压漂移和S值的“－”，意思是由于薄膜晶体管的导体化而不能进行测量。

[0174] 根据表1，实施例1～15的薄膜晶体管，载流子迁移率高，阈值电压漂移小。相对于此，比较例1～4的薄膜晶体管，出于氧化物半导体薄膜不含Fe的原因，认为阈值电压漂移变大，光应力耐性差。另外，比较例5～6的薄膜晶体管，出于氧化物半导体薄膜的Fe的原子数对于In、Zn和Fe的合计原子数高于2atm％的原因，认为载流子迁移率变低，开关操作差。另外，比较例7的薄膜晶体管，出于氧化物半导体薄膜不含Fe，且In的原子数对于In、Zn和Fe的合计原子数多的原因，认为已导体化。

[0175] 由以上可知，相对于氧化物半导体薄膜的In、Zn和Fe的合计原子数，In的原子数为20atm％以上并在89atm％以下，Zn的原子数为10atm％以上并在79atm％以下的范围，使Fe的原子数为0.2atm％以上并在2atm％以下，可提高载流子迁移率和光应力耐性。

[0176] 若看具有如下氧化物半导体薄膜的实施例1～6和实施例8～15，即，相对于In、Zn和Fe的合计原子数，In的原子数为34atm％以上并在80atm％以下，Zn的原子数为18atm％以上并在65atm％以下，Fe的原子数为0.2atm％以上并在1.8atm％以下，则无论哪个实施例，载流子迁移率均为23cm2/Vs以上。另一方面，氧化物半导体薄膜的原子数不属于上述的原子数的范围的实施例7中，载流子迁移率低于23cm2/Vs。由此可知，In的原子数为34atm％以上并在80atm％以下，Zn的原子数为18atm％以上并在65atm％以下，Fe的原子数为0.2atm％以上并在1.8atm％以下，能够提高载流子迁移率。

[0177] 另外，若看具有如下氧化物半导体薄膜的实施例1、2、5、6、9、12、13、14，即，In的原子数为34atm％以上并在60atm％以下，Zn的原子数为39atm％以上并在65atm％以下，Fe的原子数为0.2atm％以上并在0.9atm％以下，则无论哪个实施例，阈值电压漂移均在1V以下。另一方面，在氧化物半导体薄膜的原子数不属于上述的原子数的范围的实施例中，存在阈值电压漂移为1.25V的例(实施例11、15)。由此可知，In的原子数为34atm％以上并在
60atm％以下，Zn的原子数为39atm％以上并在65atm％以下，Fe的原子数为0.2atm％以上并在0.9atm％以下，能够提高光应力耐性，并能够提高薄膜晶体管的性能稳定性。

[0178] 【产业上的可利用性】

[0179] 如以上说明，使用该氧化物半导体薄膜的薄膜晶体管，制造成本比较低，载流子迁移率和光应力耐性高。因此，该薄膜晶体管能够适用于要求有高速性的例如下一代的大型显示器。另外，使用该溅射靶，能够形成制造成本比较低，载流子迁移率和光应力耐性高的氧化物半导体薄膜。

[0180] 【符号说明】

[0181] 1  栅电极

[0182] 2  栅极绝缘膜

[0183] 3  氧化物半导体薄膜

[0184] 4  ESL保护膜

[0185] 5  源漏电极

[0186] 5a  源电极

[0187] 5b  漏电极

[0188] 6  钝化绝缘膜

[0189] 7  导电膜

[0190] 8  接触孔

[0191] X  基板